JPH0142497B2 - - Google Patents
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- JPH0142497B2 JPH0142497B2 JP57107802A JP10780282A JPH0142497B2 JP H0142497 B2 JPH0142497 B2 JP H0142497B2 JP 57107802 A JP57107802 A JP 57107802A JP 10780282 A JP10780282 A JP 10780282A JP H0142497 B2 JPH0142497 B2 JP H0142497B2
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/04—Apparatus for manufacture or treatment
- H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
- H10P72/0468—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
- H10P72/0471—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/06—Apparatus for monitoring, sorting, marking, testing or measuring
- H10P72/0604—Process monitoring, e.g. flow or thickness monitoring
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/06—Apparatus for monitoring, sorting, marking, testing or measuring
- H10P72/0612—Production flow monitoring, e.g. for increasing throughput
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に、半導体
装置を自動的に一貫生産する製造方法に関する。
装置を自動的に一貫生産する製造方法に関する。
一搬に半導体装置は、半導体の単結晶ウエーハ
を材料とし、エピタキシアル成長、酸化、レジス
ト加工（レジスト塗布、露光、現像、エツチン
グ）、不純物ドープ（熱拡散又はイオン注入）、気
相成長（多結晶シリコン、窒化硅素膜、酸化硅素
膜など）、電極配線材料付着等々の一連のプロセ
スを繰返し製造される。このようなそれぞれのプ
ロセスは互に関連があり、全体の流れの中で最適
条件が決まる。
を材料とし、エピタキシアル成長、酸化、レジス
ト加工（レジスト塗布、露光、現像、エツチン
グ）、不純物ドープ（熱拡散又はイオン注入）、気
相成長（多結晶シリコン、窒化硅素膜、酸化硅素
膜など）、電極配線材料付着等々の一連のプロセ
スを繰返し製造される。このようなそれぞれのプ
ロセスは互に関連があり、全体の流れの中で最適
条件が決まる。
従来このプロセスの内での制御は自動化が進ん
で来ており、又、各種データの蓄積による品質管
理技術も既に高度なものとなつている。然し乍
ら、プロセス間、工程間のつなぎの部分は依然と
して人手又は単なるロボツトあるいは搬送装置に
より、ウエーハの受け渡しがなされている。その
ため前工程の揺らぎの影響を後工程で補正しよう
とすると、人手による個々のプロセス内での制御
に依らざるを得ず、塵埃発生源の「人」を製造ラ
イン内から省くことが困難であつた。
で来ており、又、各種データの蓄積による品質管
理技術も既に高度なものとなつている。然し乍
ら、プロセス間、工程間のつなぎの部分は依然と
して人手又は単なるロボツトあるいは搬送装置に
より、ウエーハの受け渡しがなされている。その
ため前工程の揺らぎの影響を後工程で補正しよう
とすると、人手による個々のプロセス内での制御
に依らざるを得ず、塵埃発生源の「人」を製造ラ
イン内から省くことが困難であつた。
本発明は工程間のつなぎとなる部分を自動化
し、半導体装置の製造ラインの少なくとも一部分
を一貫した生産ラインにして、該半導体装置を製
造することを目的とする。
し、半導体装置の製造ラインの少なくとも一部分
を一貫した生産ラインにして、該半導体装置を製
造することを目的とする。
本発明は半導体装置の製造ラインに於て、ある
工程PNと次の工程PN+1との間に、自動的な検査
機構を持つ検査装置を導入し、その検査装置に予
め検査項目の中央値と許容範囲の上限と下限を設
定しておいて、検査結果が中央値ならそのまま製
品を次工程PN+1へ送るが、検査結果が規格外であ
れば不良品として次工程PN+1へ進ませず、又、規
格内であつても中央値から正の側にずれていれば
次工程PN+1あるいはそれ以降の工程に対し、該ず
れの分を補償すべく処理をするよう指示を出し、
中央値から負の側にずれていれば次工程PN+1ある
いはそれ以降の工程に対し前記補償とは逆の方向
の補償をすべく処理を行うよう指示をするように
して次工程PN+1へ進ませるよう製造ラインを構成
し、該製造ラインにて半導体装置を自動的に一貫
生産するという半導体装置の製造方法である。
工程PNと次の工程PN+1との間に、自動的な検査
機構を持つ検査装置を導入し、その検査装置に予
め検査項目の中央値と許容範囲の上限と下限を設
定しておいて、検査結果が中央値ならそのまま製
品を次工程PN+1へ送るが、検査結果が規格外であ
れば不良品として次工程PN+1へ進ませず、又、規
格内であつても中央値から正の側にずれていれば
次工程PN+1あるいはそれ以降の工程に対し、該ず
れの分を補償すべく処理をするよう指示を出し、
中央値から負の側にずれていれば次工程PN+1ある
いはそれ以降の工程に対し前記補償とは逆の方向
の補償をすべく処理を行うよう指示をするように
して次工程PN+1へ進ませるよう製造ラインを構成
し、該製造ラインにて半導体装置を自動的に一貫
生産するという半導体装置の製造方法である。
又、本発明は半導体装置の製造ラインに於て、
ある工程PNと次の工程PN+1との間に、自動的な
検査機能を持つ検査装置を導入し、その検査装置
に予め検査項目の中央値と許容できる上限と下限
の規格値を設定しておいて、検査結果が中央値で
あればそのまま製品を次工程へ進ませるが、検査
結果が規格外であれば不良品として次の工程PN+1
へは進ませず、又、規格内であつても中央値から
正の側にずれていれば次の工程PN+1あるいはそれ
以降の工程に対し該ずれの分を補償すべく処理を
するよう指示を出すと共に工程PNに対しては中
央値に近づけるような条件にする指示を出し、又
中央値から負の側にずれていれば、次の工程PN+1
あるいはそれ以降の工程に対し該ずれの分を前記
とは逆方向きの補償をすべく処理をするよう指示
を出すと共に、工程PNに対しては中央値に近づ
けるような条件に変更する指示を出し、製品を次
工程PN+1へ進ませるような製造ラインを構成し、
該製造ラインにて、半導体装置を自動的に一貫生
産するという半導体装置の製造方法である。
ある工程PNと次の工程PN+1との間に、自動的な
検査機能を持つ検査装置を導入し、その検査装置
に予め検査項目の中央値と許容できる上限と下限
の規格値を設定しておいて、検査結果が中央値で
あればそのまま製品を次工程へ進ませるが、検査
結果が規格外であれば不良品として次の工程PN+1
へは進ませず、又、規格内であつても中央値から
正の側にずれていれば次の工程PN+1あるいはそれ
以降の工程に対し該ずれの分を補償すべく処理を
するよう指示を出すと共に工程PNに対しては中
央値に近づけるような条件にする指示を出し、又
中央値から負の側にずれていれば、次の工程PN+1
あるいはそれ以降の工程に対し該ずれの分を前記
とは逆方向きの補償をすべく処理をするよう指示
を出すと共に、工程PNに対しては中央値に近づ
けるような条件に変更する指示を出し、製品を次
工程PN+1へ進ませるような製造ラインを構成し、
該製造ラインにて、半導体装置を自動的に一貫生
産するという半導体装置の製造方法である。
本発明により工程PNと次工程PN+1との連結が
可能となり自動化され、一貫した半導体装置の製
造が可能となる。
可能となり自動化され、一貫した半導体装置の製
造が可能となる。
又、本発明により発塵の源である人間が製造ラ
イン中に居る必要が無くなるので製造ラインを高
い清浄度に維持できる。
イン中に居る必要が無くなるので製造ラインを高
い清浄度に維持できる。
更に又、上記２つの効果により均一な品質で、
半導体装置を生産できるという付随する効果もあ
る。
半導体装置を生産できるという付随する効果もあ
る。
次に本発明の実施例を図面を参照して説明す
る。
る。
先ず比較のため従来の方法を説明する。第１
図、第２図は例えば特許出願公告昭57−5057号に
記載されているように、それぞれ従来公知の技術
である。第１図は最終テストを終えた後でデータ
を分析し工程を変更する方法であり、良品率を高
めるべく工程を変更するには完成品の情報を必要
とする。又第２図の方法も第１図の如く完成品の
情報もさることながら途中工程の情報で工程変更
がなされてはいるが、いずれも検査後、前工程の
条件を変更するシステムになつており、その検査
データは次工程へ送られていない。従つて一度中
央値からずれた製品はその「ずれ」の分を最後ま
で補償されることなく持ち続けることになる。
図、第２図は例えば特許出願公告昭57−5057号に
記載されているように、それぞれ従来公知の技術
である。第１図は最終テストを終えた後でデータ
を分析し工程を変更する方法であり、良品率を高
めるべく工程を変更するには完成品の情報を必要
とする。又第２図の方法も第１図の如く完成品の
情報もさることながら途中工程の情報で工程変更
がなされてはいるが、いずれも検査後、前工程の
条件を変更するシステムになつており、その検査
データは次工程へ送られていない。従つて一度中
央値からずれた製品はその「ずれ」の分を最後ま
で補償されることなく持ち続けることになる。
それに対し第３図は本発明の一実施例の方法を
説明するための図である。即ち工程PNと工程
PN+1との間に検査機能を持つシステムを導入し、
工程PNを経た品物の加工寸法あるいは物理的測
定値等が規格の中央値に対して正又は負にずれて
いるか否かを検定し、例えば正にずれていればそ
れが規格的か否かを次に検定する。そし規格外な
ら再工事をするか又は廃棄せざるを得ないが、規
格内であれば、次の工程PN+1に対し該品物は前工
程PNで正側にずれているという情報を与え、工
程PN+1の条件を変更して該正側へのずれ分を工程
PN+1で補償する。もし負側にずれていた場合も同
様で、前記と逆向きに負側のずれ分を工程PN+1で
補償するよう工程PN+1の条件変更を行う指示を与
える機構を持たせる。
説明するための図である。即ち工程PNと工程
PN+1との間に検査機能を持つシステムを導入し、
工程PNを経た品物の加工寸法あるいは物理的測
定値等が規格の中央値に対して正又は負にずれて
いるか否かを検定し、例えば正にずれていればそ
れが規格的か否かを次に検定する。そし規格外な
ら再工事をするか又は廃棄せざるを得ないが、規
格内であれば、次の工程PN+1に対し該品物は前工
程PNで正側にずれているという情報を与え、工
程PN+1の条件を変更して該正側へのずれ分を工程
PN+1で補償する。もし負側にずれていた場合も同
様で、前記と逆向きに負側のずれ分を工程PN+1で
補償するよう工程PN+1の条件変更を行う指示を与
える機構を持たせる。
第４図は本発明の第２の実施例の方式を説明す
る図である。即ち工程PNを経た製品の加工寸法
あるいは物理的測定値等が予め設定されている規
格の中央値に対して正又は負にずれているか否か
を先ず検定し、例えばもし正にずれている場合、
次にそのずれた分が規格内か規格外かを検定す
る。その値が規格外の場合は再工事又は廃棄処分
にせざるを得ない。又規格内であれば次の工程
PN+1に対し、該製品は前工程PNで正側にずれて
いるという情報を与え、次工程PN+1の条件を変更
して該正側へのずれ分を工程PN+1で補償するよう
にする。又、規格内外に拘らず正側にずれている
情報は前工程PNへ伝えられ工程PN自身も条件を
変更し是正するようにする。負側にずれていた場
合も同様で工程PN+1には正側方向への補償を、又
工程PNにも正側への是正をそれぞれ指示するシ
ステムを構成しておく。
る図である。即ち工程PNを経た製品の加工寸法
あるいは物理的測定値等が予め設定されている規
格の中央値に対して正又は負にずれているか否か
を先ず検定し、例えばもし正にずれている場合、
次にそのずれた分が規格内か規格外かを検定す
る。その値が規格外の場合は再工事又は廃棄処分
にせざるを得ない。又規格内であれば次の工程
PN+1に対し、該製品は前工程PNで正側にずれて
いるという情報を与え、次工程PN+1の条件を変更
して該正側へのずれ分を工程PN+1で補償するよう
にする。又、規格内外に拘らず正側にずれている
情報は前工程PNへ伝えられ工程PN自身も条件を
変更し是正するようにする。負側にずれていた場
合も同様で工程PN+1には正側方向への補償を、又
工程PNにも正側への是正をそれぞれ指示するシ
ステムを構成しておく。
このような第３図、第４図により製品の品質並
びに製造ラインそのものが安定になる。
びに製造ラインそのものが安定になる。
更に具体的に例をあげて説明する。第５図は
MOS型電界効果トランジスタを用いた集積回路
の製造工程の一部であり、ゲート電極となる多結
晶シリコンのエツチング加工工程と次のソース・
ドレイン形成工程との間を示すものである。即ち
多結晶シリコン膜成長工程PN+1を通り、多結晶シ
リコーン加工工程PNを経てソース・ドレイン形
成工程PN+1へ至る部分である。詳細に説明すると
第５図Ｂのように、工程PN+1で出来た多結晶シリ
コン膜５１の上にレジスト膜５２を塗布し、約50
℃で10分ほど軽く焼き締めた後、位置合わせ露光
を行い、然る後にそのレジスト膜５２の現像液を
用いて現像し、外観を検査して異常が無ければ約
200℃で１時間焼き締める。次いでCF4系のガス
を用いて多結晶シリコン膜５１をプラズマエツチ
ングし、その後エツチングのマスクとなつていた
レジスト膜５２を剥離し検査工程GNへ進ませる。
ここでエツチング後の多結晶シリコンのゲート電
極の幅の検査データの一例が第６図であり、今ウ
エハＮの値が測定されたとする。寸法測定には市
販のレーザー光を用いた測長機でよく、そこ迄の
ウエーハの搬送はエアベルト方式かロボツト車に
よればよい。さてここでウエーハＮのように第７
図ＡのＬの中央値2μｍに対し規格内（2μ±0.2μ）
ではあるが、多結晶シリコン７１の加工幅Ｌが第
７図Ｂのように2.1μと正の側にずれているとす
る。このウエーハは規格内なのでそのまま次のソ
ース５３、ドレイン５４を形成するため、Asイ
オン注入を行う工程PN+1へ進ませる。しかしこの
時検査工程CNより先の結果がこの工程PN+1へ伝
達されており、イオン注入後の窒素気流中1000℃
で30分熱処理する工程にて熱処理時間を35分に
し、0.1μの横方向への熱拡散を行なわせて実効チ
ヤネル長Leffが第７図Ｃ，Ｄに示されているよう
に多結晶シリコンゲート電極幅Ｌが中央値であつ
た場合と同じになるように自動的に熱処理灯の調
整を行う。これにより、工程PNでの揺らぎが工
程PN+1で補償されたことになる。
MOS型電界効果トランジスタを用いた集積回路
の製造工程の一部であり、ゲート電極となる多結
晶シリコンのエツチング加工工程と次のソース・
ドレイン形成工程との間を示すものである。即ち
多結晶シリコン膜成長工程PN+1を通り、多結晶シ
リコーン加工工程PNを経てソース・ドレイン形
成工程PN+1へ至る部分である。詳細に説明すると
第５図Ｂのように、工程PN+1で出来た多結晶シリ
コン膜５１の上にレジスト膜５２を塗布し、約50
℃で10分ほど軽く焼き締めた後、位置合わせ露光
を行い、然る後にそのレジスト膜５２の現像液を
用いて現像し、外観を検査して異常が無ければ約
200℃で１時間焼き締める。次いでCF4系のガス
を用いて多結晶シリコン膜５１をプラズマエツチ
ングし、その後エツチングのマスクとなつていた
レジスト膜５２を剥離し検査工程GNへ進ませる。
ここでエツチング後の多結晶シリコンのゲート電
極の幅の検査データの一例が第６図であり、今ウ
エハＮの値が測定されたとする。寸法測定には市
販のレーザー光を用いた測長機でよく、そこ迄の
ウエーハの搬送はエアベルト方式かロボツト車に
よればよい。さてここでウエーハＮのように第７
図ＡのＬの中央値2μｍに対し規格内（2μ±0.2μ）
ではあるが、多結晶シリコン７１の加工幅Ｌが第
７図Ｂのように2.1μと正の側にずれているとす
る。このウエーハは規格内なのでそのまま次のソ
ース５３、ドレイン５４を形成するため、Asイ
オン注入を行う工程PN+1へ進ませる。しかしこの
時検査工程CNより先の結果がこの工程PN+1へ伝
達されており、イオン注入後の窒素気流中1000℃
で30分熱処理する工程にて熱処理時間を35分に
し、0.1μの横方向への熱拡散を行なわせて実効チ
ヤネル長Leffが第７図Ｃ，Ｄに示されているよう
に多結晶シリコンゲート電極幅Ｌが中央値であつ
た場合と同じになるように自動的に熱処理灯の調
整を行う。これにより、工程PNでの揺らぎが工
程PN+1で補償されたことになる。
上述の例は第３図の流れに相当するか、ここで
検査工程CNの情報を同時に工程PN+1へ伝長し、
次のエツチング時間をもう少し長くするように調
整して横方向へのエツチング量を制御しＬが2.0μ
になるようにすれば、これは第４図の実施例と対
応することになる。
検査工程CNの情報を同時に工程PN+1へ伝長し、
次のエツチング時間をもう少し長くするように調
整して横方向へのエツチング量を制御しＬが2.0μ
になるようにすれば、これは第４図の実施例と対
応することになる。
以上、エツチング工程と不純物ドーブ工程間の
つなぎの部分について説明をしたが、本発明は同
様な考え方で全工程間をつなぐことが出来る。そ
れにより製造ラインは自己正常化能力を持つこと
になり、又出来上つた製品の品質も極めて均質な
ものが得られるようになる。
つなぎの部分について説明をしたが、本発明は同
様な考え方で全工程間をつなぐことが出来る。そ
れにより製造ラインは自己正常化能力を持つこと
になり、又出来上つた製品の品質も極めて均質な
ものが得られるようになる。
更に又、本発明の実施例として、工程PNでの
揺らぎを次工程RN+1のみで補償する場合のみを
例示したが、本発明は単にこのような場合のみで
なく、工程PNの揺らぎを次工程RN+1あるいは必
要ならそれ以降の工程で補償してもよい。
揺らぎを次工程RN+1のみで補償する場合のみを
例示したが、本発明は単にこのような場合のみで
なく、工程PNの揺らぎを次工程RN+1あるいは必
要ならそれ以降の工程で補償してもよい。
更に又、本発明の実施例では、第１図、第２図
で掲げられているような最終検査の結果が各工程
に条件変更を要求するルートを省いてあるが、勿
論必要ならその機能を合わせ付加しても良いこと
は云う迄も無い。
で掲げられているような最終検査の結果が各工程
に条件変更を要求するルートを省いてあるが、勿
論必要ならその機能を合わせ付加しても良いこと
は云う迄も無い。
第１図、第２図は本発明と比較するために掲げ
た従来の代表的な半導体装置製造プロセスを流す
図、第３図、第４図は本発明の第１、第２の実施
例を示す半導体装置製造プロセス線図、第５図Ａ
及びＢはそれぞれ本発明の実施例を更に詳細に説
明する工程図と、それに対応する半導体ウエーハ
の断面図、第６図、第７図は第５図をより詳しく
説明するための一部工程の品質管理図とウエーハ
断面図である。 なお図において、５１，７１……多結晶シリコ
ン、５２……レジスト膜、５３……ソース、５４
……ドレイン、である。
た従来の代表的な半導体装置製造プロセスを流す
図、第３図、第４図は本発明の第１、第２の実施
例を示す半導体装置製造プロセス線図、第５図Ａ
及びＢはそれぞれ本発明の実施例を更に詳細に説
明する工程図と、それに対応する半導体ウエーハ
の断面図、第６図、第７図は第５図をより詳しく
説明するための一部工程の品質管理図とウエーハ
断面図である。 なお図において、５１，７１……多結晶シリコ
ン、５２……レジスト膜、５３……ソース、５４
……ドレイン、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の製造工程にて、ある工程PNと
次の工程PN+1との間に検査機能を持つ検査装置を
導入し、該検査装置に予め検査項目の中央値と許
容範囲を設定し、検査結果が中央値であればその
まま製品を工程PN+1へ進ませ、検査結果が中央値
からずれていれば、それが規格外の場合は不良品
として次工程PN+1へは進ませず、それが規格内の
場合は次工程PN+1あるいはそれ以降の工程に対
し、ずれ分を工程PN+1、あるいはそれ以降の工程
で補償する処理とするように指示して、製品を次
工程PN+1へ進ませるよう製造ラインを少なくとも
一部構成し、該製造ラインにて半導体装置を一貫
生産することを特徴とする半導体装置の製造方
法。 ２ 半導体装置の製造工程にて、ある工程PNと
次の工程PN+1との間に自動的な検査機能を持つ検
査装置を導入し、該検査装置に予め検査項目の中
央値と許容範囲を設定し、検査結果が中央値であ
ればその製品を工程PN+1へ進ませ、検出結果が中
央値から正側にずれていればその値が規格外の時
は不良品として次工程PN+1へは進ませず、それが
規格内であれば次工程あるいはそれ以降の工程に
対し、正側のずれ分を工程PN+1あるいはそれ以降
の工程で補償するように指示し、又工程PNに対
しては中央値に近づけるような条件に変更するよ
う指示を出し、一方、検査結果が中央値から負側
にずれていれば、その値が規格外の時は不良品と
して次工程PN+1へは進ませず、その値が規格内で
あれば次工程あるいはそれ以降の工程に対し、負
側のずれ分を工程PN+1あるいはそれ以降の工程で
補償するように指示し、又工程PNに対しては中
央値に近づけるような条件に変更するよう指示を
出して製品を次工程PN+1へ進ませるよう製造ライ
ンを少なくとも一部構成し、該製造ラインにて半
導体装置を自動的に一貫生産することを特徴とす
る半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107802A JPS58225640A (ja) | 1982-06-23 | 1982-06-23 | 半導体装置の製造方法 |
| US06/506,677 US4571685A (en) | 1982-06-23 | 1983-06-22 | Production system for manufacturing semiconductor devices |
| GB08317126A GB2126374B (en) | 1982-06-23 | 1983-06-23 | A production system for the manufacture of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107802A JPS58225640A (ja) | 1982-06-23 | 1982-06-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225640A JPS58225640A (ja) | 1983-12-27 |
| JPH0142497B2 true JPH0142497B2 (ja) | 1989-09-13 |
Family
ID=14468398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57107802A Granted JPS58225640A (ja) | 1982-06-23 | 1982-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225640A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118639A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Process control of semiconductor photo-etching |
| JPS6223449A (ja) * | 1985-07-22 | 1987-01-31 | 株式会社 躍進機械製作所 | 微粉砕機 |
-
1982
- 1982-06-23 JP JP57107802A patent/JPS58225640A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58225640A (ja) | 1983-12-27 |
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