JPH027178B2 - - Google Patents
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- JPH027178B2 JPH027178B2 JP57140253A JP14025382A JPH027178B2 JP H027178 B2 JPH027178 B2 JP H027178B2 JP 57140253 A JP57140253 A JP 57140253A JP 14025382 A JP14025382 A JP 14025382A JP H027178 B2 JPH027178 B2 JP H027178B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- inspection
- manufacturing equipment
- equipment
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/04—Apparatus for manufacture or treatment
- H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
- H10P72/0468—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
- H10P72/0471—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/06—Apparatus for monitoring, sorting, marking, testing or measuring
- H10P72/0612—Production flow monitoring, e.g. for increasing throughput
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の生産装置システム、特
に、半導体装置を自動的に一貫生産する生産装置
システムに関する。
に、半導体装置を自動的に一貫生産する生産装置
システムに関する。
一般に半導体装置は、半導体の単結晶ウエーハ
を材料とし、エピタキシアル成長、酸化、レジス
ト加工（レジスト塗布、露光、現像、エツチン
グ）、不純物ドープ（熱拡散又はイオン注入）気
相成長（多結晶シリコン、窒化硅素膜、酸化硅素
膜など）、電極配線材料付着等々の一連のプロセ
スを繰返し製造される。このようなそれぞれのプ
ロセスは互に関連があり、全体の流れの中で最適
条件が決まる。
を材料とし、エピタキシアル成長、酸化、レジス
ト加工（レジスト塗布、露光、現像、エツチン
グ）、不純物ドープ（熱拡散又はイオン注入）気
相成長（多結晶シリコン、窒化硅素膜、酸化硅素
膜など）、電極配線材料付着等々の一連のプロセ
スを繰返し製造される。このようなそれぞれのプ
ロセスは互に関連があり、全体の流れの中で最適
条件が決まる。
従来このプロセスの内での制御は自動化が進ん
で来ており、又、各種データの蓄積による品質管
理技術も既に高度なものとなつている。然し乍
ら、プロセス間、工程間のつなぎの部分は依然と
して人手又は単なるロボツトあるいは搬送装置に
よりウエーハの受け渡しがなされている。そのた
め前工程の揺らぎの影響を後工程で補正しようと
すると、人手による個々のプロセス内での制御に
依らざるを得ず、塵埃発生源の「人」を製造ライ
ン内から省くことが困難であつた。
で来ており、又、各種データの蓄積による品質管
理技術も既に高度なものとなつている。然し乍
ら、プロセス間、工程間のつなぎの部分は依然と
して人手又は単なるロボツトあるいは搬送装置に
よりウエーハの受け渡しがなされている。そのた
め前工程の揺らぎの影響を後工程で補正しようと
すると、人手による個々のプロセス内での制御に
依らざるを得ず、塵埃発生源の「人」を製造ライ
ン内から省くことが困難であつた。
本発明は工程間のつなぎとなる部分を自動化し
半導体装置の製造ラインの少なくとも一部分を一
貫した生産ラインにして、該半導体装置を製造す
る技術を提供することを目的とする。
半導体装置の製造ラインの少なくとも一部分を一
貫した生産ラインにして、該半導体装置を製造す
る技術を提供することを目的とする。
本発明は半導体装置の生産装置システムに於
て、ある工程PNの製造装置MNと次の工程PN+1の
製造装置MN+1との間に、自動的な検査機構を持
つ検査装置CNを導入し、その検査装置CNに予め
検査項目の中央値と許容範囲の上限と下限を設定
しておいて、検査結果が中央値ならそのまま製品
を次工程PN+1の製造装置MN+1へ送るが検査結果
が規格外であれば不良品として次工程PN+1の製造
装置MN+1へ進ませず、又、規格内であつても中
央値から正の側にずれていれば次工程PN+1の製造
装置MN+1あるいはそれ以降の工程PN+Mの製造装
置MN+Mに対し、該ずれの分を補償すべく処理を
するような指示を出し、中央値から負の側にずれ
ていれば次工程PN+1の製造装置MN+1あるいはそ
れ以降の工程PN+Mの製造装置MN+Mに対し前記補
償とは逆の方向の補償をすべく処理を行うよう指
示をするようにして、次工程PN+1の製造装置
MN+1へ進させるよう製造ラインを構成し、さら
に、上記各製造装置はコンピユータにより制御さ
れ、該コンピユータは上記検査装置とともに親コ
ンピユータに連結され、上記検査結果が該親コン
ピユータで処理され、上記補償の指示が該親コン
ピユータより所定の製造装置の該コンピユータは
送られる構成とし、これにより該補償を含め完全
に自動化して半導体装置を製造するようにしたこ
とを特徴とする半導体装置の生産装置システムで
ある。
て、ある工程PNの製造装置MNと次の工程PN+1の
製造装置MN+1との間に、自動的な検査機構を持
つ検査装置CNを導入し、その検査装置CNに予め
検査項目の中央値と許容範囲の上限と下限を設定
しておいて、検査結果が中央値ならそのまま製品
を次工程PN+1の製造装置MN+1へ送るが検査結果
が規格外であれば不良品として次工程PN+1の製造
装置MN+1へ進ませず、又、規格内であつても中
央値から正の側にずれていれば次工程PN+1の製造
装置MN+1あるいはそれ以降の工程PN+Mの製造装
置MN+Mに対し、該ずれの分を補償すべく処理を
するような指示を出し、中央値から負の側にずれ
ていれば次工程PN+1の製造装置MN+1あるいはそ
れ以降の工程PN+Mの製造装置MN+Mに対し前記補
償とは逆の方向の補償をすべく処理を行うよう指
示をするようにして、次工程PN+1の製造装置
MN+1へ進させるよう製造ラインを構成し、さら
に、上記各製造装置はコンピユータにより制御さ
れ、該コンピユータは上記検査装置とともに親コ
ンピユータに連結され、上記検査結果が該親コン
ピユータで処理され、上記補償の指示が該親コン
ピユータより所定の製造装置の該コンピユータは
送られる構成とし、これにより該補償を含め完全
に自動化して半導体装置を製造するようにしたこ
とを特徴とする半導体装置の生産装置システムで
ある。
又、本発明は半導体装置の生産装置システムに
於て、ある工程PNの製造装置MNと次の工程PN+1
の製造装置MN+1との間に、自動的な検査機能を
持つ検査装置CNを導入し、その検査装置CNに予
め検査項目の中央値と許容できる上限と下限の規
格値を設定しておいて、検査結果が中央値であれ
ばそのまま製品を次工程へ進ませるが、検査結果
が規格外であれば不良品としての次の工程PN+1の
製造装置MN+1へは進ませず、又、規格内であつ
ても中央値から正の側にずれていれば次の工程
PN+1の製造装置MN+1あるいはそれ以降の工程
PN+Mの製造装置MN+Mに対し該ずれ分を補償すべ
く処理するよう指示を出すと共に工程PNの製造
装置MNに対しては中央値に近づけるような条件
にする指示を出し、又中央値から負の側にずれて
いれば、、次の工程PN+1の製造装置MN+1あるいは
それ以降の工程PN+Mの製造装置MN+Mに対し該ず
れの分を前記とは逆向きの補償をすべく処理をす
るよう指示を出すと共に、工程PNの製造装置MN
に対しては中央値に近づけるような条件に変更す
る指示を出し、製品を次工程PN+1の製造装置
MN+1へ進ませるような製造ラインを構成し、さ
らに上記各製造装置はコンピユータにより制御さ
れ、該コンピユータは上記検査装置とともに親コ
ンピユータに連結され、上記検査結果が該親コン
ピユータで処理され、上記補償の指示が該親コン
ピユータより所定の製造装置の該コンピユータに
送られる構成とし、これにより該補償を含め完全
に自動化して半導体装置を製造するようにしたこ
とを特徴とする半導体装置の生産装置システムで
ある。
於て、ある工程PNの製造装置MNと次の工程PN+1
の製造装置MN+1との間に、自動的な検査機能を
持つ検査装置CNを導入し、その検査装置CNに予
め検査項目の中央値と許容できる上限と下限の規
格値を設定しておいて、検査結果が中央値であれ
ばそのまま製品を次工程へ進ませるが、検査結果
が規格外であれば不良品としての次の工程PN+1の
製造装置MN+1へは進ませず、又、規格内であつ
ても中央値から正の側にずれていれば次の工程
PN+1の製造装置MN+1あるいはそれ以降の工程
PN+Mの製造装置MN+Mに対し該ずれ分を補償すべ
く処理するよう指示を出すと共に工程PNの製造
装置MNに対しては中央値に近づけるような条件
にする指示を出し、又中央値から負の側にずれて
いれば、、次の工程PN+1の製造装置MN+1あるいは
それ以降の工程PN+Mの製造装置MN+Mに対し該ず
れの分を前記とは逆向きの補償をすべく処理をす
るよう指示を出すと共に、工程PNの製造装置MN
に対しては中央値に近づけるような条件に変更す
る指示を出し、製品を次工程PN+1の製造装置
MN+1へ進ませるような製造ラインを構成し、さ
らに上記各製造装置はコンピユータにより制御さ
れ、該コンピユータは上記検査装置とともに親コ
ンピユータに連結され、上記検査結果が該親コン
ピユータで処理され、上記補償の指示が該親コン
ピユータより所定の製造装置の該コンピユータに
送られる構成とし、これにより該補償を含め完全
に自動化して半導体装置を製造するようにしたこ
とを特徴とする半導体装置の生産装置システムで
ある。
本発明により工程PNの製造装置MNと次工程
PN+1の製造装置MN+1との連結が可能となり自動
化され、一貫した半導体装置の製造が可能とな
る。
PN+1の製造装置MN+1との連結が可能となり自動
化され、一貫した半導体装置の製造が可能とな
る。
又、本発明により発展の源である人間が製造ラ
イン中に居る必要が無くなるので製造ラインを高
い清浄度に維持できる。更に又上記２つの効果に
より均一な品質で、半導体装置を生産できるとい
う付随する効果もある。更に又、上記の効果によ
り製造装置の稼動率を上げ生産性を向上できる。
イン中に居る必要が無くなるので製造ラインを高
い清浄度に維持できる。更に又上記２つの効果に
より均一な品質で、半導体装置を生産できるとい
う付随する効果もある。更に又、上記の効果によ
り製造装置の稼動率を上げ生産性を向上できる。
次に本発明の実施例を図面を参照して説明す
る。
る。
先ず比較のため従来の方法を説明する。第１
図、第２図は従来の技術である。第１図は最終テ
ストを終えた後でデータを分析し工程を変更する
方法であり、良品率を高めるべく工程を変更する
には完成品の情報を必要とする。又第２図の方法
も第１図の如く完成品の情報もさることながら途
中工程の情報で工程変更がなされているが、いず
れも検査後、前工程の条件を変更するシステムに
なつており、その検査データは次工程へ送られて
いない。従つて一度中央値からずれた製品はその
「ずれ」の分を最後まで補償されることなく持ち
続けることになる。
図、第２図は従来の技術である。第１図は最終テ
ストを終えた後でデータを分析し工程を変更する
方法であり、良品率を高めるべく工程を変更する
には完成品の情報を必要とする。又第２図の方法
も第１図の如く完成品の情報もさることながら途
中工程の情報で工程変更がなされているが、いず
れも検査後、前工程の条件を変更するシステムに
なつており、その検査データは次工程へ送られて
いない。従つて一度中央値からずれた製品はその
「ずれ」の分を最後まで補償されることなく持ち
続けることになる。
それに対し第３図は本発明の一実施例の方式を
説明するための図である。即ち工程PN+1との間に
検査機能を持つシステムを導入し、工程PNを経
た品物の加工寸法あるいは物理的測定値等が規格
の中央値に対して正又は負にずれているか否かを
検定し、例えば正にずれていればそれが規格内か
否かを次に検定する。もし規格外なら再工事をす
るか又は廃業せざるを得ないが、規格内であれ
ば、次の工程PN+1に対し該品物は前工程PNで正
側にずれているという情報を与え、工程PN+1の条
件を変更して該正側へのずれ分を工程PN+1で補償
する。もし負側にずれていた場合も同様で、前記
と逆向きに負側のずれ分を工程PN+1で補償するよ
う工程PN+1の条件変更を行う指示を与える機構を
持たせる。
説明するための図である。即ち工程PN+1との間に
検査機能を持つシステムを導入し、工程PNを経
た品物の加工寸法あるいは物理的測定値等が規格
の中央値に対して正又は負にずれているか否かを
検定し、例えば正にずれていればそれが規格内か
否かを次に検定する。もし規格外なら再工事をす
るか又は廃業せざるを得ないが、規格内であれ
ば、次の工程PN+1に対し該品物は前工程PNで正
側にずれているという情報を与え、工程PN+1の条
件を変更して該正側へのずれ分を工程PN+1で補償
する。もし負側にずれていた場合も同様で、前記
と逆向きに負側のずれ分を工程PN+1で補償するよ
う工程PN+1の条件変更を行う指示を与える機構を
持たせる。
第４図は本発明の第２の実施例の方式を説明す
る図である。即ち工程PNを経た製品の加工寸法
あるいは物理的測定値等が予め設定されている規
格の中央値に対して正又は負にずれていかか否か
を先ず検定し、例えばもし正にずれている場合、
次にそのずれた分が規格内か期格外かを検定す
る。
る図である。即ち工程PNを経た製品の加工寸法
あるいは物理的測定値等が予め設定されている規
格の中央値に対して正又は負にずれていかか否か
を先ず検定し、例えばもし正にずれている場合、
次にそのずれた分が規格内か期格外かを検定す
る。
その値が規格外の場合は再工事又は廃棄処分に
せざるを得ない。又規格内であれば次の工程PN+1
に対し、該製品は前工程PNで正側にずれている
という情報を与え、次工程PN+1の条件を変更して
該正側へのずれ分を工程PN+1で補償するようにす
る。規格内外に拘らず正側にずれている情報は前
工程PNへ伝えられ工程PN自身も条件を変更し是
正するようにする。負側にずれていた場合も同様
で工程PN+1には正側方向への補償を、又工程PN
にも正側への是正をそれぞれ指示するシステムを
構成しておく。
せざるを得ない。又規格内であれば次の工程PN+1
に対し、該製品は前工程PNで正側にずれている
という情報を与え、次工程PN+1の条件を変更して
該正側へのずれ分を工程PN+1で補償するようにす
る。規格内外に拘らず正側にずれている情報は前
工程PNへ伝えられ工程PN自身も条件を変更し是
正するようにする。負側にずれていた場合も同様
で工程PN+1には正側方向への補償を、又工程PN
にも正側への是正をそれぞれ指示するシステムを
構成しておく。
このような第３図、第４図による方法を生産装
置の中に組込むことにより一貫生産システムにし
て製造する技術を確立すると、製品の品質並びに
製造ラインそのものが安定になる。
置の中に組込むことにより一貫生産システムにし
て製造する技術を確立すると、製品の品質並びに
製造ラインそのものが安定になる。
更に具体的に例をあげて説明する。第５図は
MOS型電界効果トランジスタを用いた集積回路
の製造工程の一部であり、ゲート電極となる多結
晶シリコンのエツチング加工工程と次のソース・
ドレイン形成工程とを示すものである。即ち多結
晶シリコン膜成長工程PN-1を通り、多結晶シリコ
ン加工工程PNを経てソース・ドレイン形成工程
PN+1へ至る部分である。詳細に説明すると第５図
Ｂのように工程PN-1で出来た多結晶シリコン膜５
１の上にレジスト膜５２を塗布し、約50℃で10分
間ほど軽く焼き締めた後、位置合わせ露光を行
い、然る後にそのレジスト膜５２の現像液を用い
て現像し、外観を検査して異常が無ければ約200
℃で１時間焼き締める。次いでCF4系のガスを用
いて多結晶シリコン膜５１をプラズマエツチング
し、その後エツチングのマスクとなつていたレジ
スト膜５２を剥離し検査システムCNへ進ませる。
ここでエツチング後の多結晶シリコンのゲート電
極の幅の検査データの一例が第６図であり、今ウ
エハＮの値が測定されたとする。寸法測定には市
販のレーザー光を用いた測長機でよく、そこ迄の
ウエハーの搬送はエアベルト方式かロボツト車に
よればよい。さてここでウエーハＮのように第７
図ＡのＬの中央値2μｍに対し規格内（2μ±0.2μ）
ではあるが、多結晶シリコン７１の加工幅Ｌが第
７図Ｂのように2.1μと正の側にすれているとす
る。このウエーハは規格内なので第５図にてその
まま次のソース５３、ドレイン５４を形成するた
めAsイオン注入を行う工程PN+1へ進ませる。し
かしその時検査システムCNより先の結果がこの
工程PN+1へ伝達されており、イオン注入後の窒素
気流は1000℃で30分熱処理をする工程にて熱処理
時間を35分にし0.1μの横方向への熱拡散を行なわ
せて実効チヤネル長Leffが、第７図Ｃ，Ｄに示さ
れているように多結晶シリコンゲート電極幅Ｌが
中央値であつた場合と同じように自動的に熱処理
炉システムの調整を行う。これにより、工程PN
のシステムでの揺らぎが工程PN+1のシステムで補
償されたことになる。
MOS型電界効果トランジスタを用いた集積回路
の製造工程の一部であり、ゲート電極となる多結
晶シリコンのエツチング加工工程と次のソース・
ドレイン形成工程とを示すものである。即ち多結
晶シリコン膜成長工程PN-1を通り、多結晶シリコ
ン加工工程PNを経てソース・ドレイン形成工程
PN+1へ至る部分である。詳細に説明すると第５図
Ｂのように工程PN-1で出来た多結晶シリコン膜５
１の上にレジスト膜５２を塗布し、約50℃で10分
間ほど軽く焼き締めた後、位置合わせ露光を行
い、然る後にそのレジスト膜５２の現像液を用い
て現像し、外観を検査して異常が無ければ約200
℃で１時間焼き締める。次いでCF4系のガスを用
いて多結晶シリコン膜５１をプラズマエツチング
し、その後エツチングのマスクとなつていたレジ
スト膜５２を剥離し検査システムCNへ進ませる。
ここでエツチング後の多結晶シリコンのゲート電
極の幅の検査データの一例が第６図であり、今ウ
エハＮの値が測定されたとする。寸法測定には市
販のレーザー光を用いた測長機でよく、そこ迄の
ウエハーの搬送はエアベルト方式かロボツト車に
よればよい。さてここでウエーハＮのように第７
図ＡのＬの中央値2μｍに対し規格内（2μ±0.2μ）
ではあるが、多結晶シリコン７１の加工幅Ｌが第
７図Ｂのように2.1μと正の側にすれているとす
る。このウエーハは規格内なので第５図にてその
まま次のソース５３、ドレイン５４を形成するた
めAsイオン注入を行う工程PN+1へ進ませる。し
かしその時検査システムCNより先の結果がこの
工程PN+1へ伝達されており、イオン注入後の窒素
気流は1000℃で30分熱処理をする工程にて熱処理
時間を35分にし0.1μの横方向への熱拡散を行なわ
せて実効チヤネル長Leffが、第７図Ｃ，Ｄに示さ
れているように多結晶シリコンゲート電極幅Ｌが
中央値であつた場合と同じように自動的に熱処理
炉システムの調整を行う。これにより、工程PN
のシステムでの揺らぎが工程PN+1のシステムで補
償されたことになる。
上述の例は第３図の流れに相当するが、ここで
検査システムCNの情報を同時に工程PN-1へ伝達
しエツチング装置システムを条件変更することに
より次のエツチング時間をもう少し長くするよう
調整して横方向へのエツチング量を制御しＬが
2.0μになるようにすれば、これは第４図の実施例
と対応することになる。
検査システムCNの情報を同時に工程PN-1へ伝達
しエツチング装置システムを条件変更することに
より次のエツチング時間をもう少し長くするよう
調整して横方向へのエツチング量を制御しＬが
2.0μになるようにすれば、これは第４図の実施例
と対応することになる。
第８図は上記の例を更に模式図的に示したもの
である。。即ちウエハ８０が流れていく様子をベ
ルトコンベヤーの断面図風に記し、それに制御装
置が連絡されている。これを第５図と対応させな
がら説明すると、第８図にてＩよりウエハ８０が
多結晶シリコン成長装置８１へベルトコンベヤー
８１′で送り込まれる。この多結晶シリコン成長
装置８１を制御するのがコンピユータMN-1,Kであ
りこのコンピユータMN-1,Kは親コンピユータ
RN-1に連結されている。必要ならこの親コンピ
ユータRN-1は更に上位コンピユータCPUへ結線
されている。ウエハ８０は多結晶シリコンが成長
されると膜質検査装置CN-1へ送り込まれ、ここで
膜厚、層抵抗、グレインサイズ等を検査され、そ
の値が親コンピユータRN-1、RNへ送られる。そ
の値が中央値より正側、負側いずれにずれている
か、又そのずれの値が規格内かなどが処理され、
その対策が親コンピユータRN-1、RNから必要な
制御装置へ指示される。もし規格内であればウエ
ハ８０はレジスト塗布装置８２へ送り込まれ、レ
ジスト液を例えば回転塗布される。然る後、約
100℃の乾燥炉８３へ送り込まれ一定時間軽く前
処理として焼成された後、露光装置８４でマスク
パターンとウエハの位置合せを行つて紫外線を露
光される。続いて、ウエハ８０は現像装置８５で
現像され、外観検査装置CN′で外観をチエツクさ
れた後、150℃の雰囲気で焼成炉８６中にてレジ
ストを硬化させる。その後ウエハ８０をドライエ
ツチヤー８７へ送り込み、多結晶シリコンをドラ
イエツチングした後、プラズマアツシヤー８８へ
送つてレジスト膜を除去し、検査装置CNでチエ
ツクを受ける。この間レジスト塗布装置８２から
プラズマアツシヤー８８迄の装置はいずれもコン
ピユータMN1からコンピユータMN7迄の制御を受
け、このコンピユータMN1〜MN7は親コンピユー
タRN必要なら更に上位コンピユータCPNへ結線
されている。検査装置CNにて多結晶シリコンの
エツチングパターンの寸法、形状、などをチエツ
クし、その値が規格内か否かずれた値が正か負か
などの情報がそれぞれ親コンピユータRN、RN+1、
上位コンピユータCPUへ伝えられ対策指示を仰
ぐシステムとなつている。前述の如き適切な指示
がなされた後、規格内ウエハは次のイオン注入装
置８９へ送り込まれ必要量のイオンを指示に基い
て調整された条件で注入される。
である。。即ちウエハ８０が流れていく様子をベ
ルトコンベヤーの断面図風に記し、それに制御装
置が連絡されている。これを第５図と対応させな
がら説明すると、第８図にてＩよりウエハ８０が
多結晶シリコン成長装置８１へベルトコンベヤー
８１′で送り込まれる。この多結晶シリコン成長
装置８１を制御するのがコンピユータMN-1,Kであ
りこのコンピユータMN-1,Kは親コンピユータ
RN-1に連結されている。必要ならこの親コンピ
ユータRN-1は更に上位コンピユータCPUへ結線
されている。ウエハ８０は多結晶シリコンが成長
されると膜質検査装置CN-1へ送り込まれ、ここで
膜厚、層抵抗、グレインサイズ等を検査され、そ
の値が親コンピユータRN-1、RNへ送られる。そ
の値が中央値より正側、負側いずれにずれている
か、又そのずれの値が規格内かなどが処理され、
その対策が親コンピユータRN-1、RNから必要な
制御装置へ指示される。もし規格内であればウエ
ハ８０はレジスト塗布装置８２へ送り込まれ、レ
ジスト液を例えば回転塗布される。然る後、約
100℃の乾燥炉８３へ送り込まれ一定時間軽く前
処理として焼成された後、露光装置８４でマスク
パターンとウエハの位置合せを行つて紫外線を露
光される。続いて、ウエハ８０は現像装置８５で
現像され、外観検査装置CN′で外観をチエツクさ
れた後、150℃の雰囲気で焼成炉８６中にてレジ
ストを硬化させる。その後ウエハ８０をドライエ
ツチヤー８７へ送り込み、多結晶シリコンをドラ
イエツチングした後、プラズマアツシヤー８８へ
送つてレジスト膜を除去し、検査装置CNでチエ
ツクを受ける。この間レジスト塗布装置８２から
プラズマアツシヤー８８迄の装置はいずれもコン
ピユータMN1からコンピユータMN7迄の制御を受
け、このコンピユータMN1〜MN7は親コンピユー
タRN必要なら更に上位コンピユータCPNへ結線
されている。検査装置CNにて多結晶シリコンの
エツチングパターンの寸法、形状、などをチエツ
クし、その値が規格内か否かずれた値が正か負か
などの情報がそれぞれ親コンピユータRN、RN+1、
上位コンピユータCPUへ伝えられ対策指示を仰
ぐシステムとなつている。前述の如き適切な指示
がなされた後、規格内ウエハは次のイオン注入装
置８９へ送り込まれ必要量のイオンを指示に基い
て調整された条件で注入される。
以上エツチング工程と不純物ドープ工程間のつ
なぎの部分について説明をしたが、本発明は同様
な考え方で全工程をつなぐことが出来る。それに
より製造ラインは自己正常化能力を持つことにな
り、又出来上つた製品の品質も極めて均質なもの
が得られるようになる。更に又本発明の実施例と
して工程PNでの揺らぎを次工程PN+1のみで補償
する場合のみを例示したが、本発明は単にこのよ
うな場合のみでなく、工程PNの揺らぎを次工程
PN+1あるいは必要ならそれ以降の工程で補償して
もよい。更に又本発明の実施例では、第１図、第
２図で掲げられているような最終検査の結果が各
工程に条件変更を要求するルートを省いてある
が、勿論必要ならその機能を合わせ付加しても良
いことは云う迄も無い。
なぎの部分について説明をしたが、本発明は同様
な考え方で全工程をつなぐことが出来る。それに
より製造ラインは自己正常化能力を持つことにな
り、又出来上つた製品の品質も極めて均質なもの
が得られるようになる。更に又本発明の実施例と
して工程PNでの揺らぎを次工程PN+1のみで補償
する場合のみを例示したが、本発明は単にこのよ
うな場合のみでなく、工程PNの揺らぎを次工程
PN+1あるいは必要ならそれ以降の工程で補償して
もよい。更に又本発明の実施例では、第１図、第
２図で掲げられているような最終検査の結果が各
工程に条件変更を要求するルートを省いてある
が、勿論必要ならその機能を合わせ付加しても良
いことは云う迄も無い。
第１図、第２図は本発明と比較するために掲げ
た従来の代表的な半導体装置製造プロセスを流す
図、第３図、第４図は本発明の第１、第２の実施
例を示す半導体装置製造プロセス線図、第５図Ａ
及びＢはそれぞれ本発明の実施例を更に詳細に説
明する工程図とそれに対応する半導体ウエーハの
断面図、第６図、第７図は第５図をより詳しく説
明するための一部工程の品質管理図とウエーハ断
面図であり、第８図は更に第５図の流れを模式図
的に示したシステム構成図である。 なお図において、５１，７１……多結晶シリコ
ン、５２……レジスト膜、５３……ソース、５４
……ドレイン、８０……ウエハ、８１……多結晶
シリコン成長装置、８１′……ベルトコンベヤー、
８２……レジスト塗布装置、８３……乾燥炉、８
４……露光装置、８５……現像装置、８６……焼
成炉、８７……ドライエツチヤー、８８……プラ
ズマアツシヤー、８９……イオン注入装置であ
る。
た従来の代表的な半導体装置製造プロセスを流す
図、第３図、第４図は本発明の第１、第２の実施
例を示す半導体装置製造プロセス線図、第５図Ａ
及びＢはそれぞれ本発明の実施例を更に詳細に説
明する工程図とそれに対応する半導体ウエーハの
断面図、第６図、第７図は第５図をより詳しく説
明するための一部工程の品質管理図とウエーハ断
面図であり、第８図は更に第５図の流れを模式図
的に示したシステム構成図である。 なお図において、５１，７１……多結晶シリコ
ン、５２……レジスト膜、５３……ソース、５４
……ドレイン、８０……ウエハ、８１……多結晶
シリコン成長装置、８１′……ベルトコンベヤー、
８２……レジスト塗布装置、８３……乾燥炉、８
４……露光装置、８５……現像装置、８６……焼
成炉、８７……ドライエツチヤー、８８……プラ
ズマアツシヤー、８９……イオン注入装置であ
る。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の生産装置システムにて、ある製
造工程PNの製造装置MNと次の製造工程PN+1で使
う製造装置MN+1との間に自動的な検査機能を持
つ検査装置CNを導入し、該検査装置CNに予め検
査項目の中央値と許容範囲を設定し、検査結果が
中央値であればそのまま製品を製造工程PN+1の製
造装置MN+1へ進ませ、検査結果が中央値から正
側にずれていれば、それが規格外の場合は不良品
として次工程PN+1の製造装置MN+1へは進ませず、
それが規格内の場合は次工程PN+1の製造装置
MN+1あるいはそれ以降の工程PN+Mの製造装置
MN+Mに対し、正側へのずれ分を補償する処理を
指示し、又検査結果が中央値から負側へずれてい
れば、それが規格外の場合は不良品として次工程
PN+1の製造装置MN+1へは進ませずそれが規格内
の場合は次工程PN+1の製造装置MN+1あるいはそ
れ以降の工程PN+Mの製造装置MN+Mに対し、負側
へのずれ分を補償する処置を行うよう指示するよ
うにして、製品を次工程PN+1の製造装置MN+1へ
進ませるよう構成し、さらに、上記各製造装置は
コンピユータにより制御され、該コンピユータは
上記検査装置とともに親コンピユータに連結さ
れ、上記検査結果が該親コンピユータで処理さ
れ、上記補償の指示が該親コンピユータより所定
の製造装置の該コンピユータに送られる構成と
し、これにより該補償を含め完全に自動化して半
導体装置を製造するようにしたことを特徴とする
半導体装置の生産装置システム。 ２ 半導体装置の生産装置システムにて、ある製
造工程PNの製造装置MNと次の製造工程PN+1の製
造装置MN+1との間に自動的な検査機能を持つ検
査装置CNを導入し、該検査装置CNに予め検査項
目の中央値と許容範囲を設定し、検査検果が中央
値であればそのまま製品を工程PN+1の製造装置
MN+1へ進ませ、検査結果が中央値から正側にず
れていればその値が規格外の時は不良品として次
工程PN+1の製造装置MN+1へは進ませず、それが
規格内であれば次工程PN+1の製造装置MN+1ある
いはそれ以降の工程PN+Mの製造装置MN+Mに対
し、正側のずれ分を補償するように指示し、又、
工程PNの製造装置MNに対しては中央値に近づけ
るような条件を変更するよう指示を出し、一方、
検査結果が中央値から負側にずれていればその値
が規格外の時は不良品として次工程PN+1の製造装
置MN+1へは進ませず、その値が規格内であれば
次工程PN+Mの製造装置MN+1あるいはそれ以降の
工程PN+1の製造装置MN+Mに対し、負側のずれ分
を補償するように指示し、又、工程PNの製造装
置MNに対しては中央値に近づけるような条件に
変更するよう指示を出して製品を次工程PN+1の製
造装置MN+1へ進ませるよう構成し、さらに、上
記各製造装置は、コンピユータにより制御され、
該コンピユータは上記検査装置とともに親コンピ
ユータに連結され、上記検査結果が該親コンピユ
ータで処理され、上記補償の指示が該親コンピユ
ータより所定の製造装置の該コンピユータに送ら
れる構成とし、これにより該補償を含め、完全に
自動化して半導体装置を製造するようにしたこと
を特徴とする半導体装置の生産装置システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140253A JPS5929427A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置の生産装置システム |
| US06/506,677 US4571685A (en) | 1982-06-23 | 1983-06-22 | Production system for manufacturing semiconductor devices |
| GB08317126A GB2126374B (en) | 1982-06-23 | 1983-06-23 | A production system for the manufacture of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140253A JPS5929427A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置の生産装置システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5929427A JPS5929427A (ja) | 1984-02-16 |
| JPH027178B2 true JPH027178B2 (ja) | 1990-02-15 |
Family
ID=15264474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140253A Granted JPS5929427A (ja) | 1982-06-23 | 1982-08-12 | 半導体装置の生産装置システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929427A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122340U (ja) * | 1985-09-19 | 1987-08-03 | ||
| JPH0643904B2 (ja) * | 1986-04-08 | 1994-06-08 | 株式会社アマダ | 製品計測検査装置 |
| US6485990B1 (en) * | 2000-01-04 | 2002-11-26 | Advanced Micro Devices, Inc. | Feed-forward control of an etch processing tool |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107802A (en) * | 1980-12-24 | 1982-07-05 | Hashimoto Denki Co Ltd | Direct welding method for hot-melt resin impregnated thread to green veneer |
-
1982
- 1982-08-12 JP JP57140253A patent/JPS5929427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5929427A (ja) | 1984-02-16 |
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