JPH0715912B2 - 相補的垂直バイポーラトランジスタ及びその製造方法 - Google Patents
相補的垂直バイポーラトランジスタ及びその製造方法Info
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- JPH0715912B2 JPH0715912B2 JP63188501A JP18850188A JPH0715912B2 JP H0715912 B2 JPH0715912 B2 JP H0715912B2 JP 63188501 A JP63188501 A JP 63188501A JP 18850188 A JP18850188 A JP 18850188A JP H0715912 B2 JPH0715912 B2 JP H0715912B2
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、集積回路装置及びその製造方法に関するもの
であって、更に詳細には、相補型コンタクトレス垂直バ
イポーラトランジスタ及びその製造方法に関するもので
ある。
であって、更に詳細には、相補型コンタクトレス垂直バ
イポーラトランジスタ及びその製造方法に関するもので
ある。
従来技術 コンタクトレスバイポーラトランジスタ技術における最
近の発展により、簡単化した相互接続構成体を具備する
一層小型のバイポーラ装置とすることを可能とし、その
際に電力散逸を低下させ且つ歩留を向上させることを可
能としている。これらの発展は、エミッタ構成体用にポ
リシリコンを使用することを包含しており、そのこと
は、極めて狭いエミッタを製造することを許容し、ベー
スとエミッタとの間の臨界的な間隔が同一のマスクレベ
ルにおいてポリシリコン内に画定される合成マスキング
を使用すること、エミッタ相互接続用に従来の銅をドー
プしたアルミニウムの代わりに信頼性のある電流担持体
を提供するポリシリサイドを使用すること、及び、例え
ばベース、エミッタ、及びコレクタ領域を被覆するポリ
シリサイドがポリシリコン特徴部と整合され且つｎ＋ポ
リシリコンがエミッタと整合される様な高度の自己整合
を使用すること等を許容する。
近の発展により、簡単化した相互接続構成体を具備する
一層小型のバイポーラ装置とすることを可能とし、その
際に電力散逸を低下させ且つ歩留を向上させることを可
能としている。これらの発展は、エミッタ構成体用にポ
リシリコンを使用することを包含しており、そのこと
は、極めて狭いエミッタを製造することを許容し、ベー
スとエミッタとの間の臨界的な間隔が同一のマスクレベ
ルにおいてポリシリコン内に画定される合成マスキング
を使用すること、エミッタ相互接続用に従来の銅をドー
プしたアルミニウムの代わりに信頼性のある電流担持体
を提供するポリシリサイドを使用すること、及び、例え
ばベース、エミッタ、及びコレクタ領域を被覆するポリ
シリサイドがポリシリコン特徴部と整合され且つｎ＋ポ
リシリコンがエミッタと整合される様な高度の自己整合
を使用すること等を許容する。
上述した発展は1986年９月２日にKoh et al.に発行され
た米国特許第4,609,568号に記載されており、その特許
は、自己整合されたポリシリコンエミッタ及びベースコ
ンタクトを持ったバイポーラ集積回路上にメタルシリサ
イドの自己整合領域を製造する方法を示している。シリ
コン基板上にポリシリコンを付着し、次いで適宜ドープ
し且つ保護用窒化物の層でコーティングする。酸化マス
ク（シリサイド除去マスクとしても業界で知られてい
る）及びポリ画定マスクを包含するプロセスシーケンス
の後に、ベース、エミッタ、及びコレクタの各コンタク
トを該ポリシリコン内に形成し、且つシリサイドを除去
すべきポリシリコン区域を画定する。その後に、（ａ）
熱ドライブインステップにより、夫々のポリシリコンコ
ンタクトに自己整合したベース及びエミッタを形成し、
且つ（ｂ）熱酸化ステップにより、活性区域をパッシベ
ートし且つシリサイドを除去すべき区域上方に酸化物を
形成し、その際に自己整合したシリサイドを露出した全
てのポリシリコンの上方に形成させることが可能であ
る。
た米国特許第4,609,568号に記載されており、その特許
は、自己整合されたポリシリコンエミッタ及びベースコ
ンタクトを持ったバイポーラ集積回路上にメタルシリサ
イドの自己整合領域を製造する方法を示している。シリ
コン基板上にポリシリコンを付着し、次いで適宜ドープ
し且つ保護用窒化物の層でコーティングする。酸化マス
ク（シリサイド除去マスクとしても業界で知られてい
る）及びポリ画定マスクを包含するプロセスシーケンス
の後に、ベース、エミッタ、及びコレクタの各コンタク
トを該ポリシリコン内に形成し、且つシリサイドを除去
すべきポリシリコン区域を画定する。その後に、（ａ）
熱ドライブインステップにより、夫々のポリシリコンコ
ンタクトに自己整合したベース及びエミッタを形成し、
且つ（ｂ）熱酸化ステップにより、活性区域をパッシベ
ートし且つシリサイドを除去すべき区域上方に酸化物を
形成し、その際に自己整合したシリサイドを露出した全
てのポリシリコンの上方に形成させることが可能であ
る。
然し乍ら、ポリエミッタ、合成ポリ画定マスク、シリサ
イド相互接続システム、及び自己整合型特徴部等の利点
を、全て過剰な数のマスキングステップを行なうこと無
しに、維持しながら、垂直NPNトランジスタと垂直PNPト
ランジスタのいずれか又は両方を提供するバイポーラプ
ロセス乃至は製造方法に対する必要性は依然として残存
している。
イド相互接続システム、及び自己整合型特徴部等の利点
を、全て過剰な数のマスキングステップを行なうこと無
しに、維持しながら、垂直NPNトランジスタと垂直PNPト
ランジスタのいずれか又は両方を提供するバイポーラプ
ロセス乃至は製造方法に対する必要性は依然として残存
している。
目的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、NPNコンタクトレス
垂直トランジスタ又はPNPコンタクトレス垂直トランジ
スタ、又はその両方を形成するのに適した単一のプロセ
ス乃至は製造方法及びその結果得られるトランジスタ装
置を提供することを目的とする。
した如き従来技術の欠点を解消し、NPNコンタクトレス
垂直トランジスタ又はPNPコンタクトレス垂直トランジ
スタ、又はその両方を形成するのに適した単一のプロセ
ス乃至は製造方法及びその結果得られるトランジスタ装
置を提供することを目的とする。
構成 本発明の目的は、以下の表１内に要約したプロセスステ
ップのシーケンスによって達成される。「NPNデバイ
ス」及び「PNPデバイス」と示した欄は、夫々のデバイ
ス即ち装置の製造におけるマスキングステップの為の目
的を示している。
ップのシーケンスによって達成される。「NPNデバイ
ス」及び「PNPデバイス」と示した欄は、夫々のデバイ
ス即ち装置の製造におけるマスキングステップの為の目
的を示している。
マスキングステップ第６番無しで優秀な品質のNPNトラ
ンジスタを製造することが可能であり、従って、NPN及
びPNPトランジスタの両方を形成する為のプロセス即ち
方法は、単に１つの付加的なマスキングステップを必要
とするに過ぎない。マスキングステップ６番に加えて、
本発明の相補的バイポーラトランジスタは、NPNプロセ
スのみの場合に必要とされるものを超えて２つの付加的
なイオン注入、即ち、Ｐ−ウエル形成用のアルミニウム
のイオン注入と、PNPトランジスタのベースを形成する
為のＮ型イオン注入である。
ンジスタを製造することが可能であり、従って、NPN及
びPNPトランジスタの両方を形成する為のプロセス即ち
方法は、単に１つの付加的なマスキングステップを必要
とするに過ぎない。マスキングステップ６番に加えて、
本発明の相補的バイポーラトランジスタは、NPNプロセ
スのみの場合に必要とされるものを超えて２つの付加的
なイオン注入、即ち、Ｐ−ウエル形成用のアルミニウム
のイオン注入と、PNPトランジスタのベースを形成する
為のＮ型イオン注入である。
更に、PNPトランジスタのみの構造には、マスキングス
テップ５は必要ではない。
テップ５は必要ではない。
本発明は、垂直NPNトランジスタに加えて、ラテラルPNP
トランジスタではなく、垂直PNPトランジスタを提供し
ている。一般的に、垂直トランジスタは、取り分け、キ
ャリアの回収性能が優れているので、ラテラルトランジ
スタよりも一層優れている。従って、相補的なラテラル
PNPトランジスタと垂直PNPトランジスタとを与えるプロ
セスは、ラテラルトランジスタによって課される性能劣
化を許容することの可能な適用に対してのみ使用可能で
ある。
トランジスタではなく、垂直PNPトランジスタを提供し
ている。一般的に、垂直トランジスタは、取り分け、キ
ャリアの回収性能が優れているので、ラテラルトランジ
スタよりも一層優れている。従って、相補的なラテラル
PNPトランジスタと垂直PNPトランジスタとを与えるプロ
セスは、ラテラルトランジスタによって課される性能劣
化を許容することの可能な適用に対してのみ使用可能で
ある。
実施例 以下、添付の図面を参考に、本願発明の具体的実施の態
様に付いて詳細に説明する。
様に付いて詳細に説明する。
本発明の相補的垂直バイポーラトランジスタを製造する
場合、高導電度を持ったシリコン基板10を開始物質とし
て好適に選択される。以下の説明から明らかになる如
く、高導電度という特徴は、基板がNPNトランジスタ用
の接地タップとして作用するので、所望されることであ
る。適切な開始物質は、結晶配向＜100＞を持っており
且つ約0.001Ω・cmの固有抵抗を持ったＰ型シリコンウ
エハである。本発明の目的の為に、シリコン基板10に
は、第1N型エピタキシャル層12がその上に設けられてい
る（第１図参照）。厚さが５ミクロンであり且つ１×10
15原子／cm3の濃度で燐をドープしたエピタキシャル層1
2とすると良い。
場合、高導電度を持ったシリコン基板10を開始物質とし
て好適に選択される。以下の説明から明らかになる如
く、高導電度という特徴は、基板がNPNトランジスタ用
の接地タップとして作用するので、所望されることであ
る。適切な開始物質は、結晶配向＜100＞を持っており
且つ約0.001Ω・cmの固有抵抗を持ったＰ型シリコンウ
エハである。本発明の目的の為に、シリコン基板10に
は、第1N型エピタキシャル層12がその上に設けられてい
る（第１図参照）。厚さが５ミクロンであり且つ１×10
15原子／cm3の濃度で燐をドープしたエピタキシャル層1
2とすると良い。
次の処理シーケンスにおいて、NPNトランジスタ用のＰ
−タブ（ウエル）及び埋込層を形成し、その結果得られ
る構成を第１図に示してある。約5,000Åの厚さの熱二
酸化シリコン層14を、エピタキシャル層12の上表面上に
形成する。ホトレジスト層（不図示）を付着し、且つ第
１マスキングステップにおいて適宜パターン形成し、続
いてエピタキシャル層12の領域16上方の酸化物のプラズ
マエッチングを行なう。該ホトレジストを剥離し、且つ
約100Åの薄い保護熱酸化物をエピタキシャル領域16上
方に成長させる。アルミニウム等の高速拡散Ｐ型不純物
及び砒素等の低速拡散Ｎ型不純物を、適切なドーパント
分布が得られる様なドーズ、エネルギ、及びアニール時
間等の条件下において、薄い上側に存在する酸化物を介
して、エピタキシャル領域16内に導入させる。アルミニ
ウム−砒素イオン注入用の好適なアニールは、１時間当
たり1,100℃である。所望の分布（第２図参照）とは、
高速で拡散するアルミニウムドーパントによって形成さ
れる、実質的に一様な濃度２×1015原子／cm3を持った
Ｐ−ウエル18である。低速で拡散する砒素ドーパント
は、領域19で示した如く、その拡散範囲はもっと少な
い。砒素注入は、例えば、１×1015乃至１×1016イオン
／cm2範囲内のドーズで100keVのエネルギにおいてなさ
れる。
−タブ（ウエル）及び埋込層を形成し、その結果得られ
る構成を第１図に示してある。約5,000Åの厚さの熱二
酸化シリコン層14を、エピタキシャル層12の上表面上に
形成する。ホトレジスト層（不図示）を付着し、且つ第
１マスキングステップにおいて適宜パターン形成し、続
いてエピタキシャル層12の領域16上方の酸化物のプラズ
マエッチングを行なう。該ホトレジストを剥離し、且つ
約100Åの薄い保護熱酸化物をエピタキシャル領域16上
方に成長させる。アルミニウム等の高速拡散Ｐ型不純物
及び砒素等の低速拡散Ｎ型不純物を、適切なドーパント
分布が得られる様なドーズ、エネルギ、及びアニール時
間等の条件下において、薄い上側に存在する酸化物を介
して、エピタキシャル領域16内に導入させる。アルミニ
ウム−砒素イオン注入用の好適なアニールは、１時間当
たり1,100℃である。所望の分布（第２図参照）とは、
高速で拡散するアルミニウムドーパントによって形成さ
れる、実質的に一様な濃度２×1015原子／cm3を持った
Ｐ−ウエル18である。低速で拡散する砒素ドーパント
は、領域19で示した如く、その拡散範囲はもっと少な
い。砒素注入は、例えば、１×1015乃至１×1016イオン
／cm2範囲内のドーズで100keVのエネルギにおいてなさ
れる。
次の処理シーケンスにおいて、NPNトランジスタ用のチ
ャンネルストッパ及びPNPトランジスタ用の埋込層を形
成し、その結果得られる構成は第２図に示してある。ホ
トレジスト層20を付着させ且つ第２マスキングステップ
において適宜パターン形成させ、次いでエピタキシャル
領域22上方の酸化物をプラズマエッチして、チャンネル
ストッパの形成の準備をなし、且つエピタキシャル領域
24の上方の酸化物をプラズマエッチして、PNPトランジ
スタ埋込層の形成の準備をなす。ボロン等のＰ型ドーパ
ントをエピタキシャル領域22及び24内に導入する。好適
なイオン注入ドーズとしては、約50keVのエネルギで１
×1015イオン／cm2であり、好適なアニールとしては30
分間1,000℃である。
ャンネルストッパ及びPNPトランジスタ用の埋込層を形
成し、その結果得られる構成は第２図に示してある。ホ
トレジスト層20を付着させ且つ第２マスキングステップ
において適宜パターン形成させ、次いでエピタキシャル
領域22上方の酸化物をプラズマエッチして、チャンネル
ストッパの形成の準備をなし、且つエピタキシャル領域
24の上方の酸化物をプラズマエッチして、PNPトランジ
スタ埋込層の形成の準備をなす。ボロン等のＰ型ドーパ
ントをエピタキシャル領域22及び24内に導入する。好適
なイオン注入ドーズとしては、約50keVのエネルギで１
×1015イオン／cm2であり、好適なアニールとしては30
分間1,000℃である。
次の処理シーケンスにおいて分離島状部が形成され、そ
の結果得られる構成を第３図に示してある。ホトレジス
ト20及び酸化物14を剥離し、且つドープしていないエピ
タキシャル層30をＮ型エピタキシャル層12上に１乃至２
ミクロンの厚さに成長させる。エピタキシャル層30を酸
化させ、その際には該表面上に約200Åの厚さの酸化物
層32を形成する。約1,500Åの窒化物を付着させ（層3
4）且つ45分間1,000℃で酸化させて、窒化物層34の上表
面上に薄い酸化物36を成長させる。
の結果得られる構成を第３図に示してある。ホトレジス
ト20及び酸化物14を剥離し、且つドープしていないエピ
タキシャル層30をＮ型エピタキシャル層12上に１乃至２
ミクロンの厚さに成長させる。エピタキシャル層30を酸
化させ、その際には該表面上に約200Åの厚さの酸化物
層32を形成する。約1,500Åの窒化物を付着させ（層3
4）且つ45分間1,000℃で酸化させて、窒化物層34の上表
面上に薄い酸化物36を成長させる。
ホトレジスト層（不図示）を付与し且つ第３マスキング
ステップ（分離マスク）において適宜パターン形成し、
続いて酸化物−窒化物−酸化物の混合層32,34,36のエッ
チングを行なう。酸化物層32及び36は、6:1BOEエッチ又
はその他の適宜のプラズマエッチを使用してエッチング
する。窒化物層34は、適宜のプラズマを使用してエッチ
ングを行なう。酸化物−窒化物−酸化物32−34−36のサ
ンドイッチ構成をマスクとして使用して、エピタキシャ
ル層30をKOH内において6,000−7,000Åの深さへエッチ
ングして、分離島状部と、PNP及びNPNトランジスタ用の
シンクと、PNPトランジスタ用の接地コンタクト（＋5
V）とを形成する。
ステップ（分離マスク）において適宜パターン形成し、
続いて酸化物−窒化物−酸化物の混合層32,34,36のエッ
チングを行なう。酸化物層32及び36は、6:1BOEエッチ又
はその他の適宜のプラズマエッチを使用してエッチング
する。窒化物層34は、適宜のプラズマを使用してエッチ
ングを行なう。酸化物−窒化物−酸化物32−34−36のサ
ンドイッチ構成をマスクとして使用して、エピタキシャ
ル層30をKOH内において6,000−7,000Åの深さへエッチ
ングして、分離島状部と、PNP及びNPNトランジスタ用の
シンクと、PNPトランジスタ用の接地コンタクト（＋5
V）とを形成する。
フィールド酸化物38を成長させ且つ本ウエハを平坦化さ
せ、その結果得られる構成を第４図に示してある。例え
ば、約25気圧において20分間1,000℃の温度で該酸化物
を成長させて、適宜の厚さの酸化物を形成することが可
能である。残存する層部分32,34,36は、適宜剥離する。
せ、その結果得られる構成を第４図に示してある。例え
ば、約25気圧において20分間1,000℃の温度で該酸化物
を成長させて、適宜の厚さの酸化物を形成することが可
能である。残存する層部分32,34,36は、適宜剥離する。
本明細書において説明する分離技術は、通常アイソプレ
ーナー（Isoplanar）技術として知られている1972年３
月７日にPeltzerに発行された米国特許第3,648,125号に
記載されているものと極めて類似している。結果的に発
生する「バーズヘッド（鳥の頭）」部分を除去し、適宜
の技術によって構成体を平坦化させる。その１例とし
て、1985年９月10日にBurtonに対して発行される米国特
許第4,539,744号に記載されているものがある。
ーナー（Isoplanar）技術として知られている1972年３
月７日にPeltzerに発行された米国特許第3,648,125号に
記載されているものと極めて類似している。結果的に発
生する「バーズヘッド（鳥の頭）」部分を除去し、適宜
の技術によって構成体を平坦化させる。その１例とし
て、1985年９月10日にBurtonに対して発行される米国特
許第4,539,744号に記載されているものがある。
NPNトランジスタのシンク及びPNPトランジスタの接地
は、次の処理シーケンスにおいて形成され、その結果得
られる構成を第５図に示してある。ホトレジストを第４
図に示した構成体の表面に付与し且つ第４マスキングス
テップにおいてパターン形成して、シンク領域40及びPN
P接地領域42を露出させる。燐等の適宜のＮ型ドーパン
トを、150keVのエネルギで１×1016イオン／cm2のドー
ズでイオン注入し、且つウエハを、例えば、窒素雰囲気
中において30分間1,000℃の温度でアニールする。
は、次の処理シーケンスにおいて形成され、その結果得
られる構成を第５図に示してある。ホトレジストを第４
図に示した構成体の表面に付与し且つ第４マスキングス
テップにおいてパターン形成して、シンク領域40及びPN
P接地領域42を露出させる。燐等の適宜のＮ型ドーパン
トを、150keVのエネルギで１×1016イオン／cm2のドー
ズでイオン注入し、且つウエハを、例えば、窒素雰囲気
中において30分間1,000℃の温度でアニールする。
NPNトランジスタのベースは次の処理シーケンスにおい
て形成し、又PNPトランジスタのシンクもこの時点に完
成される。ホトレジスト層（不図示）を付着し且つ第５
マスキングステップにおいて適宜パターン形成して、NP
Nトランジスタの領域44（第５図）内にボロン等の適宜
のＰ型ドーパントをイオン注入してベースを形成し、且
つPNPトランジスタのシンク領域46（第５図）内にイオ
ン注入する。ボロンは、エネルギが最大で約100keVで５
×1012乃至５×1013イオン／cm2のドーズで、イオン注
入し、且つウエハを、例えば、窒素雰囲気中において30
分間1,000℃の温度でアニールする。1,000乃至4,000Å
の間のNPNベース幅が好適である。
て形成し、又PNPトランジスタのシンクもこの時点に完
成される。ホトレジスト層（不図示）を付着し且つ第５
マスキングステップにおいて適宜パターン形成して、NP
Nトランジスタの領域44（第５図）内にボロン等の適宜
のＰ型ドーパントをイオン注入してベースを形成し、且
つPNPトランジスタのシンク領域46（第５図）内にイオ
ン注入する。ボロンは、エネルギが最大で約100keVで５
×1012乃至５×1013イオン／cm2のドーズで、イオン注
入し、且つウエハを、例えば、窒素雰囲気中において30
分間1,000℃の温度でアニールする。1,000乃至4,000Å
の間のNPNベース幅が好適である。
PNPトランジスタのベースは次の処理シーケンスにおい
て形成する。ホトレジスト層（不図示）を付着し且つ第
６マスキングステップにおいて適宜パターン形成して、
PNPトランジスタの領域48（第５図）内へ砒素等の適宜
のＮ型ドーパントのイオン注入を行なって、ベースを形
成する。砒素は、150keVのエネルギで５×1013イオン／
cm2のドーズでイオン注入し、且つウエハを、例えば、
窒素雰囲気中において、15分間950℃においてアニール
する。1,000乃至2,000ÅのPNPベース幅が好適である。
て形成する。ホトレジスト層（不図示）を付着し且つ第
６マスキングステップにおいて適宜パターン形成して、
PNPトランジスタの領域48（第５図）内へ砒素等の適宜
のＮ型ドーパントのイオン注入を行なって、ベースを形
成する。砒素は、150keVのエネルギで５×1013イオン／
cm2のドーズでイオン注入し、且つウエハを、例えば、
窒素雰囲気中において、15分間950℃においてアニール
する。1,000乃至2,000ÅのPNPベース幅が好適である。
第５及び第６のマスキングステップから得られる構成を
第６図に示してある。
第６図に示してある。
第７乃至第10マスキングステップは、1986年９月２日に
Koh et al.に発行された米国特許第4,609,568号に記載
される方法に実質的に従って、ポリシリコン層のドーピ
ング及びパターン形成を行なって、相互配線及びエミッ
タを形成する。所望の厚さのポリシリコン層を、例え
ば、CVDによって付着させる。拡散又はイオン注入プロ
セスに関連して公知のホトリソグラフィ技術を使用し
て、選択した不純物の型を該ポリシリコン層の選択した
領域内に導入する。第７マスキングステップにおいて、
NPNトランジスタのエミッタ相互配線50、エミッタ52、
及びコレクタ相互配線54と、PNPトランジスタのベース
相互配線66及び外因的ベース68とを形成する為に、適宜
のＮ型イオン注入を行なう。この時点において、PNPト
ランジスタの接地相互配線69用のイオン注入も行なう。
第８マスキングステップにおいて、PNPトランジスタ用
のエミッタ相互配線60と、エミッタ62と、コレクタ相互
配線64、及びNPNトランジスタのベース相互配線56と外
因的ベース58を形成する為に適宜のＰ型イオン注入を行
なう。第９及び第10マスキングステップは、シリサイド
除去技術を実行して、抵抗及びダイオードを画定し且つ
ポリシリコン層をパターン形成する。結果的に得られる
ドープ領域のパターン及び配列は、形成すべき所望の能
動及び受動デバイスに従って選択される。前掲したKoh
et al.特許に記載されているシリサイド除去技術用のマ
スキングステップの順番は、所望により、逆にすること
が可能である。残存する窒化シリコンを剥離し且つ相互
配線上にシリサイドを形成する。この点に関する技術
は、例えば,Kohに対して1986年１月28日に発行された米
国特許第4,567,058号に記載されている。その結果得ら
れる構成を第７図に示してある。
Koh et al.に発行された米国特許第4,609,568号に記載
される方法に実質的に従って、ポリシリコン層のドーピ
ング及びパターン形成を行なって、相互配線及びエミッ
タを形成する。所望の厚さのポリシリコン層を、例え
ば、CVDによって付着させる。拡散又はイオン注入プロ
セスに関連して公知のホトリソグラフィ技術を使用し
て、選択した不純物の型を該ポリシリコン層の選択した
領域内に導入する。第７マスキングステップにおいて、
NPNトランジスタのエミッタ相互配線50、エミッタ52、
及びコレクタ相互配線54と、PNPトランジスタのベース
相互配線66及び外因的ベース68とを形成する為に、適宜
のＮ型イオン注入を行なう。この時点において、PNPト
ランジスタの接地相互配線69用のイオン注入も行なう。
第８マスキングステップにおいて、PNPトランジスタ用
のエミッタ相互配線60と、エミッタ62と、コレクタ相互
配線64、及びNPNトランジスタのベース相互配線56と外
因的ベース58を形成する為に適宜のＰ型イオン注入を行
なう。第９及び第10マスキングステップは、シリサイド
除去技術を実行して、抵抗及びダイオードを画定し且つ
ポリシリコン層をパターン形成する。結果的に得られる
ドープ領域のパターン及び配列は、形成すべき所望の能
動及び受動デバイスに従って選択される。前掲したKoh
et al.特許に記載されているシリサイド除去技術用のマ
スキングステップの順番は、所望により、逆にすること
が可能である。残存する窒化シリコンを剥離し且つ相互
配線上にシリサイドを形成する。この点に関する技術
は、例えば,Kohに対して1986年１月28日に発行された米
国特許第4,567,058号に記載されている。その結果得ら
れる構成を第７図に示してある。
本発明の特別のシリサイド除去技術に付いて詳細に説明
する。約1,000ÅのSi3N4を、ポリシリコン層の上側に存
在する薄い酸化物の上に付着させる。ウエハを30分間約
800℃又は900℃でアニールして、ドーパントをポリシリ
コン層内に分布させる。ホトレジスト層（不図示）を付
着し、且つ第９マスキングステップにおいて適宜パター
ン形成して、NPN及びPNPトランジスタ用の所望の相互配
線パターンに該ポリシリコン層を画定する。抵抗及びダ
イオードはマスクされたままである。窒化物、酸化物及
びポリシリコンを適宜のプラズマでエッチして、且つ残
存するホトレジストを酸素プラズマ中において剥離させ
る。別のホトレジスト層（不図示）を付着し且つ第10マ
スキングステップにおいて適宜パターン形成して、上述
した如く、抵抗及びダイオード上方の窒化物及び薄い酸
化物を除去することを許容する。残存するホトレジスト
を酸素プラズマエッチ中において剥離させる場合、窒化
物は、シリサイドを形成すべき区域においてのみ残存す
る。この時点でアニールを実施して、ポリシリコンのラ
イン50、54、56、60、64、66、69からドーパントを、下
側に存在するエピタキシャル領域内に拡散させ、その際
に、例えば、NPNトランジスタのエミッタ52及び外因的
ベース58、及びPNPトランジスタのエミッタ62及び外因
的ベース68を形成する。30分間950℃でのアニールが好
適である。本構成体を、例えば、適宜10乃至60分の間85
0℃乃至1,000℃の温度で熱酸化させることによって、全
てのポリシリコン及びエピタキシャルシリコン区域を酸
化物70でパッシベートし、一方、シリサイドはこれらの
区域から除去されるべきものである。
する。約1,000ÅのSi3N4を、ポリシリコン層の上側に存
在する薄い酸化物の上に付着させる。ウエハを30分間約
800℃又は900℃でアニールして、ドーパントをポリシリ
コン層内に分布させる。ホトレジスト層（不図示）を付
着し、且つ第９マスキングステップにおいて適宜パター
ン形成して、NPN及びPNPトランジスタ用の所望の相互配
線パターンに該ポリシリコン層を画定する。抵抗及びダ
イオードはマスクされたままである。窒化物、酸化物及
びポリシリコンを適宜のプラズマでエッチして、且つ残
存するホトレジストを酸素プラズマ中において剥離させ
る。別のホトレジスト層（不図示）を付着し且つ第10マ
スキングステップにおいて適宜パターン形成して、上述
した如く、抵抗及びダイオード上方の窒化物及び薄い酸
化物を除去することを許容する。残存するホトレジスト
を酸素プラズマエッチ中において剥離させる場合、窒化
物は、シリサイドを形成すべき区域においてのみ残存す
る。この時点でアニールを実施して、ポリシリコンのラ
イン50、54、56、60、64、66、69からドーパントを、下
側に存在するエピタキシャル領域内に拡散させ、その際
に、例えば、NPNトランジスタのエミッタ52及び外因的
ベース58、及びPNPトランジスタのエミッタ62及び外因
的ベース68を形成する。30分間950℃でのアニールが好
適である。本構成体を、例えば、適宜10乃至60分の間85
0℃乃至1,000℃の温度で熱酸化させることによって、全
てのポリシリコン及びエピタキシャルシリコン区域を酸
化物70でパッシベートし、一方、シリサイドはこれらの
区域から除去されるべきものである。
１変形例においては、NPN及びPNPトランジスタ用の外因
的ベースは、1986年２月28日に発明者Voraとして出願さ
れた本願出願人に譲渡されている米国特許出願第834,92
6号に記載されている技術に実質的に従って、延長され
る。この変形例では、著しく低いベース抵抗が得られ、
従ってトランジスタの性能が改善される。特に、ポリシ
リコン画定マスキングステップ９は、NPN及びPNPトラン
ジスタ用に別々のポリシリコン画定マスクを使用する２
つのマスキングステップ9A及び9Bによって、置換され
る。上述した如く、窒化シリコンを、ポリシリコン層の
上側に存在する薄い酸化物の上に付着し、且つアニール
する。ホトレジスト層（不図示）を付着し、且つマスキ
ングステップ9Aにおいて適宜パターン形成して、NPNト
ランジスタ用の相互配線パターンを画定する。窒化物及
び酸化物、次いでポリシリコンを上述した如くにエッチ
ングし、NPNエミッタ相互配線50の周りの領域44の部分
を露出させる。エネルギ40keVで４×1014イオン／cm2で
のBF2のイオン注入が好適である。残存するホトレジス
トを酸素プラズマ中において剥離する。別のホトレジス
ト層（不図示）を付着し且つマスキングステップ9Bにお
いて適宜パターン形成して、PNPトランジスタ用の相互
配線パターンを画定する。NPNトランジスタ、ダイオー
ド、及び抵抗はマスクされたままである。窒化物及び酸
化物、次いでポリシリコンを上述した如くにエッチング
し、それにより、PNPエミッタ相互配線60の周りの領域4
8の部分が露出される。外因的PNPベースイオン注入は、
燐等のＮ型不純物を使用して行なわれ、その場合に、40
−80keVのエネルギで１×1014乃至５×1014イオン／cm2
のドーズとすることが好適である。残存するホトレジス
トは酸素プラズマ中において剥離し、且つマスキングス
テップ10に関して上述した処理が接続する。その結果得
られる構成は第８図の関連する部分に示してある。
的ベースは、1986年２月28日に発明者Voraとして出願さ
れた本願出願人に譲渡されている米国特許出願第834,92
6号に記載されている技術に実質的に従って、延長され
る。この変形例では、著しく低いベース抵抗が得られ、
従ってトランジスタの性能が改善される。特に、ポリシ
リコン画定マスキングステップ９は、NPN及びPNPトラン
ジスタ用に別々のポリシリコン画定マスクを使用する２
つのマスキングステップ9A及び9Bによって、置換され
る。上述した如く、窒化シリコンを、ポリシリコン層の
上側に存在する薄い酸化物の上に付着し、且つアニール
する。ホトレジスト層（不図示）を付着し、且つマスキ
ングステップ9Aにおいて適宜パターン形成して、NPNト
ランジスタ用の相互配線パターンを画定する。窒化物及
び酸化物、次いでポリシリコンを上述した如くにエッチ
ングし、NPNエミッタ相互配線50の周りの領域44の部分
を露出させる。エネルギ40keVで４×1014イオン／cm2で
のBF2のイオン注入が好適である。残存するホトレジス
トを酸素プラズマ中において剥離する。別のホトレジス
ト層（不図示）を付着し且つマスキングステップ9Bにお
いて適宜パターン形成して、PNPトランジスタ用の相互
配線パターンを画定する。NPNトランジスタ、ダイオー
ド、及び抵抗はマスクされたままである。窒化物及び酸
化物、次いでポリシリコンを上述した如くにエッチング
し、それにより、PNPエミッタ相互配線60の周りの領域4
8の部分が露出される。外因的PNPベースイオン注入は、
燐等のＮ型不純物を使用して行なわれ、その場合に、40
−80keVのエネルギで１×1014乃至５×1014イオン／cm2
のドーズとすることが好適である。残存するホトレジス
トは酸素プラズマ中において剥離し、且つマスキングス
テップ10に関して上述した処理が接続する。その結果得
られる構成は第８図の関連する部分に示してある。
以上、本発明の具体的実施例の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、特
定の物質、ドーズ、温度、厚さ、及び期間を記載した
が、これらは本発明を十分に理解することを可能とする
為になされたものであって、何等限定的意図をもってな
されたものではない。更に、本発明のトランジスタの性
能は、付加的な構造的特徴又は別のドーピング分布を与
えることによって改善させることが可能であり、それ
は、ある場合には、本プロセス即ち方法に１つ又はそれ
以上の付加的なマスキングステップを付加することによ
って本プロセスを複雑化させる。このことの１例として
は、Voraの米国特許出願第834,926号に関連して上述し
たNPN及びPNPトランジスタの外因的ベースの延長に関す
るものであり、それは単に１つの付加的なマスキングス
テップを必要とする過ぎない。更に、Vora et al.が発
明者である米国特許出願第817,231号に記載される如き
その他の相互配線技術を本発明において使用することも
可能である。
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、特
定の物質、ドーズ、温度、厚さ、及び期間を記載した
が、これらは本発明を十分に理解することを可能とする
為になされたものであって、何等限定的意図をもってな
されたものではない。更に、本発明のトランジスタの性
能は、付加的な構造的特徴又は別のドーピング分布を与
えることによって改善させることが可能であり、それ
は、ある場合には、本プロセス即ち方法に１つ又はそれ
以上の付加的なマスキングステップを付加することによ
って本プロセスを複雑化させる。このことの１例として
は、Voraの米国特許出願第834,926号に関連して上述し
たNPN及びPNPトランジスタの外因的ベースの延長に関す
るものであり、それは単に１つの付加的なマスキングス
テップを必要とする過ぎない。更に、Vora et al.が発
明者である米国特許出願第817,231号に記載される如き
その他の相互配線技術を本発明において使用することも
可能である。
尚、本発明は、実施上、以下の構成の１つ又はそれ以上
を取りえるものである。
を取りえるものである。
（１）第１導電型の半導体基板上に相補型垂直バイポー
ラトランジスタを製造する方法において、前記基板上に
反対導電型の第１エピタキシャル層を形成し、前記第１
エピタキシャル層の第１領域内に前記第１導電型の高速
拡散ドーパントを導入してウエルを形成すると共に反対
導電型の低速拡散ドーパントを導入して埋込層を形成
し、前記第１エピタキシャル層の第２領域内に第１導電
型のドーパントを導入して埋込層を形成し、前記第１エ
ピタキシャル層上に第２エピタキシャル層を形成し、前
記第１領域及び第２領域の上方で前記第２エピタキシャ
ル層内に夫々のシリコン島状部を形成し、前記第１領域
上方で前記エピタキシャルシリコン島状部内に第１導電
型のポリシリコンエミッタトランジスタを形成し、前記
第２領域上方で前記分離島状部内に第２導電型のポリシ
リコンエミッタトランジスタを形成する上記各ステップ
を有しており、前記第２導電型のトランジスタは前記第
１導電型のトランジスタと相補的であることを特徴とす
る方法。
ラトランジスタを製造する方法において、前記基板上に
反対導電型の第１エピタキシャル層を形成し、前記第１
エピタキシャル層の第１領域内に前記第１導電型の高速
拡散ドーパントを導入してウエルを形成すると共に反対
導電型の低速拡散ドーパントを導入して埋込層を形成
し、前記第１エピタキシャル層の第２領域内に第１導電
型のドーパントを導入して埋込層を形成し、前記第１エ
ピタキシャル層上に第２エピタキシャル層を形成し、前
記第１領域及び第２領域の上方で前記第２エピタキシャ
ル層内に夫々のシリコン島状部を形成し、前記第１領域
上方で前記エピタキシャルシリコン島状部内に第１導電
型のポリシリコンエミッタトランジスタを形成し、前記
第２領域上方で前記分離島状部内に第２導電型のポリシ
リコンエミッタトランジスタを形成する上記各ステップ
を有しており、前記第２導電型のトランジスタは前記第
１導電型のトランジスタと相補的であることを特徴とす
る方法。
（２）上記第（１）項において、前記基板をドープして
低固有抵抗を得るステップを有することを特徴とする方
法。
低固有抵抗を得るステップを有することを特徴とする方
法。
（３）上記第（２）項において、前記高速拡散ドーパン
トはアルミニウムであり、更に、前記基板と電気的に一
体化されており且つ２×1015原子／cm3の実質的に一様
なアルミニウム濃度を持ったＰウエルを形成するステッ
プを有することを特徴とする方法。
トはアルミニウムであり、更に、前記基板と電気的に一
体化されており且つ２×1015原子／cm3の実質的に一様
なアルミニウム濃度を持ったＰウエルを形成するステッ
プを有することを特徴とする方法。
（４）上記第（３）項において、前記基板をドーピング
して0.001Ω・cmの固有抵抗を得るステップを有するこ
とを特徴とする方法。
して0.001Ω・cmの固有抵抗を得るステップを有するこ
とを特徴とする方法。
（５）上記第（１）項において、前記第１導電型はＰ型
であり、前記反対導電型はＮ型であり、前記第１トラン
ジスタタイプはNPNであり、且つ前記第２トランジスタ
タイプはPNPであることを特徴とする方法。
であり、前記反対導電型はＮ型であり、前記第１トラン
ジスタタイプはNPNであり、且つ前記第２トランジスタ
タイプはPNPであることを特徴とする方法。
（６）第１導電型の半導体基板上に相補型垂直バイポー
ラトランジスタを製造する方法において、前記基板上の
エピタキシャルシリコン層内の第１導電型のウエルであ
って前記基板と電気的に一体かされているウエル内にお
いて反対導電型の埋込層が下側に存在する第１エピタキ
シャル島状部を形成し、前記第１エピタキシャルシリコ
ン島状部内に第１導電型のポリシリコンエミッタトラン
ジスタを形成し、反対導電型の前記エピタキシャルシリ
コン層の領域内に第１導電型の埋込層が下側に存在する
第２エピタキシャルシリコン島状部を形成し、前記第２
分離島状部内に第２導電型のポリシリコンエミッタトラ
ンジスタを形成する上記各ステップを有しており、前記
第２導電型のトランジスタは前記第１導電型のトランジ
スタと相補的であることを特徴とする方法。
ラトランジスタを製造する方法において、前記基板上の
エピタキシャルシリコン層内の第１導電型のウエルであ
って前記基板と電気的に一体かされているウエル内にお
いて反対導電型の埋込層が下側に存在する第１エピタキ
シャル島状部を形成し、前記第１エピタキシャルシリコ
ン島状部内に第１導電型のポリシリコンエミッタトラン
ジスタを形成し、反対導電型の前記エピタキシャルシリ
コン層の領域内に第１導電型の埋込層が下側に存在する
第２エピタキシャルシリコン島状部を形成し、前記第２
分離島状部内に第２導電型のポリシリコンエミッタトラ
ンジスタを形成する上記各ステップを有しており、前記
第２導電型のトランジスタは前記第１導電型のトランジ
スタと相補的であることを特徴とする方法。
（７）上記第（６）項において、前記基板は低固有抵抗
であることを特徴とする方法。
であることを特徴とする方法。
（８）上記第（７）項において、前記ウエルは、２×10
15原子／cm3の実質的に一様なアルミニウム濃度を持っ
たＰウエルであることを特徴とする方法。
15原子／cm3の実質的に一様なアルミニウム濃度を持っ
たＰウエルであることを特徴とする方法。
（９）上記第（８）項において、前記基板の固有抵抗は
0.001Ω・cmであることを特徴とする方法。
0.001Ω・cmであることを特徴とする方法。
（10）上記第（６）項において、前記第１導電型はＰ型
であり、前記反対導電型はＮ型であり、前記第１トラン
ジスタタイプはNPNであり、前記第２トランジスタタイ
プはPNPであることを特徴とする方法。
であり、前記反対導電型はＮ型であり、前記第１トラン
ジスタタイプはNPNであり、前記第２トランジスタタイ
プはPNPであることを特徴とする方法。
（11）相補的垂直バイポーラトランジスタ構成体におい
て、第１導電型の基板、前記基板上の第１エピタキシャ
ル層であってその第１領域が第１導電型であり且つ前記
基板と電気的に一体化されており且つその第２領域は反
対導電型である第１エピタキシャル層、前記第１エピタ
キシャル層の前記第１領域上方で第２エピタキシャル層
内に画定された第１エピタキシャルシリコン島状部であ
ってその下側には反対導電型の第１埋込層が存在してお
り且つ反対導電型の第１ポリシリコンエミッタ及び前記
第１エミッタと前記第１埋込層との間に延在する第１導
電型のベース領域を持っている第１エピタキシャルシリ
コン島状部、及び前記第１エピタキシャルの前記第２領
域上方で前記第２エピタキシャル層内に画定されている
第２エピタキシャルシリコン島状部であって前記第１導
電型の第２埋込層が下側に存在しており且つ第１導電型
の第２ポリシリコンエミッタ及び前記第２エミッタと前
記第２埋込層との間に延在する反対導電型のベース領域
を持った第２エピタキシャルシリコン島状部、を有する
ことを特徴とする相補的垂直バイポーラトランジスタ構
成体。
て、第１導電型の基板、前記基板上の第１エピタキシャ
ル層であってその第１領域が第１導電型であり且つ前記
基板と電気的に一体化されており且つその第２領域は反
対導電型である第１エピタキシャル層、前記第１エピタ
キシャル層の前記第１領域上方で第２エピタキシャル層
内に画定された第１エピタキシャルシリコン島状部であ
ってその下側には反対導電型の第１埋込層が存在してお
り且つ反対導電型の第１ポリシリコンエミッタ及び前記
第１エミッタと前記第１埋込層との間に延在する第１導
電型のベース領域を持っている第１エピタキシャルシリ
コン島状部、及び前記第１エピタキシャルの前記第２領
域上方で前記第２エピタキシャル層内に画定されている
第２エピタキシャルシリコン島状部であって前記第１導
電型の第２埋込層が下側に存在しており且つ第１導電型
の第２ポリシリコンエミッタ及び前記第２エミッタと前
記第２埋込層との間に延在する反対導電型のベース領域
を持った第２エピタキシャルシリコン島状部、を有する
ことを特徴とする相補的垂直バイポーラトランジスタ構
成体。
（12）上記第（11）項において、前記基板は高導電性で
あることを特徴とする構成体。
あることを特徴とする構成体。
（13）上記第（11）項において、前記第１エピタキシャ
ル領域はＰウエルであることを特徴とする構成体。
ル領域はＰウエルであることを特徴とする構成体。
（14）上記第（13）項において、前記Ｐウエルは２×10
15原子／cm3のアルミニウム濃度を持っており、且つ前
記基板は0.001Ω・cmの固有抵抗を持っていることを特
徴とする構成体。
15原子／cm3のアルミニウム濃度を持っており、且つ前
記基板は0.001Ω・cmの固有抵抗を持っていることを特
徴とする構成体。
（15）上記第（11）項において、前記第１導電型はＰ型
であり、且つ前記反対導電型はＮ型であることを特徴と
する構成体。
であり、且つ前記反対導電型はＮ型であることを特徴と
する構成体。
（16）相補的垂直バイポーラトランジスタ構成体におい
て、第１導電型の基板、前記基板と電気的に一体化され
且つその上に形成された第１導電型のエピタキシャル領
域に渡って画定された第１エピタキシャルシリコン島状
部であってその下側は反対導電型の第１埋込層が存在し
ており且つ反対導電型のポリシリコンエミッタ及び前記
第１エミッタと前記第２埋込層との間に延在する第１導
電型のベース領域を持った第１エピタキシャルシリコン
島状部、前記基板上に形成した反対導電型のエピタキシ
ャル領域に渡って画定された第２エピタキシャルシリコ
ン島状部であって前記第１導電型の第２埋込層がその下
側に存在しており且つ第１導電型の第２ポリシリコンエ
ミッタ及び前記第２エミッタと前記第２埋込層との間に
延在する反対導電型のベース領域を持った第２エピタキ
シャルシリコン島状部、を有することを特徴とする相補
的垂直バイポーラトランジスタ構成体。
て、第１導電型の基板、前記基板と電気的に一体化され
且つその上に形成された第１導電型のエピタキシャル領
域に渡って画定された第１エピタキシャルシリコン島状
部であってその下側は反対導電型の第１埋込層が存在し
ており且つ反対導電型のポリシリコンエミッタ及び前記
第１エミッタと前記第２埋込層との間に延在する第１導
電型のベース領域を持った第１エピタキシャルシリコン
島状部、前記基板上に形成した反対導電型のエピタキシ
ャル領域に渡って画定された第２エピタキシャルシリコ
ン島状部であって前記第１導電型の第２埋込層がその下
側に存在しており且つ第１導電型の第２ポリシリコンエ
ミッタ及び前記第２エミッタと前記第２埋込層との間に
延在する反対導電型のベース領域を持った第２エピタキ
シャルシリコン島状部、を有することを特徴とする相補
的垂直バイポーラトランジスタ構成体。
（17）上記第（16）項において、前記基板は高導電性で
あることを特徴とする構成体。
あることを特徴とする構成体。
（18）上記第（16）項において、第１導電型の前記エピ
タキシャル領域はＰウエルであることを特徴とする構成
体。
タキシャル領域はＰウエルであることを特徴とする構成
体。
（19）上記第（18）項において、前記Ｐウエルは２×10
15原子／cm3のアルミニウム濃度を持っており且つ前記
基板は0.001Ω・cmの固有抵抗を持っていることを特徴
とする構成体。
15原子／cm3のアルミニウム濃度を持っており且つ前記
基板は0.001Ω・cmの固有抵抗を持っていることを特徴
とする構成体。
（20）上記第（16）項において、前記第１導電型はＰ型
であり、且つ前記反対導電型はＮ型であることを特徴と
する構成体。
であり、且つ前記反対導電型はＮ型であることを特徴と
する構成体。
第１図は基板上にドープしたエピタキシャル層及び酸化
物層が形成され且つ該酸化物層がNPNトランジスタの埋
込層及びＰ−タブ用に画定されている集積回路構成体の
概略断面図、第２図はNPNトランジスタ用にチャンネル
ストッパを及びPNPトランジスタ用に埋込層用に該酸化
物層を更に画定した後の状態を示した概略断面図、第３
図は分離島状部を画定した後の状態を示した概略断面
図、第４図はフィールド酸化物の形成をした後の状態を
示した概略断面図、第５図はNPNトランジスタ用のシン
ク及びPNPトランジスタ用の接地を形成した後の状態を
示した概略断面図、第６図はNPNトランジスタ用のベー
ス及びPNPトランジスタ用のシンクとベースを形成した
後の状態を示した概略断面図、第７図はポリ画定及びシ
リサイド形成を行なった後の状態を示した概略断面図、
第８図は別法によりポリ画定及びシリサイド形成処理シ
ーケンスを実施した後の状態を示した概略断面図、であ
る。 （符号の説明） 10:シリコン基板 12:エピタキシャル層 14:熱二酸化シリコン層 16:エピタキシャル領域 18:P−ウエル 38:フィールド酸化物 40:シンク領域 42:PNP接地領域 46:シンク領域 50:エミッタ相互配線 52:エミッタ 54:コレクタ相互配線 66:ベース相互配線 68:外因的ベース 69:接地相互配線
物層が形成され且つ該酸化物層がNPNトランジスタの埋
込層及びＰ−タブ用に画定されている集積回路構成体の
概略断面図、第２図はNPNトランジスタ用にチャンネル
ストッパを及びPNPトランジスタ用に埋込層用に該酸化
物層を更に画定した後の状態を示した概略断面図、第３
図は分離島状部を画定した後の状態を示した概略断面
図、第４図はフィールド酸化物の形成をした後の状態を
示した概略断面図、第５図はNPNトランジスタ用のシン
ク及びPNPトランジスタ用の接地を形成した後の状態を
示した概略断面図、第６図はNPNトランジスタ用のベー
ス及びPNPトランジスタ用のシンクとベースを形成した
後の状態を示した概略断面図、第７図はポリ画定及びシ
リサイド形成を行なった後の状態を示した概略断面図、
第８図は別法によりポリ画定及びシリサイド形成処理シ
ーケンスを実施した後の状態を示した概略断面図、であ
る。 （符号の説明） 10:シリコン基板 12:エピタキシャル層 14:熱二酸化シリコン層 16:エピタキシャル領域 18:P−ウエル 38:フィールド酸化物 40:シンク領域 42:PNP接地領域 46:シンク領域 50:エミッタ相互配線 52:エミッタ 54:コレクタ相互配線 66:ベース相互配線 68:外因的ベース 69:接地相互配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (4)
- 【請求項１】相補的垂直バイポーラトランジスタにおい
て、第１導電型の基板、前記基板上の第１エピタキシャ
ル層であってその第１領域が第１導電型であり且つ前記
基板と電気的に一体化されており且つその第２領域は第
２導電型である第１エピタキシャル層、前記第１エピタ
キシャル層の前記第１領域上方で第２エピタキシャル層
内に画定された第１エピタキシャルシリコン島状部であ
ってその下側には第２導電型の第１埋込層が存在してお
り且つ第２導電型の第１ポリシリコンエミッタ及び前記
第１ポリシリコンエミッタと前記第１埋込層との間に延
在する第１導電型のベース領域を持っている第１エピタ
キシャルシリコン島状部、及び前記第１エピタキシャル
層の前記第２領域上方で前記第２エピタキシャル層内に
画定されている第２エピタキシャルシリコン島状部であ
って前記第１導電型の第２埋込層が下側に存在しており
且つ第１導電型の第２ポリシリコンエミッタ及び前記第
２ポリシリコンエミッタと前記第２埋込層との間に延在
する第２導電型のベース領域を持った第２エピタキシャ
ルシリコン島状部、を有することを特徴とする相補的垂
直バイポーラトランジスタ。 - 【請求項２】相補的垂直バイポーラトランジスタにおい
て、第１導電型の基板、前記基板と電気的に一体化され
且つその上に形成された第１導電型のエピタキシャル領
域の上に画定された第１エピタキシャルシリコン島状部
であってその下側は第２導電型の第１埋込層が存在して
おり且つ第２導電型の第１ポリシリコンエミッタ及び前
記第１ポリシリコンエミッタと前記第１埋込層との間に
延在する第１導電型のベース領域を持った第１エピタキ
シャルシリコン島状部、前記基板上に形成した第２導電
型のエピタキシャル領域の上に画定された第２エピタキ
シャルシリコン島状部であって第１導電型の第２埋込層
がその下側に存在しており且つ第１導電型の第２ポリシ
リコンエミッタ及び前記第２ポリシリコンエミッタと前
記第２埋込層との間に延在する第２導電型のベース領域
を持った第２エピタキシャルシリコン島状部、を有する
ことを特徴とする相補的垂直バイポーラトランジスタ。 - 【請求項３】第１導電型の半導体基板上に相補的垂直バ
イポーラトランジスタを製造する方法において、前記基
板上に第２導電型の第１エピタキシャル層を形成し、前
記第１エピタキシャル層の第１領域内に前記第１導電型
の高速拡散ドーパントを導入してウエルを形成すると共
に第２導電型の低速拡散ドーパントを導入して第１埋込
層を形成し、前記第１エピタキシャル層の第２領域内に
第１導電型のドーパントを導入して第２埋込層を形成
し、前記第１エピタキシャル層上に第２エピタキシャル
層を形成し、前記第１領域及び第２領域の上方で前記第
２エピタキシャル層内に夫々分離されたシリコン島状部
を形成し、前記第１領域上方のシリコン島状部内に第１
導電型のポリシリコンエミッタトランジスタを形成し、
前記第２領域上方のシリコン島状部内に第２導電型のポ
リシリコンエミッタトランジスタを形成する、上記各ス
テップを有しており、前記第２導電型のポリシリコンエ
ミッタトランジスタは前記第１導電型のポリシリコンエ
ミッタトランジスタと相補的であることを特徴とする相
補的垂直バイポーラトランジスタの製造方法。 - 【請求項４】第１導電型の半導体基板上に相補的垂直バ
イポーラトランジスタを製造する方法において、前記基
板上のエピタキシャルシリコン層内の第１導電型のウエ
ルであって前記基板と電気的に一体化されているウエル
内に存在する第２導電型の埋込層の上に第１エピタキシ
ャル島状部を形成し、前記第１エピタキシャルシリコン
島状部内に第１導電型のポリシリコンエミッタトランジ
スタを形成し、前記エピタキシャルシリコン層の第２導
電型の領域内に存在する第１導電型の埋込層の上に第２
エピタキシャルシリコン島状部を形成し、前記第２エピ
タキシャルシリコン島状部内に第２導電型のポリシリコ
ンエミッタトランジスタを形成する、上記各ステップを
有しており、前記第２導電型のポリシリコンエミッタト
ランジスタは前記第１導電型のポリシリコンエミッタト
ランジスタと相補的であることを特徴とする相補的垂直
バイポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7962687A | 1987-07-29 | 1987-07-29 | |
| US79,626 | 1987-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01164067A JPH01164067A (ja) | 1989-06-28 |
| JPH0715912B2 true JPH0715912B2 (ja) | 1995-02-22 |
Family
ID=22151746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188501A Expired - Fee Related JPH0715912B2 (ja) | 1987-07-29 | 1988-07-29 | 相補的垂直バイポーラトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0301468B1 (ja) |
| JP (1) | JPH0715912B2 (ja) |
| CA (1) | CA1290466C (ja) |
| DE (1) | DE3883459T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4000351A1 (de) * | 1990-01-08 | 1991-07-18 | Siemens Ag | Herstellverfahren fuer eine integrierte schaltungsanordnung mit zwei zueinander komplementaeren bipolartransistoren mit selbstjustiertem emitter-basis-komplex |
| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| US5175607A (en) * | 1990-04-26 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| GB2243486B (en) * | 1990-04-26 | 1994-08-03 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
| JP2825169B2 (ja) * | 1990-09-17 | 1998-11-18 | キヤノン株式会社 | 半導体装置 |
| JP3748744B2 (ja) | 1999-10-18 | 2006-02-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| RU2244985C1 (ru) * | 2003-05-22 | 2005-01-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем |
| RU2279733C2 (ru) * | 2003-05-22 | 2006-07-10 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Структура биполярного транзистора с эмиттером субмикронных размеров и способ ее изготовления |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909318A (en) * | 1971-04-14 | 1975-09-30 | Philips Corp | Method of forming complementary devices utilizing outdiffusion and selective oxidation |
| US4005453A (en) * | 1971-04-14 | 1977-01-25 | U.S. Philips Corporation | Semiconductor device with isolated circuit elements and method of making |
| US4038680A (en) * | 1972-12-29 | 1977-07-26 | Sony Corporation | Semiconductor integrated circuit device |
| JPS5914897B2 (ja) * | 1975-02-08 | 1984-04-06 | ソニー株式会社 | 半導体装置 |
| US4159915A (en) * | 1977-10-25 | 1979-07-03 | International Business Machines Corporation | Method for fabrication vertical NPN and PNP structures utilizing ion-implantation |
| JPS6185863A (ja) * | 1984-10-03 | 1986-05-01 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-07-26 DE DE88112002T patent/DE3883459T2/de not_active Expired - Fee Related
- 1988-07-26 EP EP88112002A patent/EP0301468B1/en not_active Expired - Lifetime
- 1988-07-28 CA CA000573273A patent/CA1290466C/en not_active Expired - Fee Related
- 1988-07-29 JP JP63188501A patent/JPH0715912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1290466C (en) | 1991-10-08 |
| DE3883459T2 (de) | 1994-03-17 |
| EP0301468B1 (en) | 1993-08-25 |
| JPH01164067A (ja) | 1989-06-28 |
| EP0301468A3 (en) | 1989-10-04 |
| EP0301468A2 (en) | 1989-02-01 |
| DE3883459D1 (de) | 1993-09-30 |
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