JPS6340972A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータシステムにおいてプロセッサ等が
利用するメモリの制御方式に関し、特に、メモリに対し
データの読み出し及び書き込みを行う場合、データのビ
ット全回転させて複数方向のメモリアクセス金可能とす
るメモリ制御方式に関する。

（従来の技術） 従来、プロセッサ等がメモリに対しデータの読み出し及
び書き込みｔ行う場合、メモリ・データ・バスのｎビッ
ト幅で１次元方向しかアクセスできない。

メモリには、プログラムや数値データ等の様々なデータ
が格納されるが、文字パターンのような２次元全処理す
る時に、従来のアクセス方向とは異なる次元方向のデー
タを処理する必要が生じる場合がある。

例えば第７図に示すように、メモリ５０に格納された１
文字ｎＸｎビットの文字列全回転して読み出し、■、■
、■（各ｎビット）の順序で出力装置６Ｑに転送する処
理を考える。この処理を行う従来の方法としては、プロ
グラム制御による方法とデータ変換用バッファメモリを
メモリに付加して・〜−ド的に行う方法とがある。まず
、プロセッサのプログラム制御にて処理するにはｎＸｎ
ピントのデータを読み出し、ローテート及びビット演算
を行ってｎビットの出力データを作成する。このように
プログラム制御では、演算処理等に時間を要するため通
常次のようなデータ変換用バッファメモＩＪ　２付加す
る場合が多い。このバックアメモリの機能は、メモリか
らｎｘｎビットのデータを読み出して一端バソファメモ
リに格納した後、バッファアドレス及びデータ・バスを
制御しながら第７図の■のようなｎビットのデータ全出
力する。

このようなバッファメモリを装備することにより。

プログラムによるビット演算等の処理ヲ省いている０ （発明が解決しようとする問題点） しかしながら、前者のプログラム制御による方法では上
記演算処理等に時間がかかり、また後者のデータ変換用
バッファメモＩＪ　ｋ付加する方法でもｎビットのデー
タを出力するためにｎ回のメモリ読み出しが必要となる
ので、やはり高速化できないという問題点がある。

本発明は、メモリの通常のアクセス方向に加えて新たな
アクセス方向をメモリアクセス全可能とし、メモリ内の
データを高速処理すること全目的とする。

（問題点を解決するための手段） 本発明は、ｎ個のＡＸＩビット構成（Ａはアドレス容量
）全持ち、かつ所定のビット配列を持つ記憶素子と、該
記憶素子のアドレス線のうちのｄ本（ただし、２”　＝
ｎ　）　ｆｆｉ入力し、アドレスの変換／無変換の指定
に応じてアドレス変換を行うアドレス変換回路と、デー
タ線と前記記憶素子との間に設けられ、前記記憶素子の
アドレス線のうちの１本のアドレスに応じて決定される
所定量だけ、入力するデータのビット位置全所定方向に
回転させて出力するローテート回路と会商する。

そして、前記記憶素子へデータを書き込む場合は、前記
アドレス変換回路にアドレスの無変換指定を行い、前記
記憶素子からデータを読み出す場合は、前記アドレス変
換回路にアドレスの無変換指定又は変換指定を行う。

（作用） ｎ個の記憶素子はそれぞれ所定のピット配列を持ってい
る。例えばｎ＝２の場合、表への論理メモリ空間に対し
、表Ｂのピント配列を持つ。ただし、表中の数字はデー
タの番号を持つ。

表Ａ　　　　表Ｂ 表への論理メモリ空間を列方向にアクセスしてデータを
読み出せば下位ビットから順に２ビツトずつ“１“　、
“０°゛及び“３゛、°“２“とデータが読み出され５
行方向にアクセスすれば下位ビットから順に“２“　、
００″及びパ３“、“１“と読み出される。このような
論理メモリ空間に対する行方向及び列方向のアクセスを
２本発明では表Ｂのようにデータを配列して実行する。

いま１表Ｂの右側の列を記憶素子Ｍ１とし、左側の列全
記憶素子Ｍ２とする。また、アドレスは列方向に順にＯ
番地、１番地とする。ｎ＝＝２の場合アドレス線のうち
の１本（これＴｈＡＯとする）はアドレス変換回路に与
えられる。

いま、アドレス無変換時の場合のデータの読み出しを考
える。はじめに、ＡＯが０番地のとき、アドレス変換回
路はアドレス変換をすることなく０番地をＭｌ、Ｍ２に
与える。従って、Ｍ１１Ｍ２からはそれぞれ“１“、“
０“が読み出され、ローテート回路に与えられる。ＡＯ
が０番地のとき、ローテート回路はデータをローテート
しない。従って、データ線上には下位ビットから順に“
′１″。

“０“が出力される。次に、ＡＯが１番地になったとき
、この番地がそのままＭｌ　、Ｍ２に与えられ、それぞ
れ“２″　Ｍ３１Ｊが読み出されてローテート回路シて
与えられる。ＡＯが１番地のとき、ローテート回路は下
位ビット方向に１ビツトだけブータラローデートして出
力する。従って２″。

”３“は３“、“２“とローテートされてデータ線上に
出力される。このようにして、表Ａの論理メモリ空間？
列方向にアクセスしてデータを読み出した場合と同一の
データがデータ線上に得られる。

これに対し、アドレス変換時の場合のデータの読み出し
を考えるっ−ＡＯが０番地のとき、アドレス変換回路は
Ｍｌにはそのま″４０番地を与えるが。

Ｍｌに対してはアドレス変換して１番地を与える。

従って、Ｍｌ、Ｍｌからはそれぞれ“２″、−１０″が
読み出され、ローテート回路に与えられる。

ＡＯが０番地のとき、ローテート回路はデータ全ローテ
ートしない。従って、データ線には下位ビットから順に
２“、“０“が出力される。次に、ＡＯが１番地になっ
たとき、アドレス変換回路はＭｌにはそのまま１番地を
与えるが、Ｍｌにはアドレス変換してＯ番地？与える。

従って、Ｍｌ。

Ｍｌからはそれぞれ“１″、′３”が読み出されローテ
ート回路に与えられろ。ローテート回路はＡＯが１番地
のとき、データ全上位ビット方向に１ビツトだけローテ
ートして出力する。従って、データ線上には下位ビット
から順に３゛°、”１″。

が出力される。このようにして１表Ａの論理メモリ空間
全行方向にアクセスしてデータを読み出した場合と同一
のデータがデータ線上に得られる。

一方、データの書き込みはアドレス変換することなく、
常に表Ｂのようにデータが配列されるよう行われる。間
、この場合、ローテート回路は下位ピント方向にＡＯの
アドレス値に応じて所定量（ＡＯが０番地のときはロー
テートしない：ＡＯが１番地のとき１ビツトだけローテ
ートする）だけローテートする。

（実施例） 本発明の実施し１１ヲ説明するに先立ち１本発明による
メモリのアクセス方法の概要について説明する０ 第２図は、本発明によるメモリのアクセス方法の概要を
説明するための図である。同図（ａｌ及び（ｂＪに図示
するように、メモリのアクセス方向には２通りある。同
図（ａｌに示すアクセス方法（以下、第１のアクセス方
法という）は、メモリ７０のメモリ空間を列方向に順に
アクセスし、列方向の各番地で指定される行方向のメモ
リ空間に対し、外部データバス８０上のデータの書き込
み及び外部データバス８０へのデータの読み出しを行う
。一方、同図・ｂ）に示すアクセス方法（以下、第２の
アクセス方法という）は、メモリ７０のメモリ空間全行
方向に項にアクセスし、行方向の各番地で指定される列
方向のメモリ空間に対し、外部データバス８０上のデー
タの書き込み及び外部データバス８０へのデータの読み
出しを行う。このように、本発明によるメモリのアクセ
ス方法は２方向のメモリアクセスを可能とし、メモリ内
に２次元データを格納して処理する場合に高速処理がで
きる。

次に、本発明の一実施例を説明する。

第１図は１本発明の一実施例のブロック図である。本実
施例は前述したｎが４の場合である。同図において、Ａ
Ｄは図示しないプロセッサからのアドレスバス（アドレ
ス容ｔＡ）で１、下位ビットからＡＯ、Ａｔ　、Ａ２　
、・・・の信号名が与えられている。ＤＡは４本のデー
タ線から成るデータバスで、下位ビットからＤｏ　、Ｄ
ｌ　、Ｄ２　、Ｄ３の信号名が与えられている。１０は
４個のメモリ素子から成るメモリで、下位ビットの素子
より＃ｏ。

＃Ｌ　、　＃２　、　＃３の素子番号が与えられている
。

各メモリ素子はＡＸＩピッ）（Ａはアドレス容量）構成
である。加及び３０は４本のデータ線から成るデータバ
スＤＡと各メモリ素子＃Ｏ〜＃３のメモリ入出力データ
ライン１０ａとの接続部に設けたローデータである。ロ
ーデータ２０はアドレスバスＡＤ上の下位２ビットＡＯ
，Ａ１の値に従って、データバスＤＡ上のデータを任意
のｍピノ）（ｍ＝０〜ｎ−１，この例ではｎ＝４）だけ
ローテートし、メモリ入出力データライン１０ａのうち
のメモリ入力データラインに供給する。ローデータ３０
はアドレスバスＡＤ上の下位２ピッ１−ＡＯ，Ａｌの値
に従って、メモリ入出力データラインｔＯａのうちのメ
モリ出力データライン上のデータを任意のｍビット（ｍ
＝０〜ｎ−１，この例ではｎ＝４）だけローテートし、
データバスＤＡに供給する。４０はアドレス変換回路で
、アドレスバスＡ　Ｄ　上（７）下位２ビツトＡＯ、Ａ
ｔとアドレスＡＯ、ＡＩの変換／無変換を指定する信号
（プロセッサから供給される）とを入力とし、各メモリ
素子＃０〜＃３に対し下位２ビツトのアドレスを供給す
る。残りのアドレスビットＡ２．Ａ３・・・はプロセッ
サから各メモリ素子＃０〜＃３に直接供給される。第１
表に、アドレス変換回路４０の入力と出力との関係全示
す。

ここで、各メモリ素子＃０〜＃３のビット配列について
説明する。第３図ｆａｔは４×４ピントのデータを処理
する場合の論理メモリ空間のビット配列を示し、第３図
（ｂ）はこの論理メモリ空間に対応するメモリ素子＃０
〜＃３のビット配列を示す。

同図（ａｌにおいて、列方向の０番地、１番地、２番地
、３番地・・・は前述した第１のアクセス方法時（第２
図（ａ））のメモリアドレスで、行方向の０番地、１番
地、２番地、３番地は前述した第２のアクセス方法時（
第２図（ｂ））のメモリアドレスを示す。

また１図中の数字０−１５は論理メモリ空間内の各ビッ
トに付した番号である。このような論理メモリ空間内の
各ビットは、第３図（ｂ）に示すように各メモリ素子＃
０〜＃３に配列される（物理的配列）。各メモリ素子の
ビットは論理メモ’Ｊ　２間のピントにＬ対１に対応し
ている。例えば、第１のアクセス方法時の１番地のデー
タ“４″、１５″。

６″、“７″はそれぞれメモリ素子＃２．＃１゜＃０　
、＃３の１番地のデータとなっている。

次に、本実施例の動作を第１のアクセス方法時と第２の
アクセス方法時とに分けて説明する。

はじめに、第１のアクセス方法時の動作について説明す
る。第１のアクセス方法全実行する場合、アドレス変換
回路４に無変換指定が与えられる。

そして、メモリー０ヘデータＴｈ！き込む動作は、第４
図に示すとおり行われる。まず、アドレスバスＡＤ上の
下位２ビツトのアドレスがＡＬ＝Ｏ。

ＡＯ＝Ｏのとき（第４図（ａ））、データバスＤＡ上の
データＤＯ＝“３”、Ｄｌ＝’“２“、１）２．＝＝”
“１″。

Ｄ３＝“０“はローデータ加でローテートされることな
く、メモリー０に供給される。このとき、アドレス変換
回路４０は第１表に示すとおシ、メモリ素子＃０〜＃３
のすべてに対し０番地（Ａ１＝０゜ＡＯ＝０）のアドレ
スを与える。従って、ローデータ加から供給される４ビ
ツトのデータ゛３°゛。

“２′、ｕｉｉ　、“０“はそれぞれメモリ素子＃Ｏ、
＃　ｌ　、＃２　、＃３の０番地で指定される領域に格
納される。次に、アドレスの下位２ビツトがＡｌ＝Ｏ、
ＡＯ＝１になると（第４図（ｂｌ　）　、データバスＤ
Ａ上のデータ゛７　”　、　”　６″、５″。

“４＆′はローデータ２０で１ビツトだけＤ３→Ｄ２→
Ｄ１→ＤＯ＋Ｄ３の方向にローテートされ、メモリ素子
＃０〜仕３に出力される。このとき、アドレス変換回路
４０はメモリ素子＃０〜＃３のすべてに対し、１番地（
Ａ　ｌ＝０　、　ＡＯ＝　１　）のアドレスを与える。

従って、ローデータ加から出力されるデータ゛６“　　
ｕ　５１１　、　ＩＩ　４“、１７″はそれぞれメモリ
素子＃：０、−３１　、！＋−２、＃−３の１番地で指
定される領域に格納される。次に、アドレスの下位２ビ
ツトがＡ　１＝　ｌ　、ＡＯ＝Ｏになると（第４図ｆＣ
）　）　、データバスＤＡ上のデータ“１１″。

“１０”、”“ｇ　ｉｉ　、　ｕ　Ｂ　ｕはローデータ
冗により２ビツトだけ先の方向と同じ方向にローテート
され、メモリ素子＃０〜＃３に出力される。このとき。

アドレス変換回路４０はメモリ素子＃０〜＃３のすべて
に対し、２番地（Ａ１＝１　、ＡＯ＝Ｏ）のアドレスを
与える。従って、ローデータ印から出力されるデータ“
９″、”８”、”１１″、“１０″はそれぞれメモリ素
子＃Ｏ、＃：１１　＃２　、　＃３の２番地で指定され
る領域に格納される。次に、アドレスの下位２ビツトが
Ａｌ＝１　、ＡＯ＝１になると（第４図（ｄ））、デー
タバスＤＡ上のデータ゛１５″。

“１４”、’“１３”、’“１２°°はローデータ２０
により３ビツトだけ同じ方向にローテートされ、出力さ
れる。このとき、アドレス変換回路・１０はメモリ素子
＃０〜＃３のすべてに対し、３番地（Ａ１＝１゜ＡＯ＝
１）のアドレスを与える。従って、ローデータ２０から
出力されるデータ“１２“、“１５“。

“１４″、”１３”はそれぞれメモリ素子＃Ｏ、＃１゜
＃２　、　＃３の３番地で指定される領域に格納される
。以下、同様にしてデータバスＤＡ上のデータが処理さ
れる。

一方、第１のアクセス方法によるメモリ１０からのデー
タの読み出しは、第５図に示すとお９行なわれる。まず
、アドレスバスＡＤ上の下位２ビツトがＡＩ＝Ｏ、ＡＯ
＝Ｏの場合（第５図（ａ））、アドレス変換回路４０は
メモリ素子＃０〜＃３のすべてに対し０番地のアドレス
を与える。これに従って、メモリ素子＃０〜＃３から読
み出されたデータ“３″、１２″、１″　ｕ　Ｑ　１１
は、読み出し時に有効とされるローデータ頷でローテー
トされることなくそのまま送信データとしてデータノく
スＤＡに出力される。次に、アドレスの下位２ビツトが
Ａｌ＝Ｏ、ＡＯ＝１になると（第５図（ｂ））、アドレ
ス変換回路４０はメモリ素子＃０〜＃３のすべてに対し
１番地のアドレスを与える。これに従って、メモリ素子
＃０〜＃３から読み出されたデータ“”　６　”　、”
５″、“４°°、７″はローデータ３０によりＤＯ→Ｄ
１→Ｄ２→Ｄ３→ＤＯの方向に１ピツトだけローテート
され、データバスＤＡに下位ビットから順に“７″、１
６″、“５″。

“４′として出力される。以下、同様にして、アドレス
バスの下位２ビツトがＡＩ＝１　、ＡＯ＝０になると（
第５図（Ｃ））、メモリ素子＃０〜＃３の２番地で指定
される領域に格納されているデータはローデータＩで２
ピツトだけローテートされ。

データバスＤＡに出力される。また、下位２ビツトがＡ
ｌ＝ｌ　、ＡＯ＝１になると（第５図（ｄ））、メモリ
素子＃０〜＃３の３番地で指定される領域に格納されて
いるデータはローデータ加で３ビツトだけローデートさ
れ、データバスＤＡに出力される。

次に、第２のアクセス方法の実行時の動作について説明
する。この時の書き込み動作は第４図を参照した動作と
同一なので、ここでの説明は省略する。

一方、この時の読み出し動作は第６図に示すとおり行な
われる。この第２のアクセス方法実行時には、アドレス
変換回路４０に変換指定が行われる１まず、アドレスバ
スＡＤの下位２ビツトがＡ１＝０、ＡＯ＝Ｏのとき（第
６図（ａ）　）　、アドレス変換回路４０はメモリ素子
＃Ｏ，＃１．＃：２．＃３に対し、第１表に示すとおり
それぞれ３番地（Ａｌ＝１、ＡＯ＝１）、２番地（Ａ１
＝Ｌ　、ＡＯ＝Ｏ）、１番地（Ａ１＝Ｏ、ＡＯ＝１）、
０番地（ＡＩ　＝０　、ＡＯ＝Ｏ）を与える。従って、
メモリ素子＃Ｏ、＃：ｌ　、＃２　、＃３からはそれぞ
れデータ“１２″、′８“　、０４″、４０″が読み出
され。

ローデータ加に供給される。これらのデータはローデー
タＩによりローテートされることなく、送信データとし
てデーメバスＤＡ上に送出される。

次に、アドレスバスＡＤの下位２ビツトがＡ１＝０、Ａ
Ｏ＝１になると（第６図（ｂ））、アドレス変換回路４
０はメモリ素子＃Ｏ，＃ｌ、＃２．＃３に対しそれぞれ
２番地（Ａｌ＝Ｌ　、ＡＯ＝Ｏ）、１番地（Ａ１＝０　
、ＡＯ＝１　）、０番地（Ａ　Ｉ　＝Ｏ。

ＡＯ＝０）、３番地（ＡＬ＝Ｌ　、ＡＯ＝１　）ｅ与え
る。従ってメモリ素子−ＡＯ、＃ｔ　、＋２　、＃−３
からはそれぞれデータ゛ｔｇｕ、ｕ５ｉ″、“１１″。

“１３“が読み出される。これらのデータはローデータ
３０によりＤＯ−）Ｄ　１−ａＤ　２−＋Ｄ　３−＋Ｄ
Ｏの方向に１ビツトだけローテートされ、下位ピントか
ら順に“１３　”　、　”　９　”　、“５“、“１′
としてデータバスＤＡに出力される。以下、同様にして
、下位２ビツトのアドレスがＡｌ＝ｌ　、ＡＯ＝ＯＣ１
ときはメモリ素子＃０　、＃１．＃２．＃−３からデー
７　”　６”　　、”　２”　、”１４”　　、“１０
″が読み出すれ、ローデータ３０によシ２ビットだけロ
ーテートされ、下位ビットから順に“１４”、“１０”
、”５″。

“２“がデータバスＤＡに出力される。また、アドレス
Ａｌ＝１．ＡＯ＝１のときはメモリ素子＃ｏ　＋＃ｉ　
、　＃−２、：＋３からデータ“１３　＋ｉ　、　Ｌ“
１５１１゜“１１″、“７“が読み出され、ローデータ
３ｏテより３ビツトだけローテートされ、下位ピントか
ら順に“１５”、“１１”、”７”　、”　３”がデー
タバスＤＡに出力される。

以上のとおり、プロセッサ等が同時にアクセスする４ピ
ントのグループは、第１のアクセス方法では（０，１，
２，３）、（４，５，６，７）。

（８，９，１０，１１）　、（１２，１３，１４，１５
）、第２のアクセス方法では（０，４，８，１２）、（
１゜５．９．１３）、（２，６，１０，１４）、（３，
７゜１１．１５）の計８通９存在し、そのすべての場合
において４つのピントが必ず別々のメモリ素子内に格納
される。従って、上記のとおシメモリアクセスを制御す
ることにより、第１のアクセス方法と第２のアクセス方
法は同時に４ビツト幅で行える。

次に１本実施例によるメモリアクセス速度への影響につ
いて述べる。まず、アドレス変換回路４゜は、例えばＲ
ＯＭ″ｆ：用ｂｆ′Ｌば簡単に実現できる。

メモリ素子＃０〜＃３としてダイナミックＲＡＭを用い
、変換の対象となる下位アドレスをカラムアドレスとし
て供給すれば、アドレス変換によるアクセス速度の遅延
は問題とならない。また、ローデータ２１３．３０トし
テ例工ばＡｍ２５Ｓ１０（ＡＭＤ社製）を用いれば、最
大１２ｎｓｅｃの遅延にてデータが取り出せる。

伺、本発明は上記実施例に限定されず、ｎ＝８゜１６　
、３２・・・と拡張しても、以上のような２つのアクセ
ス方法が可能なメモＩＪ　’に構成することができる。

（発明の効果） 以上説明したように１本発明によれば、メモリに格納さ
れるビット位置全論理メモリ空間のピント位置に１対■
に対応させて予め決められた位置に配列し、このメモリ
に与えられる下位アドレス全必要に応じ変換し、かつメ
モリに対しデータ金ローテートすることとしたため、メ
モリに複数の方向からアクセスすることができる。従っ
て、メモリ内に２次元データとしてデータを書き込み。

また読み出す動作を高速にすることができる。

本発明は文字パターンや画像を記録するメモリの制御方
式として好適でるる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明により行われる２つのアクセス方法の概念を説明する
ための図、第３図は本実施例で用いられるメモリと論理
的メモリ空間との対応関係全説明するための図、第４図
は本実施例におけるメモリのデータ書き込み時の動作を
説明す、るための図、第５図は本実施例における下位ア
ドレス無変換時のメモリの読み出し動作全説明するため
の図、第６図は本実施例における下位アドレス変換時の
メモリの読み出し動作全説明するための図、第７図は従
来の方法全説明するための図である。 １０・・・メモリ、ｌｏａ・・・メモリ入出力データラ
イン、団・・・ローデータ、３０・・・ローデータ、４
０・・・アドレス変換回路、ＡＤ・・・アドレスバス、
ＤＡ・・・データバス０ １ｔ３１２　！１１ユＯローデー、Ｌヶし２ピ、、ドロ
ーテート 本実１を例ＩＣＲ’ｆＴろメモリ畜ジλとの様子琶示、
才図Ａ（實νＩＩＴ、ろ夛手史び千のメ七りなｔみ呂し
□様子にホ丁図第６図 従来の文字クリの読み記し〇−伊毘貌明↑ろ尺めの図第
７図

Claims (1)

1. 【特許請求の範囲】 ｎ個のＡ×１ビット構成（Ａはアドレス容量）を持ち、
   かつ所定のビット配列を持つ記憶素子と、該記憶素子の
   アドレス線のうちの１本（ただし、２＾ｌ＝ｎ）を入力
   し、アドレスの変換／無変換の指定に応じてアドレス変
   換を行うアドレス変換回路と、 データ線と前記記憶素子との間に設けられ、前記記憶素
   子のアドレス線のうちの１本のアドレスに応じて決定さ
   れる所定量だけ、入力するデータのビット位置を所定方
   向に回転させて出力するローテート回路とを有し、 前記記憶素子へデータを書き込む場合は、前記アドレス
   変換回路にアドレスの無変換指定を行い、前記記憶素子
   からデータを読み出す場合は、前記アドレス変換回路に
   アドレスの無変換指定又は変換指定を行うことを特徴と
   するメモリ制御方式。