JPS6278909A - Ｄタイプ・フリツプフロツプ回路 - Google Patents
Ｄタイプ・フリツプフロツプ回路Info
- Publication number
- JPS6278909A JPS6278909A JP60219423A JP21942385A JPS6278909A JP S6278909 A JPS6278909 A JP S6278909A JP 60219423 A JP60219423 A JP 60219423A JP 21942385 A JP21942385 A JP 21942385A JP S6278909 A JPS6278909 A JP S6278909A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- transistor
- flip
- diode
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｄタイプ・フリップフロップ回路のマスタ・フリップフ
ロップにおいて、片方のトランジスタがオンしたとき他
方のトランジスタはオフとなる。
ロップにおいて、片方のトランジスタがオンしたとき他
方のトランジスタはオフとなる。
しかしながら低温度になると、そのトランジスタのベー
スに接続された他の回路による寄生容量の電荷のため該
トランジスタがオフとならず、両トランジスタが共にオ
ンとなる場合があるので、該寄生容量の電荷を引き１友
くプルダウン素子を付加し、マスタ・フリップフロップ
の誤動作を防止する。
スに接続された他の回路による寄生容量の電荷のため該
トランジスタがオフとならず、両トランジスタが共にオ
ンとなる場合があるので、該寄生容量の電荷を引き１友
くプルダウン素子を付加し、マスタ・フリップフロップ
の誤動作を防止する。
本発明は基本的な論理回路としてカウンタ、プログラマ
ブルリードオンリメモリ等に広く使われているＤタイプ
・フリップフロップに関し、特にその回路の誤動作を防
止した改良に関する。
ブルリードオンリメモリ等に広く使われているＤタイプ
・フリップフロップに関し、特にその回路の誤動作を防
止した改良に関する。
一般のＤタイプ・フリップフロップはマスタ・フリップ
フロップとスレーブ・フリップフロップよりなり、入力
信号はマスタ・フリップフロップに入力され、マスタ・
フリップフロップへのクロック信号により初めて入力信
号に応じた状態がマスタ・フリップフロップからスレー
ブ・フリップフロップに伝えられ、その状態がスレーブ
・フリップフロップの出力端子に出力される。そしてク
ロック信号が来ていなければ入力信号がどのような変化
をしようとスレーブ・フリップフロップは前状態を保持
するものである。
フロップとスレーブ・フリップフロップよりなり、入力
信号はマスタ・フリップフロップに入力され、マスタ・
フリップフロップへのクロック信号により初めて入力信
号に応じた状態がマスタ・フリップフロップからスレー
ブ・フリップフロップに伝えられ、その状態がスレーブ
・フリップフロップの出力端子に出力される。そしてク
ロック信号が来ていなければ入力信号がどのような変化
をしようとスレーブ・フリップフロップは前状態を保持
するものである。
このような従来のＤタイプ・フリップフロップの欠点ば
マスタ・フリップフロップにおいて、低温度になるとト
ランジスタのベースに接続した他回路の寄生容量の電荷
のため、マスタ・フリップフロップがアクティブ状態の
とき両トランジスタ共オンとなる誤動作を起こすことで
、この改良が要望される。
マスタ・フリップフロップにおいて、低温度になるとト
ランジスタのベースに接続した他回路の寄生容量の電荷
のため、マスタ・フリップフロップがアクティブ状態の
とき両トランジスタ共オンとなる誤動作を起こすことで
、この改良が要望される。
従来のＤタイプ・フリップフロップを第２図を用いて説
明する。
明する。
第１．第２のトランジスタＴ １、Ｔ ｚはエミッタが
共通接続されてダイオード０１５を介して接地され、コ
レクタとベースが交差接続されてスレーブ・フリップフ
ロップＳＬＶを構成している。各コレクタは出力回路１
０．１１を介して出力端子Ｑ、 ７５゜に接続されてい
る。Ｄ３〜Ｄ、はダイオード、Ｒ＋、Ｒｚは抵抗である
。ここにＶＣＣは電源を示す。
共通接続されてダイオード０１５を介して接地され、コ
レクタとベースが交差接続されてスレーブ・フリップフ
ロップＳＬＶを構成している。各コレクタは出力回路１
０．１１を介して出力端子Ｑ、 ７５゜に接続されてい
る。Ｄ３〜Ｄ、はダイオード、Ｒ＋、Ｒｚは抵抗である
。ここにＶＣＣは電源を示す。
第３．第４のトランジスタＴ、、Ｔ４も同様にしてマス
タ・フリップフロップＭＡを構成しており、そのベース
にはダイオードＤ？、ＤＢを介して論理信号ＤＡＴＡの
相補信号ＯＬ、ＯＲが人力される。１２゜１３はインバ
ータである。また第３．第４ トランジスタＴ３．Ｔ４
の共通エミッタにはインバータ１４を介してクロック信
号ＣＬＫが入力される。
タ・フリップフロップＭＡを構成しており、そのベース
にはダイオードＤ？、ＤＢを介して論理信号ＤＡＴＡの
相補信号ＯＬ、ＯＲが人力される。１２゜１３はインバ
ータである。また第３．第４ トランジスタＴ３．Ｔ４
の共通エミッタにはインバータ１４を介してクロック信
号ＣＬＫが入力される。
Ｄ、〜Ｄ＋４はダイオードで、Ｒ３，Ｒ４は抵抗である
。ざらにマスタ・フリップフロップＭＡの出力であるト
ランジスタＴ３．Ｔ４のコレクタＭＬ、 ＭＲとスレー
ブ・フリップフロップＳＬＶの入力端子であるトランジ
スタＴ１、 Ｔ、のベースＳ１１．ＳＲとの間は第１
．第２のダイオードＤ、、Ｄ２を介して接続されている
。
。ざらにマスタ・フリップフロップＭＡの出力であるト
ランジスタＴ３．Ｔ４のコレクタＭＬ、 ＭＲとスレー
ブ・フリップフロップＳＬＶの入力端子であるトランジ
スタＴ１、 Ｔ、のベースＳ１１．ＳＲとの間は第１
．第２のダイオードＤ、、Ｄ２を介して接続されている
。
Ｃ＋、ＣｚはトランジスタＴ３．Ｔ、のベースに付随す
る寄生容量を、Ｃ３，Ｃ，はダイオードＤＩｌＤＩ４に
よる接合容量を示す。
る寄生容量を、Ｃ３，Ｃ，はダイオードＤＩｌＤＩ４に
よる接合容量を示す。
回路動作を説明する。全論理信号ＤＡＴＡが）Ｉレベル
とすると、ＯＬ、Ｄ１７はそれぞれＬレベル、 ■ル
ベルとなる。その時クロック信号ＣＬＫが）−ルベル（
アクティブレベル）になると、トランジスタＴ ３ 、
Ｔ ４のエミッタ電位が下がり、マスタ・フリップフ
ロップＭＡがアクティブ状態となりトランジスタＴ４が
オン、Ｔ３がオフとなる。
とすると、ＯＬ、Ｄ１７はそれぞれＬレベル、 ■ル
ベルとなる。その時クロック信号ＣＬＫが）−ルベル（
アクティブレベル）になると、トランジスタＴ ３ 、
Ｔ ４のエミッタ電位が下がり、マスタ・フリップフ
ロップＭＡがアクティブ状態となりトランジスタＴ４が
オン、Ｔ３がオフとなる。
その結果マスタ・フリップフロップＭＡの出力ＭＬ、
ＭＲはそれぞれＨレベル、Ｌレベルになるので、スレー
ブ・フリップフロップＳＬＶの入力ｓｔ、、ＳＲはＨ，
Ｌレベルとなるため、トランジスタＴ、がオン、Ｔ２が
オフとなり、抵抗Ｒ２＋ダイオードＤ５．トランジスタ
Ｔ１のルートで電流が流れインバータ１０の入力はＬレ
ベルとなり出力ＱはＨレベルになる。一方トランジスタ
Ｔ２はオフのためインバータ１１の人力はＨレベルとな
り出力豆はＬレベルになる。この状態で、一旦クロック
信号ＣＬＫがＬレベル（ノンアクティブレベル）になる
とトランジスタＴ３．Ｔ４は共にオフとなり、その後人
力信号ＤＡＴＡがどう変化しようとスレーブ・フリップ
フロップＳＬＶはその最初の状態を保持する。
ＭＲはそれぞれＨレベル、Ｌレベルになるので、スレー
ブ・フリップフロップＳＬＶの入力ｓｔ、、ＳＲはＨ，
Ｌレベルとなるため、トランジスタＴ、がオン、Ｔ２が
オフとなり、抵抗Ｒ２＋ダイオードＤ５．トランジスタ
Ｔ１のルートで電流が流れインバータ１０の入力はＬレ
ベルとなり出力ＱはＨレベルになる。一方トランジスタ
Ｔ２はオフのためインバータ１１の人力はＨレベルとな
り出力豆はＬレベルになる。この状態で、一旦クロック
信号ＣＬＫがＬレベル（ノンアクティブレベル）になる
とトランジスタＴ３．Ｔ４は共にオフとなり、その後人
力信号ＤＡＴＡがどう変化しようとスレーブ・フリップ
フロップＳＬＶはその最初の状態を保持する。
〔発明が解決しようとする問題点３
以上説明の従来の回路において、マスタ・フリップフロ
ップＭＡがアクティブ状態となり前述のトランジスタＴ
４がオンとなったとき、トランジスタＴ３のベースの電
位は引き下げられトランジスタＴ、はオフとなる。しか
しながら低温度（−５０°Ｃ付近）になるとトランジス
タ Ｔ３もオンとなり誤動作を起こす問題がある。
ップＭＡがアクティブ状態となり前述のトランジスタＴ
４がオンとなったとき、トランジスタＴ３のベースの電
位は引き下げられトランジスタＴ、はオフとなる。しか
しながら低温度（−５０°Ｃ付近）になるとトランジス
タ Ｔ３もオンとなり誤動作を起こす問題がある。
この原因はトランジスタＴ３のベースに他の回路が接続
されるため、咳ベースとグランドに付く寄生容量ＣＩが
大きく、更に低温度になると個々のトランジスタやダイ
オードのスレッショルド電圧が高（なり、該ベースの電
位が高くなるため寄生容量Ｃ３に蓄積される電荷が多く
、ダイオードＤＩ＋の非常に小さい接合容ｉｃｉではそ
の電荷を吸収できないことにある。
されるため、咳ベースとグランドに付く寄生容量ＣＩが
大きく、更に低温度になると個々のトランジスタやダイ
オードのスレッショルド電圧が高（なり、該ベースの電
位が高くなるため寄生容量Ｃ３に蓄積される電荷が多く
、ダイオードＤＩ＋の非常に小さい接合容ｉｃｉではそ
の電荷を吸収できないことにある。
ここで、フリップフロップはトランジスタ等が対称に構
成されているので、上記説明でトランジスタＴ４と Ｔ
３、ダイオードＤＩｌとり８、容量Ｃ４とＣ２，Ｃ３と
Ｃ４を各々入れ換えれば、フリップフロップが反転した
場合の説明となる、以下の説明も同じである。
成されているので、上記説明でトランジスタＴ４と Ｔ
３、ダイオードＤＩｌとり８、容量Ｃ４とＣ２，Ｃ３と
Ｃ４を各々入れ換えれば、フリップフロップが反転した
場合の説明となる、以下の説明も同じである。
上記問題点の解決は、マスタ・フリップフロップの各ト
ランジスタの交差接続されたベースとコレクタの間に、
各トランジスタのベースに付随する前記寄生容量による
電荷を吸収するプルダウン素子を接続する本発明により
達成される。
ランジスタの交差接続されたベースとコレクタの間に、
各トランジスタのベースに付随する前記寄生容量による
電荷を吸収するプルダウン素子を接続する本発明により
達成される。
即Ｉ：）前述の寄生容量に蓄積された電荷は、トランジ
スタのベースと交差接続された他のトランジスタのコレ
クタとの間に接続さたプルダウン素子を通り、オン状態
のトランジスタを経由してグランドへ引き抜かれる。
スタのベースと交差接続された他のトランジスタのコレ
クタとの間に接続さたプルダウン素子を通り、オン状態
のトランジスタを経由してグランドへ引き抜かれる。
その結果マスクＦＦは誤動作することが無いので、安定
なりタイプ・フリップフロップを実現出来る。
なりタイプ・フリップフロップを実現出来る。
（実施例〕
以下図示実施例により本発明を具体的に説明する。全図
を通じ同一符号は同一対象物を示す。
を通じ同一符号は同一対象物を示す。
第１図は、本発明の実施例で、第２図の従来例と異なる
点は、マスタ・フリップフロップＭＡのトランジスタＴ
、のベースとトランジスタＴ４のコレクタの間にプルダ
ウン素子である接合容量の大きいダイオードＤＩ７を設
け、トランジスタＴ４のベースとトランジスタＴ３のコ
レクタの間にプルダウン素子である接合容量の大きいダ
イオードＤ１．を接続した点である。
点は、マスタ・フリップフロップＭＡのトランジスタＴ
、のベースとトランジスタＴ４のコレクタの間にプルダ
ウン素子である接合容量の大きいダイオードＤＩ７を設
け、トランジスタＴ４のベースとトランジスタＴ３のコ
レクタの間にプルダウン素子である接合容量の大きいダ
イオードＤ１．を接続した点である。
マスタ・フリップフロップがアクティブ状態となりトラ
ンジスタＴ、がオン、トランジスタＴ３がオフになると
き、誤動作の原因となる約１．８ｐｆの寄生容量Ｃ１に
蓄積された電荷はダイオードＤＩ＋の約０．０５ｐｆの
小さい接合容’ｆｆｌ Ｃ３では引き抜くことが出来な
いが、ダイオードＤＩ７が並列接続され、その合成接合
容量が約０．４５ｐｆになっているので、電荷は該合成
接合容量を通りトランジスタＴ４を介してグランドに引
き抜かれる、その結果トランジスタＴ３は誤動作せずオ
フ状態となる。
ンジスタＴ、がオン、トランジスタＴ３がオフになると
き、誤動作の原因となる約１．８ｐｆの寄生容量Ｃ１に
蓄積された電荷はダイオードＤＩ＋の約０．０５ｐｆの
小さい接合容’ｆｆｌ Ｃ３では引き抜くことが出来な
いが、ダイオードＤＩ７が並列接続され、その合成接合
容量が約０．４５ｐｆになっているので、電荷は該合成
接合容量を通りトランジスタＴ４を介してグランドに引
き抜かれる、その結果トランジスタＴ３は誤動作せずオ
フ状態となる。
またマスク・フリップフｐ ７プＭＡが反転して、トラ
ンジスタＴ３がオンになるケースではダイオードＩ）＋
６が前記と同様に寄生容ｆｆｌ ｃ ｚの電荷を引き抜
くことを行うので誤動作が起こらず、安定なりタイプ・
フリップフロップが得られる。
ンジスタＴ３がオンになるケースではダイオードＩ）＋
６が前記と同様に寄生容ｆｆｌ ｃ ｚの電荷を引き抜
くことを行うので誤動作が起こらず、安定なりタイプ・
フリップフロップが得られる。
なお実施例においては、プルダウン素子としてダ・イオ
ードを使用したが、これに代って他の電荷を吸収する素
子を用いても発明の要旨は変わらない。
ードを使用したが、これに代って他の電荷を吸収する素
子を用いても発明の要旨は変わらない。
以上説明したように、本発明によれば、マスタ・フリッ
プフロップのトランジスタのベースに寄生ずる容量によ
る電荷の影古が殆ど無くなるため、安定なマスタ・フリ
ップフロップの動作となり、したがってＤタイプ・フリ
ノプフしトップの正常な動作が得られる。
プフロップのトランジスタのベースに寄生ずる容量によ
る電荷の影古が殆ど無くなるため、安定なマスタ・フリ
ップフロップの動作となり、したがってＤタイプ・フリ
ノプフしトップの正常な動作が得られる。
第１図は本発明の実施例のＤタイプ・フリップフロップ
回路図、 第２図は従来例のＤタイプ・フリップフロップ回路図で
ある。 図において、 Ｔ ＋ 、 Ｔ ｚ、 Ｔ ｘ、 Ｔ ４は第１．、
２． ３． ４のトランジスタ、 ＭＡはマスタフリンブフロソプ、 ＳＬＶはスレーブフリップフロップ、 Ｃ＋、Ｃｚは寄生容量、 Ｄ、、Ｄ、、はダイオード、 Ｃ３，Ｃ，はダイオードＤＩＩＤＩ４の接合容量、Ｄ＋
ｂ＋ ＤＩ７はプルダウン素子のダイオードを示す。
回路図、 第２図は従来例のＤタイプ・フリップフロップ回路図で
ある。 図において、 Ｔ ＋ 、 Ｔ ｚ、 Ｔ ｘ、 Ｔ ４は第１．、
２． ３． ４のトランジスタ、 ＭＡはマスタフリンブフロソプ、 ＳＬＶはスレーブフリップフロップ、 Ｃ＋、Ｃｚは寄生容量、 Ｄ、、Ｄ、、はダイオード、 Ｃ３，Ｃ，はダイオードＤＩＩＤＩ４の接合容量、Ｄ＋
ｂ＋ ＤＩ７はプルダウン素子のダイオードを示す。
Claims (1)
- 【特許請求の範囲】 エミッタが共通接続され、ベースとコレクタがそれぞれ
交差接続された第１、第２のトランジスタ（Ｔ＿１、Ｔ
＿２）を具備し、各コレクタが出力端子に接続されたス
レーブ・フリップフロップ（ＳＬＶ）と、 エミッタが共通接続され、ベースとコレクタがそれぞれ
交差接続された第３、第４のトランジスタ（Ｔ＿３、Ｔ
＿４）を具備し、各ベースに相補の入力信号を受けるマ
スタ・フリップフロップ（ＭＡ）とが、 該第３、第４トランジスタ（Ｔ＿３、Ｔ＿４）のコレク
タと、第１、第２トランジスタ（Ｔ＿１、Ｔ＿２）のベ
ースの間に設けられた第１、第２のダイオード（Ｄ＿１
、Ｄ＿２）によつて結合されたフリップフロップ回路に
おいて、 該第３、第４のトランジスタ（Ｔ＿３、Ｔ＿４）の交差
接続されたベースとコレクタの間に、各トランジスタの
ベースに付随する寄生容量による電荷を吸収するプルダ
ウン素子（Ｄ＿１＿６、Ｄ＿１＿７）を有することを特
徴とするＤタイプ・フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219423A JPS6278909A (ja) | 1985-10-02 | 1985-10-02 | Ｄタイプ・フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219423A JPS6278909A (ja) | 1985-10-02 | 1985-10-02 | Ｄタイプ・フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278909A true JPS6278909A (ja) | 1987-04-11 |
Family
ID=16735156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60219423A Pending JPS6278909A (ja) | 1985-10-02 | 1985-10-02 | Ｄタイプ・フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278909A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4315720Y1 (ja) * | 1967-11-08 | 1968-07-01 |
-
1985
- 1985-10-02 JP JP60219423A patent/JPS6278909A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4315720Y1 (ja) * | 1967-11-08 | 1968-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4449063A (en) | Logic circuit with improved switching | |
| EP0168231A2 (en) | A combination circuit | |
| US4607177A (en) | Circuit arrangement for conversion TTL logic signals to ECL logic signals | |
| US4625127A (en) | High-fanout clock driver for low level gates | |
| JPS6278908A (ja) | Ｄタイプ・フリツプフロツプ回路 | |
| JPH0147049B2 (ja) | ||
| JP3461540B2 (ja) | 記憶セル | |
| US4277698A (en) | Delay type flip-flop | |
| JPH08195651A (ja) | 差動型ｒｓラッチ回路 | |
| JPH0666654B2 (ja) | フリツプフロツプ | |
| KR830002524B1 (ko) | 2진 분할기 집적 회로 | |
| JPS62104315A (ja) | レベル変換回路 | |
| JP2644368B2 (ja) | 入力信号バッファ回路 | |
| JP2558878B2 (ja) | 容量結合回路 | |
| JPH0326678Y2 (ja) | ||
| JPH02265321A (ja) | 半導体集積回路 | |
| JPS63122315A (ja) | 半導体集積回路 | |
| JPH04233822A (ja) | レベル変換器用の回路装置 | |
| JPS62281616A (ja) | Ｅｃｌ出力回路 | |
| JPS5912211B2 (ja) | マスタスレイブ型フリツプフロツプ回路 | |
| JPS601921A (ja) | アナログ・スイツチ回路 | |
| JPH03808B2 (ja) | ||
| JPS6315523A (ja) | 論理回路 | |
| JPS596558A (ja) | 集積回路 | |
| JPH04352511A (ja) | フリップフロップ回路 |