JPS60230714A - マスタ・スレ−ブ・フリツプフロツプ回路 - Google Patents
マスタ・スレ−ブ・フリツプフロツプ回路Info
- Publication number
- JPS60230714A JPS60230714A JP59086611A JP8661184A JPS60230714A JP S60230714 A JPS60230714 A JP S60230714A JP 59086611 A JP59086611 A JP 59086611A JP 8661184 A JP8661184 A JP 8661184A JP S60230714 A JPS60230714 A JP S60230714A
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- JP
- Japan
- Prior art keywords
- slave
- clock signal
- level
- transistor
- base
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＴＴＬ回路によるマスク・スレーブ・フリップ
フロップ回路の誤動作ン防止した改良に関するものであ
る。
フロップ回路の誤動作ン防止した改良に関するものであ
る。
従来の技術と問題点
一般のマスタ・スレーブ・フリップフロップ回路はマス
クのフリップフロップ（以下ＦＦと称す）とスレーブＯ
ＦＦよりなり入力信号はマスタＦＦに入力され、マスタ
ＦＦへのクロック信号により初めて入力信号に応じた状
態がマスタＦＦよりスレーブＦＦに伝えられ、その状態
がスレーブＦＦの出力端子に出力される。そしてクロッ
ク信号が来ていなければ入力信号がどのような変化Ｚし
ようとスレーブのＦＦは前の状態ン保持するのである０ このような従来のマスタ・スレーブＦＦの欠点はクロッ
ク信号の変化がマスタＦＦからスレーブＦＦ側へ何らか
の形で伝わり、その結果スレーブＦＦの状態が反転して
しまうという点にあった。
クのフリップフロップ（以下ＦＦと称す）とスレーブＯ
ＦＦよりなり入力信号はマスタＦＦに入力され、マスタ
ＦＦへのクロック信号により初めて入力信号に応じた状
態がマスタＦＦよりスレーブＦＦに伝えられ、その状態
がスレーブＦＦの出力端子に出力される。そしてクロッ
ク信号が来ていなければ入力信号がどのような変化Ｚし
ようとスレーブのＦＦは前の状態ン保持するのである０ このような従来のマスタ・スレーブＦＦの欠点はクロッ
ク信号の変化がマスタＦＦからスレーブＦＦ側へ何らか
の形で伝わり、その結果スレーブＦＦの状態が反転して
しまうという点にあった。
このことはクロック信号がアクティブレベルからノンア
クティブレベルに変わってもスレーブＦＦがその状態を
保持しつづけるという機能Ｚ損うもので好ましくない。
クティブレベルに変わってもスレーブＦＦがその状態を
保持しつづけるという機能Ｚ損うもので好ましくない。
発明の目的
本発明の目的は上記従来の欠点Ｚ除去し、クロック信号
が変化してもマスク・スレーブＦＦの出力状態に変化が
生じないような新規のマスク・スレーブＦＦＹ提供する
ことにある。
が変化してもマスク・スレーブＦＦの出力状態に変化が
生じないような新規のマスク・スレーブＦＦＹ提供する
ことにある。
発明の構成
本発明のマスク・スレーブＦＦＶ）特徴点は、エミッタ
が共通接続され、ベースとコレクタがそれぞれ交差接続
された第１１第２のトランジスタ乞具備し、各コレクタ
が出力端子に接続されたスレーブ・フリップフロップと
、エミッタが共通接続され、ベースとコレクタがそれぞ
れ交差接続された第３．第４のトランジスタｌ具備し、
各ベースに相補の入力信号を受けるマスク・フリップフ
ロップと、該第３．第４トランジスタのコレクタと第１
．第２トランジスタのベースの開に設けられＴ−第１．
第２のダイオードと、該第３．第４のトランジスタの共
通エミッタ端子に接続されたクロック信号入力端子と該
第１．第２のトランジスタの各ベースと第１．第２のダ
イオードとの間に、前記クロック信号に応じて該第１．
第２のダイオードを介して入力される電荷を吸収するプ
ルダウン素子と７有することにある。
が共通接続され、ベースとコレクタがそれぞれ交差接続
された第１１第２のトランジスタ乞具備し、各コレクタ
が出力端子に接続されたスレーブ・フリップフロップと
、エミッタが共通接続され、ベースとコレクタがそれぞ
れ交差接続された第３．第４のトランジスタｌ具備し、
各ベースに相補の入力信号を受けるマスク・フリップフ
ロップと、該第３．第４トランジスタのコレクタと第１
．第２トランジスタのベースの開に設けられＴ−第１．
第２のダイオードと、該第３．第４のトランジスタの共
通エミッタ端子に接続されたクロック信号入力端子と該
第１．第２のトランジスタの各ベースと第１．第２のダ
イオードとの間に、前記クロック信号に応じて該第１．
第２のダイオードを介して入力される電荷を吸収するプ
ルダウン素子と７有することにある。
発明の実施例
第１．第２図は本発明の第１．第２の実施例の回路図で
、第３図は従来の回路図である。
、第３図は従来の回路図である。
本発明の理解のために、第３図の従来回路ン説明する。
第１．第２のトランジスタＴ、、Ｔ、はエミッタが共通
接続されてダイオードＤ１５Ｙ介して接地され、コレク
タ・ベースが交差接続されてスレーブＦＦ５ＬＶＹ構成
している。各コレクタは出力回路１０．１１’Ｙ介して
出力端子Ｑ、Ｑに接続されている。Ｄ ｓ”’−Ｄ ａ
はダイオード、ＲＩＩＲｌは抵抗である。
接続されてダイオードＤ１５Ｙ介して接地され、コレク
タ・ベースが交差接続されてスレーブＦＦ５ＬＶＹ構成
している。各コレクタは出力回路１０．１１’Ｙ介して
出力端子Ｑ、Ｑに接続されている。Ｄ ｓ”’−Ｄ ａ
はダイオード、ＲＩＩＲｌは抵抗である。
第３．第４のトランジスタＴ、 、Ｔ、も同様にしてマ
スタＦＦ ＭＡＹ構成しており、そのベースにはダイオ
ードＤ、 、 Ｄ、 Ｙ介して論理信号ＤＡＴＡの相補
信号ＤＬ、ＤＲが入力される。１２．１３はインバータ
である。また第３．４トランジスタＴ８＋Ｔ４の共通エ
ミッタ端子にはクロック信号ＣＬＫが入力される。Ｄｌ
、〜Ｄ１４はダイオードで、Ｒ３゜Ｒ４は抵抗である。
スタＦＦ ＭＡＹ構成しており、そのベースにはダイオ
ードＤ、 、 Ｄ、 Ｙ介して論理信号ＤＡＴＡの相補
信号ＤＬ、ＤＲが入力される。１２．１３はインバータ
である。また第３．４トランジスタＴ８＋Ｔ４の共通エ
ミッタ端子にはクロック信号ＣＬＫが入力される。Ｄｌ
、〜Ｄ１４はダイオードで、Ｒ３゜Ｒ４は抵抗である。
さらに、マスタＦＦＭＡの出力であるトランジスタＴ３
．Ｔ４のコレクタＭＩ、 、 ＭＲとスレーブＦＦ Ｓ
ＬＶの入力端であるトランジスタＴ、、Ｔ、のベースＳ
Ｌ、ＳＲとの間は第１．第２のダイオードＤ＋、Ｄｔ
’に介して接続されている。Ｃ，ＩＣ６はダイオードＤ
、 、 Ｄｔによる接合容量Ｚ示す。
．Ｔ４のコレクタＭＩ、 、 ＭＲとスレーブＦＦ Ｓ
ＬＶの入力端であるトランジスタＴ、、Ｔ、のベースＳ
Ｌ、ＳＲとの間は第１．第２のダイオードＤ＋、Ｄｔ
’に介して接続されている。Ｃ，ＩＣ６はダイオードＤ
、 、 Ｄｔによる接合容量Ｚ示す。
動作ン説明する。今論理信号ＤＡＴＡがＨレベルとする
と、ＤＬ、ＤＲ＆！それぞれＬレベル、Ｈレベルになる
。その時クロック信号ＣＬＫがＬレベル（アクティブレ
ベル）になると、トランジスタＴ３１Ｔ４のエミッタ電
位が下がり、マスタＦＦＭＡがアクティブ状態となりト
ランジスタＴ４がオン、１゛３がオフとなる。その結果
マスタＦＦ ＭＡの出力ＭＬ、ＭＲはそれぞれＨレベル
、Ｌレベルになる。
と、ＤＬ、ＤＲ＆！それぞれＬレベル、Ｈレベルになる
。その時クロック信号ＣＬＫがＬレベル（アクティブレ
ベル）になると、トランジスタＴ３１Ｔ４のエミッタ電
位が下がり、マスタＦＦＭＡがアクティブ状態となりト
ランジスタＴ４がオン、１゛３がオフとなる。その結果
マスタＦＦ ＭＡの出力ＭＬ、ＭＲはそれぞれＨレベル
、Ｌレベルになる。
１ってスレーブＦＦ５Ｌｖの入力ＳＬ、ＳＲはＨ９Ｌレ
ベル故、トランジスタＴ、がオン、Ｔ２がオフとなり、
Ｒ，、Ｄ、 、 Ｔ、のルートで電流が流れインバータ
ＩＯの入力はＬレベルとなり出力ＱはＨレベルに、一方
Ｒ，，Ｄ、、Ｔ、のベースと電流が流れインバータ１１
の入力はＨレベルとなり出力りはＬレベルになる。
ベル故、トランジスタＴ、がオン、Ｔ２がオフとなり、
Ｒ，、Ｄ、 、 Ｔ、のルートで電流が流れインバータ
ＩＯの入力はＬレベルとなり出力ＱはＨレベルに、一方
Ｒ，，Ｄ、、Ｔ、のベースと電流が流れインバータ１１
の入力はＨレベルとなり出力りはＬレベルになる。
この状態で、一旦フロック信号ＣＬＫがＨレベル（ノン
アクティブレベル）になると、その後入力信号ＤＡＴＡ
がどう変化しようとスレーブＦＦ５ＬＶはその最初の状
態ン保持するのである。
アクティブレベル）になると、その後入力信号ＤＡＴＡ
がどう変化しようとスレーブＦＦ５ＬＶはその最初の状
態ン保持するのである。
ところが、問題点はクロック信号がＬレベルからＨレベ
ル（アクティブレベルからノンアクティブレベレ）に変
化しに時、マスタＦＦ ＭＡの出力ＭＬ ＭＲのうち特
にＬレベルにあつ７ＣＭＲ側が例えば０．７ Ｖから２
，２ｖと立上り、その立上りの電位変化がダイオードＤ
２の接合容量によるカップリングでスレーブＦＦ ＳＬ
Ｖの入力ＳＲに瞬時の電荷が入力されることにある。つ
まりそのような瞬時の電荷は入力ＳＲに接続される寄生
容量ン瞬間的に充電しその電位を立ち上げトランジスタ
ｔ２乞オフからオンにすることになる。すなわちスレー
ブＦＦ ＳＬＶの状態が反転することである。通常では
そのような瞬時の電荷は集積回路基板中に吸収されて、
はとんど問題にならなかったが、例えば高温状態等にお
いてはトランジスタのオン時のペースエミッタ間電位が
下がり、オン側のトランジスタＴ１のベース（Ｈレベル
）の電位が下がりその結集スレーブＦＦのｖｔｈが低く
なるので、前述したような瞬時の電荷でもスレーブＦＦ
が転びやすくなるのである。
ル（アクティブレベルからノンアクティブレベレ）に変
化しに時、マスタＦＦ ＭＡの出力ＭＬ ＭＲのうち特
にＬレベルにあつ７ＣＭＲ側が例えば０．７ Ｖから２
，２ｖと立上り、その立上りの電位変化がダイオードＤ
２の接合容量によるカップリングでスレーブＦＦ ＳＬ
Ｖの入力ＳＲに瞬時の電荷が入力されることにある。つ
まりそのような瞬時の電荷は入力ＳＲに接続される寄生
容量ン瞬間的に充電しその電位を立ち上げトランジスタ
ｔ２乞オフからオンにすることになる。すなわちスレー
ブＦＦ ＳＬＶの状態が反転することである。通常では
そのような瞬時の電荷は集積回路基板中に吸収されて、
はとんど問題にならなかったが、例えば高温状態等にお
いてはトランジスタのオン時のペースエミッタ間電位が
下がり、オン側のトランジスタＴ１のベース（Ｈレベル
）の電位が下がりその結集スレーブＦＦのｖｔｈが低く
なるので、前述したような瞬時の電荷でもスレーブＦＦ
が転びやすくなるのである。
なお、Ｈレベルでありだ出力ＭＬの電位は、クロック信
号面の立上り時にはＨレベルにある入力ＯＲ（約２Ｖ）
側より決まるようになり、出力ＭＬの電位の上昇は出力
ＭＲのそれよりも小さい。さらに出力ＭＬの小さな電位
の上昇による入力ＳＬへの注入電荷は、オンしているト
ランジスタＴ１のベース・エミッタへとすばやく吸収さ
れるので、その結集人力ＳＬの電位はほとんど変化しな
いのである。
号面の立上り時にはＨレベルにある入力ＯＲ（約２Ｖ）
側より決まるようになり、出力ＭＬの電位の上昇は出力
ＭＲのそれよりも小さい。さらに出力ＭＬの小さな電位
の上昇による入力ＳＬへの注入電荷は、オンしているト
ランジスタＴ１のベース・エミッタへとすばやく吸収さ
れるので、その結集人力ＳＬの電位はほとんど変化しな
いのである。
第１図は、本発明の第１の実施例で、第３図の従来例と
異なる点は、第１．第２のダイオードＤ、。
異なる点は、第１．第２のダイオードＤ、。
Ｄ、とスレーブＦＦ５ＬＶの入力である第１．第２のト
ランジスタＴ、、Ｔ２のベースＳＬ、ＳＲとの間にプル
ダウン素子Ｒｓ、Ｒ６”を設けに点である。実際には大
きな抵抗素子である。
ランジスタＴ、、Ｔ２のベースＳＬ、ＳＲとの間にプル
ダウン素子Ｒｓ、Ｒ６”を設けに点である。実際には大
きな抵抗素子である。
こうすることにより、クロック信号ＣＬＫがＬレベルか
らＨレベルに変化して、オフ状態のトランジスタＴ、の
ベースＳＲに瞬間的に電荷が入力されてもその電荷はプ
ルダウン素子Ｒ６７通してグランド側に引き抜かれるた
め、ベースＳＲの電位の立上りは緩和される。その結果
スレーブＦＦの状態は反転されにくくなる。
らＨレベルに変化して、オフ状態のトランジスタＴ、の
ベースＳＲに瞬間的に電荷が入力されてもその電荷はプ
ルダウン素子Ｒ６７通してグランド側に引き抜かれるた
め、ベースＳＲの電位の立上りは緩和される。その結果
スレーブＦＦの状態は反転されにくくなる。
なおこのプルダウン素子Ｒａ、Ｒ，は十分大きな抵抗値
Ｚ有する故、Ｈレベル側のベースＳＬの電位に影響ケ与
えることはない。具体的にはＲ，、Ｒ２が６にΩ、Ｒ３
，Ｒ４が１３にΩ、Ｒ，，Ｒ，が２叶Ωである。
Ｚ有する故、Ｈレベル側のベースＳＬの電位に影響ケ与
えることはない。具体的にはＲ，、Ｒ２が６にΩ、Ｒ３
，Ｒ４が１３にΩ、Ｒ，，Ｒ，が２叶Ωである。
第２図に示した第２の実施例では、プルダウン素子とし
ての抵抗Ｒ−ｙ、Ｒｅ ’ｌ ）ランジスタＴ、、Ｔ。
ての抵抗Ｒ−ｙ、Ｒｅ ’ｌ ）ランジスタＴ、、Ｔ。
のベース・エミッタ間に設けている。このプルダウン素
子ＲｖｌＲａにより第１の実施例と同様にＬレベル側の
ベースに瞬時して入力される電荷ン吸収する０ このプルダウン素子Ｒ，，Ｒ，はトランジスタＴ１＋Ｔ
！の動作に影響を与えない十分大なる抵抗値ンもつ。例
えばＩＯＫΩである。
子ＲｖｌＲａにより第１の実施例と同様にＬレベル側の
ベースに瞬時して入力される電荷ン吸収する０ このプルダウン素子Ｒ，，Ｒ，はトランジスタＴ１＋Ｔ
！の動作に影響を与えない十分大なる抵抗値ンもつ。例
えばＩＯＫΩである。
発明の詳細
な説明したように、本発明によれば、クロック信号の変
化がスレーブＦＦの入力レベルに影響ｌはとんど与えな
いため、それによりスレーがが反転しにく（なる。より
てマスタ・スレー″ｊＦＦの前の状態がクロック信号の
変化によって変化することはなくなり、正猟な動作が得
られる。
化がスレーブＦＦの入力レベルに影響ｌはとんど与えな
いため、それによりスレーがが反転しにく（なる。より
てマスタ・スレー″ｊＦＦの前の状態がクロック信号の
変化によって変化することはなくなり、正猟な動作が得
られる。
第１図、第２図は本発明のマスタ・スレープロ゛回路の
第１．第２の実施例の回路図、第３図は従来のマスク・
スレーブＦＦの回路図である。 図中、Ｔ 、−Ｔ ｔ 、Ｔ ｓ 、 Ｔ ４は第１．
２，３．４のトランジスタ、ＤＩＩＤ’ｌは第１ 、Ｉ
Ｔ２のダイオード。 Ｑ、Ｑは出力端子、 Ｔ）Ｉ、、ＤＲは入力端子、ＭＭ
ｔマスダＦＦ、ＳＬＶはスレーブＦＦ、ＣＬＫはクロッ
ク信号％ Ｒａｎ Ｒａｌ Ｒ？ｌ Ｒ８はプルダウン
素子である。 手続補正書（自発） 昭和 イト 月 １１ ６０、！ｊ、；）１１ １事イ１の表ｊ（＜ ３、 ｊｌｌｉ １１を４る古 ＝Ｉｔｆ’ｌとの関傅 持直出願人 住所 神奈川県用崎山中原区１：１Ｉ−１１１１４，１
１０１５番地（５２２）￥１称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中原区１小１１
１中１０１５番地富士通株式会社内 ８補ｉ１−の内容別紙の選り （１）明細書の第６頁第９行目の「フロック信号Ｊを［
クロック信号Ｊと補正する。 （２） 同書第７頁第２行目のｒｔ宜Ｊを「Ｔ！」と補
正する。 （３）同書第７頁第１０行目の「結集」を「結果Ｊと補
正する。 （４）同書第７頁第１５行目の「ＯＲ」をｒＤＲＪと補
正する。
第１．第２の実施例の回路図、第３図は従来のマスク・
スレーブＦＦの回路図である。 図中、Ｔ 、−Ｔ ｔ 、Ｔ ｓ 、 Ｔ ４は第１．
２，３．４のトランジスタ、ＤＩＩＤ’ｌは第１ 、Ｉ
Ｔ２のダイオード。 Ｑ、Ｑは出力端子、 Ｔ）Ｉ、、ＤＲは入力端子、ＭＭ
ｔマスダＦＦ、ＳＬＶはスレーブＦＦ、ＣＬＫはクロッ
ク信号％ Ｒａｎ Ｒａｌ Ｒ？ｌ Ｒ８はプルダウン
素子である。 手続補正書（自発） 昭和 イト 月 １１ ６０、！ｊ、；）１１ １事イ１の表ｊ（＜ ３、 ｊｌｌｉ １１を４る古 ＝Ｉｔｆ’ｌとの関傅 持直出願人 住所 神奈川県用崎山中原区１：１Ｉ−１１１１４，１
１０１５番地（５２２）￥１称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中原区１小１１
１中１０１５番地富士通株式会社内 ８補ｉ１−の内容別紙の選り （１）明細書の第６頁第９行目の「フロック信号Ｊを［
クロック信号Ｊと補正する。 （２） 同書第７頁第２行目のｒｔ宜Ｊを「Ｔ！」と補
正する。 （３）同書第７頁第１０行目の「結集」を「結果Ｊと補
正する。 （４）同書第７頁第１５行目の「ＯＲ」をｒＤＲＪと補
正する。
Claims (1)
- エミッタが共通接続され、ベースとコレクタがそれぞれ
交差接続された第１．第２のトランジスタン具備し、各
コレクタが出力端子に接続されたスレーブ・フリップフ
ロップと、エミッタが共通接続され、ベースとコレクタ
がそれぞれ交差接続された第３．第４のトランジスタを
具備し、各ベースに相補の入力信号ン受けるマスターフ
リップフロップと、該第３．第４トランジスタのコレク
タと、第１．第２トランジスタのベースの間に設けられ
た第１．第２のダイオードと、該第３．第４のトランジ
スタの共通エミッタ端子に接続されたクロック信号入力
端子と該第１．第２のトランジスタの各ベースと第１．
第２のダイオードとの間に、前記クロック信号に応じて
該第１．第２のダイオードを介して入力される電荷を吸
収するプルダウン素子と乞有することン特徴とするマス
ク・スレーブ−フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086611A JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086611A JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60230714A true JPS60230714A (ja) | 1985-11-16 |
| JPH0147049B2 JPH0147049B2 (ja) | 1989-10-12 |
Family
ID=13891810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086611A Granted JPS60230714A (ja) | 1984-04-28 | 1984-04-28 | マスタ・スレ−ブ・フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719366A (en) * | 1985-10-11 | 1988-01-12 | Advanced Micro Devices, Inc. | Output state protection network for D-type flip-flop |
| US5485112A (en) * | 1988-12-21 | 1996-01-16 | Texas Instruments Incorporated | Metastable tolerant latach |
-
1984
- 1984-04-28 JP JP59086611A patent/JPS60230714A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719366A (en) * | 1985-10-11 | 1988-01-12 | Advanced Micro Devices, Inc. | Output state protection network for D-type flip-flop |
| US5485112A (en) * | 1988-12-21 | 1996-01-16 | Texas Instruments Incorporated | Metastable tolerant latach |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0147049B2 (ja) | 1989-10-12 |
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