JPH0148558B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、電子楽器その他楽音発生装置で使
用する変調効果装置に関し、特にデイジタル楽音
信号に変調効果を与えるものに関する。

従来の技術 サンプリングクロツク周波数を一定にしたまま
でデイジタル的に遅延変調をかけることができる
ようにしたデイジタル楽音変調装置としては、特
開昭58―83894号公報に示されたものが公知とな
つている。この種のデイジタル楽音変調装置で
は、同公報の第１図に示されているように、読み
書きメモリに入力信号（デイジタル楽音信号）を
入力し、アドレス演算回路によつて該メモリの書
込みアドレスと読出しアドレスを指定し、書込み
アドレスは入力信号のサンプリング周期に同期し
て規則的時間で発生するが、読出しアドレスは変
調信号発生器の出力に応じて変調したものを用い
るようにしている。このような読出しアドレスの
変調によつて、サンプリングクロツク周波数を一
定にしたままでデイジタル楽音信号を遅延変調す
ることができる。しかし、読出しアドレスの変調
による遅延変調は、１アドレス分のサンプリング
周期を最小限度とする遅延しか行えず、実用的で
ない。そこで、同公報に示された従来技術では、
メモリから読出されたデイジタル楽音信号に関し
て、隣合うサンプル点の音楽信号振幅値を変調信
号の小数部データに応じて補間することにより、
遅延変調の見かけ上の分解能を高めるようにして
いる。この点を図解すると、第４図のようであ
り、同図ａはメモリから読出されたデイジタル楽
音信号の波形図であつて、黒丸は各サンプル点毎
の振幅値S₁，S₂，S₃…を示しており、白丸は隣合
うサンプル点間の振幅値の補間によつて決定され
る振幅値S₁₂，S₂₃，S₃₄…を示している。同図ｂ
は、補間によつて決定された振幅値S₁₂，S₂₃，
S₃₄…が等しいサンプル間隔で出力される状態を
示しており、これにより、補間によつて楽音信号
が時間軸上で伸縮されることが判かる。

発明が解決しようとする問題点 しかし、上述のような従来技術では、補間によ
つて最終的に得られる各サンプル点の振幅値S₁₂，
S₂₃，S₃₄…はメモリに記憶された本来の各サンプ
ル点振幅値S₁，S₂，S₃…そのものではなく、あく
までも予測値であるにすぎない。従つて、変調の
ために入力されたデイジタル楽音信号の各サンプ
ル点振幅値を結ぶ理想の波形曲線上に必らずしも
位置するとは限らず、誤差を含んでいるものであ
る。また、補間は一般に直線補間によつて行われ
るため、ノイズが生じるおそれがあつた。更に、
補間回路はラツチ、減算器、掛算器、加算器を含
む複雑な回路構成となるため、回路規模の面でも
問題があつた。

この発明は上述の点に鑑みてなされたもので、
変調信号に従つて時間軸上で変調した状態でメモ
リから読出したデイジタル楽音信号を、補間回路
を用いることなく、更に時間軸上で微妙に変更し
得るようにした変調効果装置を提供しようとする
ものである。

問題点を解決するための手段 この発明に係る変調効果装置は、変調信号発生
手段と、所定のサンプリング周期に従つて書込み
アドレス信号を発生し、変調信号に従つて変調さ
れた状態で読出しアドレス信号を発生するアドレ
ス制御手段と、変調されるべきデイジタル楽音信
号を前記書込みアドレス信号に従つて書込み、該
デイジタル楽音信号を前記読出しアドレス信号に
従つて読出す読み書き可能なメモリと、前記変調
信号に従つて前記メモリの読出し出力を遅延させ
る遅延手段とを具えたことを特徴とするものであ
る。

作 用 遅延手段において変調信号に従つてメモリの読
出し出力を遅延させることにより、メモリから読
出されるサンプル点振幅値は全く変更することが
なく、その時間関係のみを伸縮することができ、
これにより、デイジタル楽音信号の時間軸上での
微妙な変調が実現される。本来のサンプル点振幅
値は保持されるので、得られる楽音信号のサンプ
ル点振幅値は理想の波形曲線上に必らず位置して
おり、誤差が生じない。この点について第３図を
用いて説明すると、ａはメモリの読出し出力であ
り、ｂは変調信号に従つて遅延された該メモリの
読出し出力である。ｂに示す遅延によつて得られ
たサンプル点振幅値S₁，S₂，S₃…はａに示すメモ
リの読出し出力と同じであり、その時間関係だけ
が伸縮されることが同図から明らかである。ま
た、この発明によれば、補間によつて生ずるよう
なノイズも生じず、回路構成も補間回路よりも簡
単となる。

実施例 以下添付図面を参照してこの発明の実施例につ
き詳細に説明しよう。

第１図及び第２図はこの発明に係る変調効果装
置の基本構成を夫々示すブロツク図であり、変調
信号発生手段１は変調信号をデイジタルで発生す
るものである。アドレス制御手段２は、変調され
るべきデイジタル楽音信号のサンプリング周期に
対応する所定のサンプリング周期に従つて書込み
アドレス信号を発生すると共に、変調信号発生手
段１で発生された変調信号に従つて変調された状
態で読出しアドレス信号を発生するものである。
読み書きメモリ３は、変調されるべきデイジタル
楽音信号をデータ入力に入力し、書込みアドレス
信号に従つて該楽音信号のサンプル点振幅値デー
タを書込み、記憶されたサンプル点振幅値データ
を読出しアドレス信号に従つて読出す。書込みア
ドレス信号及び読出しアドレス信号の発生タイミ
ングはサンプリング周期に同期している。

書込みは書込みアドレス信号によつて常に規則
的に行われ、入力されたデイジタル楽音信号の各
サンプル点振幅値データはメモリ３の各アドレス
に次々に記憶される。一方、読出しアドレス信号
は変調信号によつて変調されるので、メモリ３に
記憶したサンプル点振幅値データは等間隔アドレ
スでは読出されず、位相変調された状態で読出さ
れる。しかし、読出しアドレスの変調のみでは１
サンプリング周期に対応する位相量を最小限度
（最小分解度）としてしか変調できないので、余
り良い分解能が得られない。

そこで、位相変調の分解能を高めるために遅延
手段４及び５が設けられている。遅延手段４及び
５は、変調信号に従つてメモリ３の読出し出力を
遅延させるためのものである。変調信号発生手段
１から発生された変調信号は、いわば整数部と小
数部に分けて利用されるようになつており、その
整数部が読出しアドレスの変調のためにアドレス
制御手段２で利用され、その小数部や遅延手段
４，５で利用される。

第１図は、メモリ３から一旦読出した各サンプ
ル点振幅値データを信号遅延手段４に与え、この
信号遅延手段４における遅延時間を前記変調信号
の小数部に応じて可変制御することによりメモリ
３の読出し出力の遅延を実現したものである。

第２図は、メモリ３の読出しタイミングそのも
のを読出しタイミング遅延手段５によつて可変遅
延制御することによりメモリ３の読出し出力の遅
延を実現したものである。読出しタイミング遅延
手段５による遅延時間は、前記変調信号の小数部
に応じて可変制御される。

次に、第１図の基本構成を採用した一実施例に
つき、第５図を参照して説明する。

変調信号発生手段１は、変調信号発生器１１
と、この発生器１１で発生したデイジタル変調信
号に変調深さ係数を掛算する掛算器１２とを含ん
でいる。アドレス制御手段２は、サンプリング周
期に対応するクロツクパルスφ₀を逐次カウント
するモジユロＮのカウンタ２１と、このカウンタ
２１のカウント出力をゲートして書込みアドレス
信号として出力するゲート２２と、カウンタ２１
のカウント出力を掛算器１２から出力された変調
信号の整数部データISによつて変調するための演
算器２３と、この演算器２３の出力をゲートして
読出しアドレス信号として出力するゲート２４と
を含んでいる。カウンタ２１のモジユロ数Ｎは、
メモリ３の全アドレス数に対応する。演算器２３
は、一例として加減算器であり、サインビツトに
よつて正負符号が区別された変調信号の整数部デ
ータISを入力して、該データISをカウンタ２１の
出力（すなわち書込アドレス信号）に加算又は減
算すると共に、所定のオフセツト値OFSを減算
（又は加算）する。こうして、書込みアドレス信
号を変調信号の整数部に従つて変調し、かつこれ
を所定値だけオフセツトしたものが、読出しアド
レス信号となる。オフセツトは、同じサンプリン
グ周期内で行われるメモリ３の読出しと書込みが
干渉し合わないようにするために、読出しアドレ
スと書込みアドレスに適当なずれをもたせるため
の制御である。

両ゲート２２，２４の出力はワイヤードオア接
続されてメモリ３のアドレス入力ADRSに与えら
れる。メモリ３のデータ入力DIには、前述の通
り、変調されるべきデイジタル楽音信号が与えら
れる。

信号遅延手段４は、メモリ３の読出し出力を入
力したラツチ回路４１と、ダウンカウンタ４２を
含む。掛算器１２から出力された変調信号の小数
部データFRが反転制御回路１３に与えられ、そ
の正負に応じて該データFRの各ビツトが反転若
しくは非反転制御される。例えば、掛算器１２か
ら出力された変調信号のサインビツトが反転制御
回路１３の制御入力に与えられ、反転制御回路１
３では、このサインビツトが「正」のとき、小数
部データFRを反転してデータとして出力し、
サインビツトが「負」のときは該小数部データ
FRを反転せずにそのまま出力する。ダウンカウ
ンタ４２は、反転制御回路１３から出力された小
数部データFR若しくはその反転データをプリ
セツトデータ入力PDに入力し、プリセツト制御
入力PSに加わるクロツクパルスφ₁が“１”のと
きプリセツト入力されたデータFR又はを取り
込み、その後、カウント内容が零になるまでマス
タクロツクパルスφ_Mをダウンカウントする構成
である。カウンタ４２から出力されるゼロ検出パ
ルスZ₀がラツチ回路４１のラツチ制御入力に与え
られるようになつており、カウント内容が零にな
つたとき該パルスZ₀が“１”に立上り、メモリ３
の読出し出力をラツチする。ラツチ回路４１にラ
ツチされた信号はこの変調効果装置の出力信号と
して出力され、例えばＤ／Ａ変換器等に与えられ
る。

サンプリングクロツクパルスφ₀の一例を示す
と第６図のようであり、マスタクロツクパルス
φ_Mの１周期分のパルス幅と、デイジタル楽音信
号の１サンプリング周期Ｔに同期した周期を持つ
ている。このサンプリングクロツクパルスφ₀は、
前述の通りカウンタ２１のカウントクロツクとし
て使用されるほか、掛算器１２の演算イネーブル
信号としても使用される。掛算器１２は、このパ
ルスφ₀によつてサンプリング周期の冒頭で変調
深さ係数と変調信号の掛算を行い、以後そのサン
プリング周期中はその掛算結果を保持出力する。

サンプリングクロツクパルスφ₀から幾らか遅
れて第６図に示すようにそれと同一パルス幅、同
一周期のクロツクパルスφ₁が発生される。この
クロツクパルスφ₁によつて演算器２３がイネー
ブルされて前述のアドレス変調及びオフセツト演
算を行い、以後次のパルスφ₁の発生タイミング
までその演算結果を保持出力する。このクロツク
パルスφ₁はゲート２２にも加えられる。第６図
に示すように、このクロツクパルスφ₁を反転し
た信号がクロツクパルスφ₂であり、これがゲー
ト２４に加えられると共に、メモリ３のリード／
ライト入力Ｒ／にも与えられる。

メモリ３は入力Ｒ／に加えられたパルスφ₂
が“０”のとき書込みモードとされる。このとき
ゲート２２がパルスφ₁の“１”により開かれて
おり、カウンタ２１のカウント内容が該ゲート２
２を通過して書込みアドレス信号としてメモリ３
のアドレス入力ADRSに与えられる。カウンタ２
１はサンプリングクロツクパルスφ₀によつて１
サンプリング周期毎に１カウントアツプされる。
従つて、入力デイジタル楽音信号の各サンプル点
毎の振幅値データがメモリ３内の順次アドレスに
順番に記憶される。

メモリ３は入力Ｒ／に加えられたパルスφ₂
が“１”のとき読出しモードとされる。このとき
ゲート２４が開放されており、演算器２３の出力
が読出しアドレス信号としてアドレス入力ADRS
に与えられる。ここでもし、カウンタ２１の出力
つまり書込みアドレス信号が変調信号によつて変
調されなかつたならば、書込みアドレス信号を単
に一定値オフセツトしただけのものが読出しアド
レス信号となり、読出しアドレスの進み具合は全
く変調されず、従つて、全く変調されないデイジ
タル楽音信号がメモリ３から読出される。しか
し、カウンタ２１のカウント出力が変調信号の整
数部ISによつて変調されることにより、読出しア
ドレスの進み具合が変調され、結果的に位相変調
されたデイジタル楽音信号がメモリ３から読出さ
れる。例えば、変調信号が正の符号を持つときは
進相方向に（時間軸上で波形を圧縮する方向に）
変調され、負の符号を持つときは遅相方向に（時
間軸上で波形を伸長する方向に）変調される。

ダウンカウンタ４２はクロツクパルスφ₁のタ
イミングで小数部データFR又はその反転データ
FRをプリセツトし、その後、カウント内容が零
になるまでマスタクロツクパルスφ_Mをダウンカ
ウントする構成であるため、第６図に示すよう
に、クロツクパルスφ₁の立下り（つまりクロツ
クパルスφ₂の立上り）から小数部データFR又は
反転データの値に対応する数のマスタクロツ
クパルスφ_Mがカウントされたときゼロ検出パル
スZ₀が発生される。このゼロ検出パルスZ₀のタイ
ミングでメモリ３の読出し出力がラツチ回路４１
にラツチされ、該ラツチ回路４１から出力され
る。従つて、メモリ３の読出し出力は、クロツク
パルスφ₂の立上りタイミングで読出し開始され
たときに直ちに出力されるのではなく、小数部デ
ータFR又はの値に応じた微小時間だけ遅延さ
れることになる。この遅延時間の最大値は１サン
プリング周期Ｔであり、１サンプリング周期未満
の時間軸変調（位相変調）が変調信号の小数部デ
ータFRに応じて遅延手段４によつて付与される
ことになる。明らかなように、１サンプリング周
期Ｔを越える変調は、変調信号の整数部データIS
に応じてメモリ３の読出しアドレスを変調するこ
とにより実現される。

なお、反転制御回路１３は小数部データFRに
応じた遅延制御を変調信号の正負に応じて進相制
御又は遅相制御に切換えるためのものであり、例
えば正のときは小数部データFRに応じた変調を
進相方向の変調とし、負のときは遅相方向の変調
とするよう機能する。上述では、反転制御回路１
３において、サインビツトが正のとき小数部デー
タFRを反転し、負のときは反転しないようにし
ているが、これに限らず、整数部データISと小数
部データFRのデータ形式によつては上述とは逆
に正のとき非反転で負のとき反転するようにして
もよい。

第７図は、第１図の基本構成を採用した別の実
施例を示すものである。第５図と異なるのは信号
遅延手段４の部分であり、他は同一である。第７
図の実施例では、メモリ３の読出し出力を多段の
シフトレジスタ４３に入力し、読出されたサンプ
ル点振幅値データそのものを所望時間だけ遅延す
るようにしている。反転制御回路１３から出力さ
れた変調信号の小数部データFR又はその反転デ
ータがラツチ回路４４に入力され、クロツク
パルスφ₁のタイミングでラツチされる。シフト
レジスタ４３は、ラツチ回路４４から与えられる
小数部データFR又はの値に応じて信号遅延ス
テージ数を可変制御し得る構成のものである。シ
フトレジスタ４３はマスタクロツクパルスφ_Mに
従つてシフト制御されるものであり、メモリ３か
ら読出されたサンプル点振幅値データを、変調信
号の小数部データFR又はに対応するステージ
数だけ該マスタクロツクパルスφ_Mに従つて遅延
し、出力する。こうして、第５図と同様の遅延制
御がなされる。

シフトレジスタ４３の一例を示すと第８図のよ
うであり、マスタクロツクパルスφ_Mによつて制
御される遅延回路４３ａ〜４３ｎと加算器４４ａ
〜４４ｎとから成る遅延回路列のステージ数は１
サンプリング周期Ｔ分のマスタクロツクパルス
φ_Mの数に対応しており、最大で１サンプリング
周期Ｔに対応する遅延が可能である。分配器４５
は、入力DIに与えられたサンプル点振幅値デー
タを変調信号の小数部データFR又はに応じて
所定の遅延ステージに分配する。分配されたサン
プル点振幅値データはゲート４６を介して遅延回
路列内の遅延回路４３ａ、加算器４４ａ〜４４ｎ
のいずれかに入力される。ゲート４６は、クロツ
クパルスφ₂の立上りを微分した微分回路４７の
出力によつて可能化される。

第９図は、第２図の基本構成を採用した一実施
例を示すものである。第５図と異なるのは読出し
タイミング遅延手段５の部分であり、他は同一で
ある。読出しタイミング遅延手段５はメモリ３の
読出し出力をラツチするためのラツチ回路５１と
ダウンカウンタ５２とを含んでいる。ダウンカウ
ンタ５２は第５図のダウンカウンタ４２と同一の
ものであり、クロツクパルスφ₁の立下り時から
変調信号の小数部データFR又はに対応する時
間後にゼロ検出パルスZ₀を出力する。このゼロ検
出パルスZ₀はメモリ３のリード制御入力Ｒに与え
られると共にラツチ回路５１のラツチ制御入力に
与えられる。メモリ３のライト制御入力Ｗにはク
ロツクパルスφ₁が与えられる。従つて、メモリ
３にはクロツクパルスφ₂の立上りに対応してゲ
ート２４を介して読出しアドレス信号が与えられ
るが、直ちには読出されず、変調信号の小数部デ
ータFR又はの値に対応する時間だけ遅れて読
出し可能となり、そのとき読出される。読出され
たサンプル点振幅値データは同時にラツチ回路５
１にラツチされ、出力される。

第１０図は、変調信号の正負に応じて反転又は
非反転制御された小数部データFR又はを得る
ための回路部分の変更例を示す図で、第５図、第
７図、第９図の掛算器１２、演算器２３及び反転
制御回路１３の回路部分に置換し得るものであ
る。第１０図の場合、演算器２３には変調信号の
整数部データISのみならず小数部データFRも入
力される。前述と同様に、演算器２３において整
数部データISはカウンタ２１のカウント出力に対
して加算又は減算され、かつその演算結果に対し
てオフセツトデータOFSが減算（又は加算）さ
れる。演算器２３において、小数部データFRの
加算又は減算対象となる数は０であり、変調信号
のサインビツトが正のときつまりデータFRを加
算すべきときは該データFRが演算器２３の小数
部出力からそのまま出力され、サインビツトが負
のときつまりデータFRを減算すべきときは該デ
ータFRが演算器２３の内部で反転されて反転デ
ータが該演算器２３の小数部出力から出力さ
れる。

演算器２３の小数部出力から出力されたデータ
FR又はは反転回路１４に加えられてその各ビ
ツトが反転され、FRはに、はFRに変換さ
れる。こうして、前述と同様に、変調信号が正の
ときはデータが、負のときはデータFRが反転
回路１４から出力される。反転回路１４の出力デ
ータFR又はは、ダウンカウンタ４２（第５図
の場合）あるいはダウンカウンタ５２（第９図の
場合）のプリセツトデータ入力PDに、あるいは
ラツチ回路４４（第７図の場合）に、入力され
る。演算器２３の整数部出力は前述と同様にゲー
ト２４に入力される。

前述の通り、変調信号が正のときは小数部デー
タFRをそのまま使用し、負のときは反転データ
FRを使用するようにしてもよい場合があり、そ
の場合は反転回路１４は不要である。

なお、第５図又は第９図のダウンカウンタ４
２，５２に代えてアツプカウンタを使用し、ゼロ
検出パルスZ₀に代えて所定カウント値検出パルス
を用いるようにすることも可能であり、その場合
は、変調信号の正負に応じた小数部データFRの
反転・非反転制御はダウンカウンタを用いたとき
と逆になる。

変調信号の小数部データFRに応じた遅延時間
を設定するための手段として、第５図、第９図の
ダウンカウンタ４２，５２に代えて第１１図、第
１２図に示すような回路を用いることが可能であ
る。第１１図は、クロツクパルスφ₁のタイミン
グでラツチ回路５３に小数部データFRをラツチ
すると共にカウンタ５４をリセツトし、その後カ
ウンタ５４でマスタクロツクパルスφ_Mをカウン
トし、ラツチ回路５３とカウンタ５４の出力が一
致したとき比較器５５からゼロ検出パルスZ₀を出
力するようにした例を示す。第１２図は、マスタ
クロツクパルスφ_Mによつてシフト制御される多
段の（１サンプリング周期Ｔに対応するステージ
数の）シフトレジスタ５６を具え、クロツクパル
スφ₁のタイミングで発生する信号“１”を小数
部データFRに応じてシフトレジスタ５６のどの
ステージに分配すべきかをセレクトゲート５７で
選択し、シフトレジスタ５６の最終ステージ出力
をゼロ検出パルスZ₀として出力するようにした例
を示す。

なお、上記実施例では１チヤンネル分のデイジ
タル楽音信号を変調する場合について説明した
が、時分割処理により、又は並列処理により、複
数チヤンネルのデイジタル楽音信号の変調が可能
であるのは勿論である。

また、上記実施例では、入力デイジタル楽音信
号に対して１系列の変調（１つの変調信号に基づ
く変調）を行う場合について説明したが、前述の
特開昭58―83894号に示されているように、時分
割処理又は並列処理により、入力デイジタル楽音
信号に対して複数系列の変調（互いに異なる複数
の変調信号に基づく変調）を行うようにしてもよ
いものである。

また、メモリ３の読み書き制御は上述のような
専用回路による制御に限らず、コンピユータプロ
グラムによる制御であつてもよい。例えば、特開
昭58―14191号又は特開昭58―50595号に示される
ように変調効果装置においてコンピユータプログ
ラムによる制御を用いることが知られている。ま
た、変調信号発生器１１は如何なる構成を採用し
てもよく、例えば特開昭57―14894号に示された
ようなメモリ読出し方式、あるいは演算方式ある
いはアナログの変調信号をＡ／Ｄ変換する方式な
ど、任意のものを用いることができる。

発明の効果 以上の通りこの発明によれば、補間回路を用い
ることなく高分解能で変調を行うことができるの
で、構成が簡単であると共に入力楽音信号に忠実
な誤差成分のない変調出力信号を得ることができ
る。

【図面の簡単な説明】

第１図はこの発明に係る変調効果装置の基本構
成を示すブロツク図、第２図はこの発明に係る別
の基本構成を示すブロツク図、第３図はこの発明
に従う楽音信号の位相変調原理を示す波形図、第
４図は従来技術に従う楽音信号の位相変調原理を
示す波形図、第５図は第１図の基本構成に係る一
実施例を示す電気的ブロツク図、第６図は第５図
で用いるクロツクパルス及び出力パルスの一例を
示すタイミングチヤート、第７図は第１図の基本
構成に係る別の実施例を示す電気的ブロツク図、
第８図は第７図における遅延ステージ数可変のシ
フトレジスタの一具体例を示すブロツク図、第９
図は第２図の基本構成に係る一実施例を示す電気
的ブロツク図、第１０図は第５図、第７図、第９
図の掛算器、演算器及び反転制御回路の回路部分
に置換し得る回路例を示すブロツク図、第１１図
及び第１２図は第５図及び第９図のダウンカウン
タに置換し得る回路例を夫々示すブロツク図、で
ある。 １…変調信号発生手段、２…アドレス制御手
段、３…読み書き可能なメモリ、４…信号遅延手
段、５…読出しタイミング遅延手段、４１，４
４，５１…ラツチ回路、４２，５２…ダウンカウ
ンタ、４３…シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 変調信号発生手段と、 所定のサンプリング周期に従つて書込みアドレ
   ス信号を発生し、前記変調信号に従つて変調され
   た状態で読出しアドレス信号を発生するアドレス
   制御手段と、 変調されるべきデイジタル楽音信号を前記書込
   みアドレス信号に従つて書込み、該デイジタル楽
   音信号を前記読出しアドレス信号に従つて読出す
   読み書き可能なメモリと、 前記変調信号に従つて前記メモリの読出し出力
   を遅延させる遅延手段と、 を具えた変調効果装置。 ２ 前記遅延手段は、前記メモリから読出された
   デイジタル楽音信号を遅延するための信号遅延回
   路と、前記変調信号に従つて該信号遅延回路によ
   る遅延時間を制御する遅延制御回路とを具えるも
   のである特許請求の範囲第１項記載の変調効果装
   置。 ３ 前記遅延手段は、前記変調信号に従つて遅延
   時間を設定し、この遅延時間に従つて前記メモリ
   の読出しタイミングを遅延させる手段から成るも
   のである特許請求の範囲第１項記載の変調効果装
   置。 ４ 前記変調信号発生手段は、整数部と小数部と
   から成る前記変調信号を発生するものであり、前
   記アドレス制御手段では整数部の変調信号に従つ
   て前記変調を行うことにより前記読出しアドレス
   信号を形成し、前記遅延手段では小数部の変調信
   号に従つて前記遅延を行うものである特許請求の
   範囲第１項記載の変調効果装置。