JPS60235196A - 変調効果装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、電子楽器その伯楽音発生装置で使用する変
調効果装置に関し、特にディジクル楽音信号に変調効果
を与えるものに関する。

従来の技術 ザンプリンタクロノク周波数を一定にしたままでティジ
クル的に遅延変調をかけることができるようにしたティ
ジクル楽音変調装置としては、特開昭５８−８３８９４
号公報に示されたものが公知きなっている。この種のテ
ィジクル楽音変調装置では、同公報の第１図に示されて
いるように、読み書きメモリに入力信号（ディジクル楽
音信号）を入力し、アドレス演算回路によって該メモリ
の書込みアドレスと読出しアドレスを指定し、書込みア
ドレスは入力信号のサンプリング周期に同期して規則的
時間で発生するが、読出しアドレスは変調信号発生器の
出力に応じて変調したものを用いるようにしている。こ
のよ・うな読出しアドレスの変調によって、ザンブリン
グクロノク周波数を一定にしたままでディジクル楽音信
号を遅延変調することができる。しかし、読出しアドレ
スの変調による遅延変調は、１アドレス分のサンプリン
グ周期を最小限度とする遅延しか行えず、実用的でない
。

そこで、同公報に示された従来技術では、メモリから読
出されたディジクル楽音信号に関して、隣合うサンプル
点の楽音信号振幅値を変調信号の小数部テークに応じて
補間するこ吉により、遅延変調の見かけ上の分解能を高
めるようにしている。

この点を図解すると、第４図のようであり、同図（ａ）
はメモリから読出されたディジクル楽音信号の波形図で
あって、黒丸は各→ノーンプル点毎の振幅値Ｓ、、Ｓ、
、、Ｓ３　・・・を示しており、白丸は隣合うサンプル
点間の振幅値の補間によって決定される振幅値Ｓ　１２
　、Ｓ　２３　、Ｓ　３４・・・を示している。同図（
１））は、補間によって決定された振幅値ＳＩ２＋Ｓ２
３゜Ｓ３４・・・が等しい→ノーンプル間隔で出力され
る状態を示しており、これにより、補間によって楽音信
号が時間軸上で伸縮されるこ吉が判かる。

しかし、上述のような従来技術では、補間によって最終
的に得られる各サンプル点の振幅値Ｓ、２゜Ｓ２３．Ｓ
３４・・・はメモリに記憶された本来の各サンプル点振
幅値ＳＩ　＋　Ｓ２　＋　Ｓ３　・・・そのものではな
く、あくまでも予測値であるにすぎない。従って、変調
のために入力されたディジクル楽音信号の各サンプル点
振幅値を結ぶ理想の波形曲線上に必らずしも位置すると
は限らず、誤差を含んでいるものである。また、補間は
一般に直線補間によって行われるため、ノイズが生じる
おそれがあった。更に、補間回路はランチ、減算器、掛
算器、加算器を含む複雑な回路構成きなるため、回路規
模の面でも問題があった。

この発明は上述の点に鑑みてなされたもので、変調信号
に従って時間軸上で変調した状態でメモリから読出した
ディジクル楽音信号を、補間回路を用いることなく、更
に時間軸上で微妙に変更し得るようにした変調効果装置
を提供しようとするものである。

この発明に係る変調効果装置は、変調信号発生手段型、
所定の一リーンブリンク周期に従って書込みアドレス信
号を発生し、変調信号に従って変調された状態で読出し
アドレス信号を発生ずるアドレス制御手段と、変調され
るべきディジクル楽音信号を前記１゛込みアドレス信号
に従って書込み、該ディジクル楽音信号を前記読出しア
ドレス信号に従って読出す読み書き可能なメモリと、前
記変調信号に従って前記メモリの読出し出力を遅延させ
る遅延手段とを具えたことを特徴とするものである。

作用 遅延手段において変調信号に従ってメモリの読出し出力
を遅延させるこ吉により、メモリから読出されるサンプ
ル点振幅値は全く変更するこさなく、その時間関係のみ
を伸縮することができ、これにより、ディジクル楽音信
号の時間軸上での微妙な変調が実現される。本来のサン
プル点振幅値は保持されるので、得られる楽音信号のサ
ンプル点振幅値は理想の波形曲線上に必らず位置してお
リ、誤差が生じない。この点について第３図を用いて説
明すると、（ａ）はメモリの読出し出力であり、（１）
）は変調信号に従って遅延された該メモリの読出し出力
である。（１〕）に示す遅延によって得られたサンプル
点振幅値ＳＩ　＋　Ｓ２　＋　Ｓ３　・・・は（ａ）に
示すメモリの読出し出力と同じであり、その時間関係だ
けが伸縮されることが同図から明らかである。

また、この発明によれば、補間によって生ずるようなノ
イズも生じず、回路構成も補間回路よりも簡単となる。

実施例 以下部イ」図面を参照してこの発明の実施例につき詳細
に説明しよう。

第１図及び第２図はこの発明に係る変調効果装置の基本
構成を夫々示すブロック図であり、変調信号発生手段１
は変調信号をティジクルで発生するものである。アドレ
ス制御手段２は、変調されるべきディジクル楽音信号の
サンブリンク周期に対応する所定のサンプリング周期に
従って書込みアドレス信号を発生ずるさ共に、変調信号
発生器（７） 段１で発生された変調信号に従って変調された状態で読
出しアドレス信号を発生するものである。

読み書きメモリ６は、変調されるべきテイジタル楽音信
号をデーり入力に入力し、書込みアドレス信号に従って
該楽音信号のサンプル点振幅値データを書込み、記憶さ
れたザンプル点振幅値テ−りを読出しアドレス信号に従
って読出す。書込みアドレス信号及び読出しアドレス信
号の発生タイミングはサンブリンク周期に同期している
。

書込みは書込みアドレス信号によって常に規則的に行わ
れ、入力されたディジクル楽音信号の各サンプル点振幅
値データ（オメモリ乙の各アドレスに次々に記憶される
。一方、読出しアドレス信号は変調信号によって変調さ
れるので、メモリ乙に記憶した→）−ンプル点振幅値テ
−りは等間隔アドレスでは読出されず、位相変調された
状態で読出される。しかし、読出しアドレスの変調のみ
では１ザンプリンタ周期に対応する位相量を最小限度（
最小分解塵）古してしか変調できないので、余り良い分
解能か得られない。

（８） そこで、位相変調の分解能を高めるために遅延手段４及
び５が設けられている。遅延手段４及び５は、変調信号
に従ってメモリ６の読出し出力を遅延させるためのもの
である。変調信号発生器段１から発生された変調信号は
、いイっは整数部と小数部に分けて利用されるようにな
っており、その整数部が読出しアドレスの変調のために
アドレス制御手段２で利用され、その小数部が遅延手段
４゜５で利用される。

第１図は、メモリ３から一旦読出した各サンプル点振幅
値データを信号遅延手段４に与え、この信号遅延手段４
における遅延時間を前記変調信号の小数部に応じて可変
制御することによりメモリ３の読出し出力の遅延を実現
したものである。

第２図は、メモリ３の読出しタイミングそのものを読出
しタイミング遅延手段５によって可変遅延制御すること
によりメモリ乙の読出し出力の遅延を実現したものであ
る。読出しタイミング遅延手段５による遅延時間は、前
記変調信号の小数部に応じて可変制御される。

次に、第１図の基本構成を採用した一実施例につき、第
５図を参照して説明する。

変調信号発生手段１は、変調信号発生器１１と、この発
生器１１で発生したディジクル変調信号に変調深さ係数
を掛算する掛算器１２とを含んでいる。アドレス制御手
段２は、サンブリンク周期に対応するクロックパルスφ
０を逐次カランＩ・するモジコロＮのカウンタ２１と、
このカウンタ２１のカウント出力をゲートシて書込みア
ドレス信号として出力するゲ−１−２２と、カウンタ２
１のカウント出力を和算器１２から出力された変調信号
の整数部テークＩｓによって変調するための演算器２３
と、この演算器２３の出力をゲートシて読出しアドレス
信号さして出力するゲート２４とを含んでいる。カウン
タ２１のモジ−口数Ｎは、メモリ乙の全アドレス数に対
応する。演算器２３は、−例として加減算器であり、ザ
インビノトによって正負符号が区別された変調信号の整
数部テークＩＳを入力して、該テークＩＳをカウンタ２
１の出力（すなわち書込アドレス信号）に加算又は減算
する吉共に、所定のオフナノ１〜値ＯＦＳを減算（又は
加算）する。こうして、書込みア［・レス信号を変調信
号の整数部に従って変調し、かつこれを所定値だけオフ
セノｌ−シたものが、読出しアドレス信号となる。オフ
セットは、同じサンプリング周期内で行イっれるメモリ
３の読出しくｌ！：書込みか干渉し合わないようにする
ために、読出しアドレスと書込みアドレスに適当なずれ
をもたせるだめの制御である。

両ゲ−１−２２、２４の出力はワイヤードオア接続され
てメモリ６のアドレス入力ＡＤＲ８に４えられる。メモ
リ３のテ−り入力ＤＩには、前述の通り、変調されるべ
きティジクル楽音信号か与えられる。

信号遅延手段４は、メモリ乙の読出し出力を入力したラ
ッチ回路４１と、ダウンカウンタ４２を含む。掛算器１
２から出力された変調信号の小数部データＦＲが反転制
御回路１３に与えられ、その正負に応じて該データＦＲ
の各ビットが反転若しくは非反転制御される。例えば、
掛算器１２か（１］） ら出力された変調信号のザインヒノトが反転制御回路１
６の制御入力に与えられ、反転制御回路１６では、この
ザインヒノＩ・か「正」のとき、小数部テ−りＦＲを反
転してテーク■吉して出力し、ザインヒノ］・か［狗−
１のときは該小数部テ−りＦＲを反転ぜすにそのまま出
力する。ダウンカウンタ４２は、反転制御回路１３から
出力された小数部ブークＦＲ若しくはその反転テ−り下
１をプリセットデータ入力ＰＤに入力し、プリセノ］・
制御人力ＰＳに加わるり１］ツクパルスφ１が′］゛の
さきプリセット入力されたテ−りＦＲ又は〒１を取り込
み、その後、カランｉ・内容か零になる才でマスククロ
ックパルスφＭをダウンカウントする構成である。カウ
ンタ４２から出力されるゼ゛ロ検出パルスＺ。かラッチ
回路４１のラッチ制御入力に与えられるようになってお
り、カラン］へ内容が零になったさき該パルスＺｏか１
′°に立−にり、メモリ乙の読出し出力をラッチする。

ランチ回路４１にラッチされた信号はこの変調効果装置
の出力信号として出力され、例えばＤ　／　Ａ変換器等
に与え（１２） られる。

→ノーンプリングクロックパルスφ０の一例を示すと第
６図のようであり、マスククロックパルスφＭの１周期
分のパルス幅と、ティジクル楽音信号の］サンプリング
周期Ｔに同期した周期を持っている。このサンプリング
クロックパルスφ０は、前述の通りカウンタ２１のカラ
ン１−クロックとしてφ０によってサンプリング周期の
冒頭で変調深さ係数と変調信号の掛算を行い、以後その
サンプリング周期ｒ１月はその掛算結果を保持出力する
。

サンプリングクロックパルスφ。から幾らか遅れて第６
図に示すようにそれと同一パルス幅、同一周期のクロッ
クパルスφ１が発生される。このクロックパルスφ１に
よって演算器２３がイネーブルされて前述のアドレス変
調及びオフセノ）・演算を行い、以後次のパルスφ１の
発生タイミングまでその演算結果を保持出力する。この
クロックパルスφ１はゲート２２にも加えられる。第６
図に示すように、このクロックパルスφ１を反転した信
号がクロックパルスφ２であり、これがゲ−１・２４に
加えられると共に、メモリ３のリード／ライＩ・入力Ｒ
／Ｗにも力えられる。

メモリ３は入力Ｒ／Ｗに加えられたパルスφ２が”　ｏ
　”のとき書込みモードとされる。この吉きゲ−１−２
２がパルスφ１の］“により開かれており、カウンタ２
１のカランｌ−内容が該ゲート２２を通過して書込みア
ドレス信号としてメモリ３のアドレス入力ＡＤＲ８に与
えられる。カウンタ２１はサンプリングクロックパルス
φ０によって１→ノ一ンプリング周期毎に１カウン１へ
アンプされる。従って、入力ディジタル楽音信号の各サ
ンプル点毎の振幅値テークがメモリ３内の順次アドレス
に順番に記憶される。

メモリ３は入力Ｒ／Ｗに加えられたパルスφ２が１“の
とき読出しモードとされる。このときゲート２４が開放
されており、演算器２６の出力が読出しアドレス信号古
してアドレス人力ＡＤＲ８に与えられる。ここでもし、
カウンタ２１の出力つまり書込みアドレス信号が変調信
号によって変調されなかったなら（′！、書込みアドレ
ス信号を単に一定値オフセットシただけのものが読出し
アドレス信号となり、読出しアドレスの進み具合は全く
変調されず、従って、全く変調されないティジクル楽音
信号がメモリ６から読出される。しかし、カウンタ２１
のカウント出力か変調信号の整数部丁ｓによって変調さ
れることにより、読出しアドレスの進み具合が変調され
、結果的に位相変調されたティジクル楽音信号がメモリ
６から読出される。例えば、変調信号が正の符号を持っ
ときは進相方向に（時間軸上で波形を圧縮する方向に）
変調され、負の符号を持つときは遅相方向に（時間軸上
で波形を伸長する方向に）変調される。

ダウンカウンタ４２はクロックパルスφ１のタイミング
で小数部デーりＦＲ又はその反転テーク−「玉をプリセ
ノトシ、その後、カラン（・内容が零になるまでマスク
クロックパルスφＭをダウンカウントする構成であるた
め、第６図に示すように、クロックパルスφ１の立下り
（つまりクロノクパ（１５） ルスφ２の立−Ｆつ）から小数部テークＦＲ又は反転テ
−りＦＲの値に対応する数のマスククロックパルスφＭ
がカウントされたときセ゛ロ検出パルスＺｏが発生され
る。このゼ知検出パルスＺｏのタイミンクでメモリ乙の
読出し出力がラッチ回路４１にラッチされ、該ラッチ回
路４１から出力される。

従って、メモリ３の読出し出力は、クロックパルスφ２
の立上りタイミンクで読出し開始されたさきに直ちに出
力されるのではなく、小数部データＦＲ又は丁１の値に
応じた微小時間たけ遅延されることになる。この遅延時
間の最大値は１ザンプリンク周期Ｔであり、１ザンブリ
ング周期未満の時間軸変調（位相変調）か変調信号の小
数部テークＦＲに応じて遅延手段４によって付与される
ことになる。明らかなように、１ザンプリンク周期Ｔを
越える変調は、変調信号の整数部テ−りＩＳに応じてメ
モリ乙の読出しアドレスを変調することにより実現され
る。

なお、反転制御回路１６は／」汽数部テークＦＲに応じ
た遅延制御を変調信号の正負に応じて進相側（１６） 御又は遅相制御に切漠えるためのものであり、例えは正
のときは小数部テークＦＲに応じた変調を進相方向の変
調とし、負のときは遅相方向の変調とするよう機能する
。上述では、反転制御回路１６において、ザインヒノ）
・か正のとき小数部テ−りＦＲを反転し、負のさきは反
転しないようにしているが、これに限らず、整数部テ−
りＩＳと小数部デーりＦＲのデータ形式によっては上述
とは逆に正の古き非反転で負のとき反転するようにして
もよい。

第７図は、第１図の基本構成を採用した別の実施例を示
すものである。第５図と異なるのは信号遅延手段４の部
分であり、他は同一である。第７図の実施例では、メモ
リ６の読出し出力を多段のシフトレジスク４３に入力し
、読出されたザンブル点振幅値テ−りそのものを所望時
間だけ遅延するようにしている。反転制御回路１３から
出力された変調信号の小数部データＦＲ又はその反転デ
ータ■１がラッチ回路４４に入力され、クロックパルス
φＩのタイミングでラッチされる。シフトレジスフ４３
は、ラッチ回路４４から力えられる小数部テ−りＦＲ又
はＦＲの値に応じて信号遅延ステージ数を可変制御し得
る構成のものである。

シフトレジスク４６はマスククロックパルスφＭに従っ
てシフ］・制御されるものであり、メモリ３から読出さ
れたサンプル点振幅値テ−りを、変調信号の小数部テ−
りＦＲ又はｌに対応するステージ数だけ該マスククロッ
クパルスφＭに従って遅延し、出力する。こうして、第
５図々同様の遅延制御がなされる。

シフトレジスク４３の一例を示すと第８図のようであり
、マスククロックパルスφＭによって制御される遅延回
路４３２〜４３Ｉ］と加算器４４８〜４４１］とから成
る遅延回路列のステージ数は１ザンブリンク周期Ｔ分の
マスククロックパルスφＭの数に対応しており、最大で
１ザンプリンク周期Ｔに対応する遅延が可能である。分
配器４５は、入力ＤＩに与えられたサンプル点振幅値テ
−りを変調信号の小数部テ−りＦＲ又はＴ１に応じて所
定の遅延ステージに分配する。分配されたサンプル点振
幅値データはゲート４６を介して遅延回路列内の遅延回
路４３ａ、加算器４４２〜４４ｎのいずれかに入力され
る。ゲ゛−１−４６は、クロックパルスφ２の立上りを
微分した微分回路４７の出力によって可能化される。

第９図は、第２図の基本構成を採用した一実施例を示す
ものである。第５図古異なるのは読出しタイミング遅延
手段５の部分であり、他は同一である。読出しタイミン
グ遅延手段５はメモリ乙の読出し出力をラッチするため
のラッチ回路５１古クウンカウンク５２さを含んでいる
。ダウンカウンタ５２は第５図のダウンカウンタ４２吉
同−のものであり、クロックパルスφ１の立下り時から
変調信号の小数部テ−りＦＲ又は下１に対応する時間後
にゼロ検出パルスＺ。を出力する。このゼロ検出パルス
Ｚ。はメモリ３のリード制御人力Ｒに与えられると共に
ラッチ回路５１のラッチ制御入力に与えられる。メモリ
３のライト制御人力Ｗにはクロックパルスφ１が与えら
れる。従って、メモリ３にはクロックパルスφ２の立上
りに対応してゲ−１・２４を介して読出しアドレス信号
が与えられるが、直ちには読出されず、変調信号の小数
部テークＦＲ又は−ｒ玉の値に対応する時間たけ遅れて
読出し可能さなり、そのとき読出される。

読出されたサンプル点振幅値データは同時にランチ回路
５１にラッチされ、出力される。

第１０図は、変調信号の正負に応じて反転又は非反転制
御された小数部テ−りＦＲ又はＹｌを得るための回路部
分の変更例を示す図で、第５図、第７図、第９図の掛算
器１２、演算器２３及び反転制御回路１３の回路部分に
置換し得るものである。第１０図の場合、演算器２６に
は変調信号の整数部データＩＳのみならす小数部テーク
ＦＲも入力される。前述と同様に、演算器２３において
整数部テークＩＳはカウンタ２１のカランＩ−出力に対
して加算又は減算され、かつその演算結果に対してオフ
セノ）・テークＯＦＳが減算（又は加算）される。演算
器２３において、小数部テークＦＲの加算又は減算対象
となる数はＯであり、変調信号のザインヒノトが正の古
きつまりテ＝りＦＲを加算すべきときは該デーりＦＲが
演算器２３の小数部用力からそのまま出力され、ザイン
ビノトが負のときつまりデーりＦＲを減算ずべきときは
該データＰＲが演算器２３の内部で反転されて反転テー
ク１１が該演算器２６の小数部用力から出力される。

演算器２６の小数部用力から出力されたテ−りＦＲ又は
下ｌは反転回路１４に加えられてその各ヒツトが反転さ
れ、ＦＲは下１に、丁１はＦＲに変換される。こうして
、前述と同様に、変調信号が正のさきはテ−り■が、負
のときはデーりＦＲが反転回路１４から出力される。反
転回路１４の出力テークＦＲ又は下１は、ダウンカウン
タ４２（第５図の場合）あるいはダウンカウンタ５２（
第９図の場合）のプリセノｈテーク入力ＰＤに、あるい
はラッチ回路４４（第７図の場合）に、入力される。演
算器２６の整数部用力は前述と同様にゲ−１−２４に入
力される。

前述の通り、変調信号が正のときは小数部テークＦＲを
その才ま使用し、負のときは反転データ百を使用するよ
うにしてもよい場合があり、その場合は反転回路１４は
不要である。

なお、第５図又は第９図のダウンカウンタ４２゜５２に
代えてアノブカウンクを使用し、セロ検出パルスＺ。に
代えて所定カウント値検出パルスを用いるようにするこ
とも可能であり、その場合は、変調信号の正負に応じた
小数部テークＦＲの反転・非反転制御はダウンカウンタ
を用いたときと逆になる。

変調信号の小数部デーりＦＲに応じた遅延時間を設定す
るための手段として、第５図、第９図のダウンカウンタ
４２．５２に代えて第１１図、第１２図に示すような回
路を用いることが可能である。第１１図は、クロックパ
ルスφ１のタイミングでランチ回路５６に小数部テーク
ＦＲをラッチすると共にカウンタ５４をリセノｌ−Ｌ、
その後カウンタ５４でマスククロックパルスφＭをカウ
ントし、ラッチ回路５６とカウンタ５４の出力が一致し
たとき比較器５５からゼロ検出パルスＺｏを出力するよ
うにした例を示す。第１２図は、マスクロックパルスφ
ＭによってシフＩ・制御される多段の（１サンプリング
周期Ｔに対応するステージ数の）シフトレジスク５６を
具え、クロックパルスφ１のタイミングで発生ずる信号
”　１　”を小数部テークＦＲに応じてシフトレジスク
５６のどのステージに分配ずべきかをセレクトゲ−］・
５７で選択し、シフＩ・レジスフ５６の最終ステージ出
力ヲセロ検出パルスＺ。、ｌ！ニジて出力するようにし
た例を示す。

なお、−上記実施例では１チャンネル分のティジクル楽
音信号を変調する場合について説明したが、時分割処理
により、又は並列処理により、複数子トンネルのティジ
クル楽音信号の変調が可能であるのは勿論である。

また、上記実施例では、入力ディジクル楽音信号に対し
て１系列の変調（１つの変調信号に基づく変調）を行う
場合について説明したが、前述の特開昭５８−８３８１
号に示されているように、時分割処理又は並列処理によ
り、入力ディジクル楽音信号に対して複数系列の変調（
互いに異なる（２３） 複数の変調信号に基つく変調）を行うようにしてもよい
ものである。

また、メモリ乙の読み書き制御は上述のような専用回路
による制御に限らず、コンピュータプロクラムによる制
御であってもよい。例え（才、特開昭５８−１−４１．
９１号又は特開昭５８−５０５９５号に示されるように
変調効果装置においてコンピュータプログラムによる制
御を用いることか知られている。また、変調信号発生器
１１は如何なる構成を採用してもよく、例えは特開昭５
７−１．４８９４号に示されたようなメモリ読出し方式
、あるいは演算方式あるいはアナログの変調信号をＡ　
／　Ｄ変換する方式など、任意のものを用いることかで
きる。

発明の効果 以上の通りこの発明によれは、補間回路を用いるこさな
く高分解能で変調を行うことができるので、構成が簡単
であると共に入力楽音信号に忠実な誤差成分のない変調
出力信号を得ることかできる。

（２４，）

【図面の簡単な説明】

第１図はこの発明に係る変調効果装置の基本構成を示す
ブ尤ツク図、第２図はこの発明に係る別の基本構成を示
すブロック図、第３図はこの発明に従う楽音信号の位相
変調原理を示す波形図、第４図は従来技術に従う楽音信
号の位相変調原理を示す波形図、第５図は第１図の基本
構成に係る一実施例を示す電気的ブロック図、第６図は
第５図で用いるクロックパルス及び出力パルスの一例を
示すタイミンクチャート、第７図は第１図の基本構成に
係る別の実施例を示す電気的ブロック図、第８図は第７
図における遅延ステージ数可変のシフトレジスタの一具
体例を示すフロック図、第９図は第２図の基本構成に係
る一実施例を示す電気的ブロック図、第１０図は第５図
、第７図、第９図の掛算器、演算器及び反転制御回路の
回路部分に置換し得る回路例を示すブロック図、第１１
図及び第１２図は第５図及び第９図のダウンカウンタに
置換し得る回路例を夫々示すブロック図、である。 １　変調信号発生手段、２　アドレス制御手段、３　読
み書き可能なメモリ、４　信号遅延手段、５　読出しタ
イミング遅延手段、４１，４４，５１ラノザ回路、４２
．５２　ダウンカウンタ、４３シフトレジスク。 出　願人　日本楽器製造株式会社 代理人　飯塚義仁 建 へ　−　、 〇　−〇 区 Σ　ＯＱＪ　Ｏ ゛θ、　θ−θ−てｋ　Ｎ

Claims (1)

1. 【特許請求の範囲】 １、変調信号発生手段と、 所定のザンブリング周期に従って書込みアドレス信号を
   発生し、前記変調信号に従って変調された状態で読出し
   アドレス信号を発生するアドレス制御手段と、 変調されるべきディジクル楽音信号を前記書込みアドレ
   ス信号に従って書込み、該ディジクル楽音信号を前記読
   出しアドレス信号に従って読出す読み書き可能なメモリ
   と、 前記変調信号に従って前記メモリの読出し出力を遅延さ
   せる遅延手段と、 を具えた変調効果装置。 ２、前記遅延手段は、前記メモリから読出されたディジ
   クル楽音信号を遅延するための信号遅延回路と、前記変
   調信号に従って該信号遅延回路による遅延時間を制御す
   る遅延制御回路とを具えるものである特許請求の範囲第
   １項記載の変調効果装置。 ６、前記遅延手段は、前記変調信号に従って遅延時間を
   設定し、この遅延時間に従って前記メモリの読出しタイ
   ミンクを遅延させる手段から成るものである特許請求の
   範囲第１項記載の変調効果装置。 ４、前記変調信号発生手段は、整数部上小数部とから成
   る前記変調信号を発生するものであり、前記アドレス制
   御手段では整数部の変調信号に従って前記変調を行うこ
   とにより前記読出しアドレス信号を形成し、前記遅延手
   段では小数部の変調信号に従って前記遅延を行うもので
   ある特許請求の範囲第１項記載の変調効果装置。