JPH0148596B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明はデータ収集装置に係り、特に収集すべ
きデータが短時間に集中した場合にも漏れ無く収
集可能とするデータ収集装置に関す。

(b) 技術の背景 自動交換器を効率的に運用する為に、該自動交
換器の処理する呼に関する各種データを収集する
ことが必要となる。かかる各種データを収集する
為にデータ収集装置が使用される。第１図は本発
明の対象となるデータ収集装置の一例を示す図で
ある。第１図において、データ収集対象となる自
動交換機は、加入者１相互間を接続する通話路網
２と、通話路網２の接続制御等の呼処理を司る中
央処理装置３と、中央処理装置３が呼処理過程で
使用する各種プログラムおよびデータを格納する
主記憶装置４と、中央処理装置３により制御され
るデータチヤネル装置５および入出力装置６から
構成される。中央処理装置３は、各呼の処理過程
において順次発生する呼状態を示す複数語から成
るデータを、主記憶装置４の特定アドレス範囲に
常に最新データにより更新し乍ら格納する。測定
装置９、処理装置１０、通信制御装置１１および
入出力装置１２から構成されるデータ収集装置７
は、中央処理装置３と主記憶装置４とを接続する
メモリバス８に接続される。測定装置９は、中央
処理装置３からメモリバス８に送出されるアドレ
ス情報を監視し、メモリバス８を介して主記憶装
置４内の前記特定アドレス範囲内に格納されるデ
ータを収集する。処理装置１０は、収集されたデ
ータを呼対応に編集する等の処理を施した後、入
出力装置１２に処理結果を出力し、また通信制御
装置１１を介して図示されぬセンタへ伝達する。

(c) 従来技術と問題点 第２図はこの種データ収集装置における従来あ
る測定装置の構成の一例を示す図である。第２図
において、領域判定回路９１はメモリバス８を構
成するアドレス線８１、制御情報線８２およびデ
ータ線８３の中のアドレス線８１および制御情報
線８２を監視し、アドレス線８１上に前記特定ア
ドレス範囲内のアドレス情報を検出し、且つ制御
情報線８２上に書込情報を検出すると、メモリ制
御回路９３に書込信号を伝達すると共に、アドレ
ス選択回路９４に書込アドレスを伝達する。書込
信号を伝達されたメモリ制御回路９３は、アドレ
ス選択回路９４に領域判定回路９１から伝達され
る書込アドレスの選択を指示し、またバツフアメ
モリ９５に書込指示を伝達する。書込指示を伝達
されたバツフアメモリ９５は、アドレス選択回路
９４から伝達される書込アドレスに基づき、デー
タ線８３上を伝達されるデータを格納する。また
判定回路９２はアドレス線８１および制御情報線
８２を監視し、アドレス線８１上に上記特定アド
レス範囲の末尾を示す特定アドレス情報を検出
し、且つ制御情報線８２上に書込情報を検出する
と、メモリ制御回路９３に書込信号を伝達すると
共に、アドレス選択回路９４に書込アドレスを伝
達する。書込信号を伝達されたメモリ制御回路９
３は、アドレス選択回路９４に判定回路９２から
伝達される書込アドレスの選択を指示し、またバ
ツフアメモリ９５に書込指示を伝達すると共に、
処理装置接続回路９６にデータ格納終了を通知
し、処理装置接続回路９６はデータ格納終了を割
込信号により図示されぬ処理装置１０に伝達す
る。書込指示を伝達されたバツフアメモリ９５
は、アドレス選択回路９４から伝達される書込ア
ドレスに基づき、データ線８３上を伝達されるデ
ータを格納する。一方図示されぬ処理装置１０か
ら処理装置接続回路９６に、バツフアメモリ９５
に格納されているデータの読出し指示が読出しア
ドレスと共に伝達されると、処理装置接続回路９
６はメモリ制御回路９３に読出信号を伝達し、ま
た読出アドレスレジスタ９７に読出アドレスを蓄
積する。読出アドレスレジスタ９７は蓄積された
読出しアドレスをアドレス選択回路９４に伝達す
る。読出信号を伝達されたメモリ制御回路９３
は、アドレス選択回路９４に読出アドレスレジス
タ９７から伝達される読出アドレスの選択を指示
し、またバツフアメモリ９５に読出指示を伝達す
る。読出指示を伝達されたバツフアメモリ９５
は、アドレス選択回路９４から伝達される読出ア
ドレスに格納されているデータを抽出し、処理装
置接続回路９６を介して処理装置１０に伝達す
る。

以上の説明から明らかな如く、従来あるデータ
収集装置においては、測定装置９のバツフアメモ
リ９５は呼状態を示すデータを一組しか格納出来
ず、新たなデータが格納される度に以前のデータ
は総て消滅する。従つて中央処理装置３の処理す
る呼が輻輳し、呼状態を示すデータが集中して発
生した場合、処理装置１０がバツフアメモリ９５
に格納されているデータを処理しない間に更新さ
れる恐れがあり、一部のデータが欠落する欠点が
あつた。

(d) 発明の目的 本発明の目的は、前述の如き従来あるデータ収
集装置の欠点を除去し、発生する呼量に関するデ
ータを漏れ無く収集し得るデータ収集装置を実現
することに在る。

(e) 発明の構成 この目的は、中央処理装置と主記憶装置とを接
続するアドレス線、データ線および制御情報線に
接続してデータ収集を行う装置において、前記ア
ドレス線上を伝達されるアドレス情報を監視して
特定のアドレス範囲内への書込みを判定する第一
の判定回路と、特定のアドレスへの書込みを判定
する第二の判定回路と、前記特定のアドレス範囲
内へ書込まれる複数語から成るデータを各々格納
する複数のブロツクから成る記憶回路と、該記憶
回路内の格納対象ブロツクを指定するブロツクレ
ジスタ回路とを具備し、前記第一の判定回路の出
力により前記特定のアドレス範囲内への書込デー
タを前記ブロツクレジスタで指定されたブロツク
内へ格納し、前記第二の判定回路の出力により前
記特定アドレスへの書込データを前記ブロツクレ
ジスタで指定されたブロツク内の特定アドレスへ
格納すると共に前記ブロツクレジスタを更新する
ことにより達成される。

(f) 発明の実施例 以下、本発明の一実施例を図面により説明す
る。第３図は本発明の一実施例による測定装置の
構成を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。第３図においては、バツ
フアメモリ９５′は前記複数語から成るデータを
各々格納可能なｎ組のブロツクから構成され、ま
たデータを格納すべきブロツクを指定するブロツ
クレジスタ９８が設けられている。バツフアメモ
リ９５′に全くデータが格納されていない状態で
は、ブロツクレジスタ９８はブロツク１を指定す
るブロツクアドレスを蓄積し、アドレス選択回路
９４に伝達する。かかる状態で領域判定回路９１
はアドレス線８１上に前記特定アドレス範囲内の
アドレス情報を検出し、且つ制御情報線８２上に
書込情報を検出すると、メモリ制御回路９３に書
込信号を伝達すると共に、アドレス選択回路９４
にブロツク内書込アドレスを伝達する。書込信号
を伝達されたメモリ制御回路９３は、アドレス選
択回路９４に領域判定回路９１から伝達される書
込アドレスの選択を指示し、またバツフアメモリ
９５′に書込指示を伝達する。該選択指示を伝達
されたアドレス選択回路９４は、領域判定回路９
１から伝達されたブロツク内アドレスとブロツク
レジスタ９８から伝達されたブロツクアドレスと
からブロツク１内の書込アドレスを作成し、バツ
フアメモリ９５′に伝達する。書込指示を伝達さ
れたバツフアメモリ９５′は、アドレス選択回路
９４から伝達される書込アドレスに基づき、デー
タ線８３上を伝達される書込みデータをブロツク
１に格納する。また判定回路９２はアドレス線８
１および制御情報線８２を監視し、アドレス線８
１上に前記特定アドレス範囲の末尾を示す特定ア
ドレス情報を検出し、且つ制御情報線８２上に書
込情報を検出すると、メモリ制御回路９３に書込
信号を伝達すると共に、アドレス選択回路９４に
ブロツク内書込アドレスを伝達し、更にブロツク
レジスタ９８に更新信号を伝達する。書込信号を
伝達されたメモリ制御回路９３は、アドレス選択
回路９４に判定回路９２から伝達される書込アド
レスの選択を指示し、またバツフアメモリ９５′
に書込指示を伝達すると共に、処理装置接続回路
９６にデータ格納終了を通知し、処理装置接続回
路９６はデータ格納終了を割込信号により処理装
置１０に伝達する。該選択指示を伝達されたアド
レス選択回路９４は、領域判定回路９１から伝達
されたブロツク内アドレスとブロツクレジスタ９
８から伝達されたブロツクアドレスとからブロツ
ク１内の書込アドレスを作成し、バツフアメモリ
９５′に伝達する。書込指示を伝達されたバツフ
アメモリ９５′は、アドレス選択回路９４から伝
達される書込アドレスに基づき、データ線８３上
を伝達されるデータをブロツク１の特定アドレス
に格納する。データの格納が終了すると、ブロツ
クレジスタ９８は蓄積内容をブロツク２を指示す
る如く更新する。次に領域判定回路９１がアドレ
ス線８１上に前記特定アドレス範囲内のアドレス
情報を検出し、且つ制御情報線８２上に書込情報
を検出すると、前述と同様の過程によりデータ線
８３上に伝達されるデータをバツフアメモリ９
５′のブロツク２に格納し、また判定回路９２が
アドレス線８１上に前記特定アドレス範囲の末尾
を示す特定アドレス情報を検出し、且つ制御情報
線８２上に書込情報を検出すると、前述と同様の
過程でデータ線８３上に伝達されるデータをブロ
ツク２内の特定アドレスに格納し、ブロツクレジ
スタ９８をブロツク３を指定する如く更新する。
以下同様にして、データ線８３上に伝達される呼
状態を示すデータはバツフアメモリ９５′内の各
ブロツクに順次格納される。従つてバツフアメモ
リ９５′内には同時にｎ組のデータが保持可能と
なる。一方処理装置１０から処理装置接続回路９
６にバツフアメモリ９５′のブロツク１に格納さ
れているデータの読出指示が読出アドレスと共に
伝達されると、処理装置接続回路９６はメモリ制
御回路９３に読出信号を伝達し、また読出アドレ
スレジスタ９７に読出アドレスを蓄積する。読出
アドレスレジスタ９７は蓄積された読出アドレス
をアドレス選択回路９４に伝達する。読出信号を
伝達されたメモリ制御回路９３は、アドレス選択
回路９４に読出アドレスレジスタ９７から伝達さ
れる読出アドレスの選択を指示し、またバツフア
メモリ９５′に読出指示を伝達する。読出指示を
伝達されたバツフアメモリ９５′は、アドレス選
択回路９４から伝達される読出アドレスに基づ
き、ブロツク１内に格納されているデータを抽出
し、処理装置接続回路９６を介して処理装置１０
に伝達する。以下同様に処理装置１０はバツフア
メモリ９５′のブロツク２以降に格納されている
データを順次抽出する。

以上の説明から明らかな如く、本実施例によれ
ば、データ収集装置７は測定装置９内のバツフア
メモリ９５′の各ブロツクに中央処理装置３から
主記憶装置４へ伝達される呼状態を示すデータを
同時にｎ組迄保持することが出来、処理装置１０
は各ブロツクに格納されているデータを順次抽出
処理可能となり、輻輳の際もデータが消滅する恐
れは無い。

なお、第１図および第３図はあく迄本発明の一
実施例に過ぎず、例えばデータ収集装置７および
測定装置９の構成は図示されるものに限定される
ことは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変らない。また本発
明の対象となる自動交換機の構成は図示されるも
のに限定されぬことは言う迄も無い。

(g) 発明の効果 以上、本発明によれば、輻輳時も呼状態を示す
データを漏れ無く収集することが可能となる。

【図面の簡単な説明】

第１図は本発明の対象となるデータ収集装置の
一例を示す図、第２図は従来ある測定装置の構成
の一例を示す図、第３図は本発明の一実施例によ
る測定装置の構成を示す図である。 図において、１は加入者、２は通話路網、３は
中央処理装置、４は主記憶装置、５はデータチヤ
ネル装置、６および１２は入出力装置、７はデー
タ収集装置、８はメモリバス、９は測定装置、１
０は処理装置、１１は通信制御装置、９１は領域
判定回路、９２は判定回路、９３はメモリ制御回
路、９４はアドレス選択回路、９５および９５′
はバツフアメモリ、９６は処理装置接続回路、９
７は読出アドレスレジスタ、９８はブロツクレジ
スタ、を示す。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と主記憶装置とを接続するアド
   レス線、データ線および制御情報線に接続してデ
   ータ収集を行う装置において、前記アドレス線上
   を伝達されるアドレス情報を監視して特定のアド
   レス範囲内への書込みを判定する第一の判定回路
   と、特定のアドレスへの書込みを判定する第二の
   判定回路と、前記特定のアドレス範囲内へ書込ま
   れる複数語から成るデータを各々格納する複数の
   ブロツクから成る記憶回路と、該記憶回路内の格
   納対象ブロツクを指定するブロツクレジスタ回路
   とを具備し、前記第一の判定回路の出力により前
   記特定のアドレス範囲内への書込データを前記ブ
   ロツクレジスタで指定されたブロツク内へ格納
   し、前記第二の判定回路の出力により前記特定ア
   ドレスへの書込データを前記ブロツクレジスタで
   指定されたブロツク内の特定アドレスへ格納する
   と共に前記ブロツクレジスタを更新することを特
   徴とするデータ収集装置。