JPH0149054B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデイジタル回路で多用されるアツプダ
ウンカウンタ（リバーシブルカウンタ）の新規な
構成に関するものである。

従来例の構成とその問題点 従来より、例えばCMOSを用いたアツプダウ
ンカウンタとしては第１図に示すようなＤフリツ
プフロツプ回路を中心にして、第２図の如く構成
されたものが多用されてきた。

第１図および第２図はいずれもよく知られた回
路であるので、その詳細な説明は省略するが、第
１図において、端子１，２はそれぞれクロツク信
号入力端子、デイレイ信号入力端子であり、端子
３，４はそれぞれ単位ステージの出力端子、否定
出力端子である。

また、第２図において、１０，２０，３０，４
０はそれぞれ第１図に示されるようなＤフリツプ
フロツプであり、１００，２００，３００，４０
０はそれぞれ１ビツト目、２ビツト目、３ビツト
目、４ビツト目の単位ステージであり、端子１０
１，２０１，３０１，４０１はそれぞれ各単位ス
テージの出力端子であり、端子５はアツプもしく
はダウンカウントの指令信号が供給される指令端
子であり、端子６はカウンタのクロツク信号入力
端子である。

さて、第２図において、指令端子５に“Ｌ”レ
ベルが供給されているときにはNANDゲート１
０２，２０２，３０２の出力レベルは一義的に
“Ｈ”となるので、第２図のカウンタは同期式の
ダウンカウンタとなり、反対に前記指令端子５に
“Ｈ”レベルが供給されているときにはNANDゲ
ート１０３，２０３，３０３の出力レベルが一義
的に“Ｈ”となるので、第２図のカウンタは同期
式のアツプカウンタとなる。したがつて、前記指
令端子５のレベルを“Ｌ”から“Ｈ”、あるいは
“Ｈ”から“Ｌ”に変化させることによつて、第
２図のカウンタはクロツク信号のリーデイングエ
ツジの到来ごとに、それまでのカウント値を増加
させたり、減少させたりすることができる。

ところで、第１図および第２図に示されるアツ
プダウンカウンタをCMOSで構成する場合の単
位ステージあたりの素子数は、中間段（LSBと
MSBを除く）では単位ステージあたり44素子と
なり（インバータはCMOS2素子で構成されるの
で、第１図に示したＤフリツプフロツプは18素子
を必要とし、第２図の回路の単位ステージ２００
ではさらに、２入力NANDゲートに４素子、２
個の３入力NANDゲートに12素子、Ｄ端子に接
続されるゲート回路に10素子必要となる）、この
種のカウンタを用いたデイジタル回路を集積化す
る際のチツプサイズの縮少の妨げとなつていた。

なお、第３図に示すようにカウンタの構成を非
同期式にすることによつて単位ステージあたりの
素子数は減少するが、指令端子５のレベルが変化
したときにそれがクロツク信号としてＤフリツプ
フロツプに入力されるので、アツプおよびダウン
の切り換えを頻繁に行なう場合には不都合があつ
た。

発明の目的 本発明は単位ステージを構成するためのチツプ
サイズを従来以上に小さくできる、言い換えれば
より少ない素子数で単位ステージを構成すること
のできるアツプダウンカウンタを実現するもので
ある。

発明の構成 本発明のアツプダウンカウンタは、クロツク信
号の論理が０の期間その出力状態を保持すること
のできる第１の状態保持手段と、前記第１の状態
保持手段の出力が前記クロツク信号の論理が０の
ときに伝達され、前記クロツク信号の論理が１の
期間その出力状態を保持することのできる第２の
状態保持手段と、前記クロツク信号の論理が１の
ときに前記第２の状態保持手段の出力を前記第１
の状態保持手段に伝達するスイツチ手段と、前記
第２の状態保持手段の出力と前記クロツク信号の
論理積を出力する第１の論理ゲートと、前記第２
の状態保持手段の否定出力と前記クロツク信号の
論理積を出力する第２の論理ゲートとアツプカウ
ント指令に基づいて前記第２の論理ゲートの出力
をクロツク信号として次段に供給し、ダウンカウ
ント指令に基づいて前記第１の論理ゲートの出力
をクロツク信号として次段に供給するクロツク信
号切換手段によつて単位ステージを構成し、複数
の単位ステージを縦続接続したことを特徴とする
もので、これによつて単位ステージあたりの素子
数を削減するものである。

実施例の説明 以下本発明の実施例について図面を参照しなが
ら説明する。第４図ならびに第５図は本発明の一
実施例における４ビツトアツプダウンカウンタ
と、その単位ステージの主要部のフリツプフロツ
プ回路を示す回路結線図であり、いずれも第１図
および第２図と同一部分については同一図番で示
されている。

第４図のフリツプフロツプ回路１１０，２１
０，３１０，４１０はいずれも第５図のような回
路構成となつており、まず第５図に示されたフリ
ツプフロツプ回路についてその構成と動作の概要
を説明する。

第５図において、インバータ１１とインバータ
１２と両方向スイツチ１３によつて、クロツク信
号入力端子７に供給されるクロツク信号のレベル
が“Ｈ”のときに保持状態となる双安定回路５０
が構成され、インバータ１４とインバータ１５と
両方向スイツチ１６によつて前記クロツク信号の
レベルが“Ｌ”のときに保持状態となる双安定回
路６０が構成されている。

前記双安定回路６０には、前記クロツク信号の
レベルが“Ｈ”のときに両方向スイツチ１７を介
して前記双安定回路５０の出力が伝達されるよう
に構成されており、前記双安定回路５０には、前
記クロツク信号のレベルが“Ｌ”のときに両方向
スイツチ１８を介して前記双安定回路６０の出力
が伝達されるように構成されている。

また、前記双安定回路６０の出力（インバータ
１５の出力）はNORゲート２１の一方の入力端
子に供給され、前記双安定回路６０の否定出力
（インバータ１４の出力）はNORゲート２２の一
方の入力端子に供給され、前記NORゲート２１
および２２の他方の入力端子にはクロツク信号が
供給され、前記NORゲート２１の出力はアツプ
カウント信号出力端子８に供給され、前記NOR
ゲート２２の出力はダウンカウント信号出力端子
９に供給されている。

さて、第５図において、NORゲート２１，２
２を除いた回路構成はよく知られたスタテイツク
型のフリツプフロツプ回路である。

第６図は第５図の回路の動作を示すタイムチヤ
ートであり、第５図のクロツク信号入力端子７に
第６図の７ａに示すようなクロツク信号が供給さ
れているものとし、また実線を閉状態、破線を開
状態としたとき、両方向スイツチ１３，１６，１
７，１８の開閉状態はそれぞれ第６図の１３ｓ，
１６ｓ，１７ｓ，１８ｓに示す如くなり、インバ
ータ１４，１５，１１，１２、NORゲート２１，
２２の出力信号波形はそれぞれ第６図の１４ａ，
１５ａ，１１ａ，１２ａ，２１ａ，２２ａの如く
なる。

すなわち、時刻t₁以前にインバータ１１，１５
の出力レベルが“Ｈ”で、インバータ１２，１４
の出力レベルが“Ｌ”になつているものとする
と、時刻t₁においてクロツク信号のレベルが
“Ｈ”から“Ｌ”に移行すると、両方向スイツチ
１３，１７が閉状態から開状態に移行し、両方向
スイツチ１６，１８が開状態から閉状態に移行す
る。この両方向スイツチ１８の閉状態への移行に
よつて双安定回路６０の出力が双安定回路５０に
伝達され、前記インバータ１１の出力レベルは
“Ｌ”に移行し、前記インバータ１２の出力レベ
ルは“Ｈ”となる。なお、前記両方向スイツチ１
６の閉状態への移行によつて前記双安定回路６０
は正帰還ループが閉じて保持状態となる。

時刻t₂において、クロツク信号のレベルが
“Ｈ”に移行すると、前記両方向スイツチ１３，
１７が閉状態に移行し、前記両記両方向スイツチ
１６，１８が開状態に移行する。その結果、前記
双安定回路５０が保持状態となり、前記双安定回
路５０の出力が前記双安定回路６１に伝達され、
一方、前記双安定回路６０の正帰還ループが開く
ので、その結果、前記インバータ１４の出力レベ
ルが“Ｈ”に移行し、前記インバータ１５の出力
レベルが“Ｌ”に移行する。

以後、同様の動作を繰り返しながら前記双安定
回路５０の出力レベルはクロツク信号のレベルが
“Ｈ”から“Ｌ”に移行するときに反転し、前記
双安定回路６０のレベルはクロツク信号のレベル
が“Ｌ”から“Ｈ”に移行するときに反転する。

ところで、NORゲート２１の入力端子にはク
ロツク信号とインバータ１５の出力が供給され、
NORゲート２２の入力端子にはクロツク信号と
インバータ１４の出力が供給されているから、そ
の出力レベルは双安定回路６０の出力に依存し、
それぞれ、第６図の２１ａ，２２ａに示す如くな
る。前記NORゲート２１，２２の出力信号は第
４図に示すように切換ゲート回路を介して次段の
単位ステージのクロツク信号として供給される
が、この出力信号のレベルは前段から供給される
クロツク信号のレベルに依存する。

すなわち、第４図の回路において、クロツク信
号入力端子６に供給されるクロツク信号のレベル
が“Ｌ”であれば、後段のすべての単位ステージ
に供給されるクロツク信号のレベルが“Ｈ”にな
る。したがつて、第４図の回路において、クロツ
ク信号入力端子６のレベルが“Ｌ”になつている
間に指令端子５のレベルを変化させれば、カウン
タのカウント値を変化させることなくダウンカウ
ントモードからアツプカウントモード、あるいは
アツプカウントモードからダウンカウントモード
に切り換えることができる。

なお、第４図の回路において、指令端子５のレ
ベルが“Ｌ”のときにはANDゲート１０４の出
力レベルは一義的に“Ｌ”となり、ダウンカウン
ト信号出力端子TDに現われる信号がANDゲー
ト１０５およびNORゲート１０６を介して次段
にクロツク信号として供給され、前記指令端子５
のレベルが“Ｈ”のときには前記ANDゲート１
０５の出力レベルは一義的に“Ｌ”となり、アツ
プカウント信号出力端子TUに現われる信号が前
記ANDゲート１０４および前記NORゲート１０
６を介して次段にクロツク信号として供給され
る。

第４図の、ダウンカウント信号出力端子TDに
は単位ステージの出力レベルが“Ｈ”に移行する
ときにクロツク信号に同期した出力信号が現われ
（第６図の２２ａ）、アツプカウント信号出力端子
TUには単位ステージの出力レベルが“Ｌ”に移
行するときにクロツク信号に同期した出力信号が
現われる（第６図の２１ａ）から、前記指令端子
５に“Ｌ”レベルが供給されているときには第４
図のカウンタはダウンカウンタとなり、“Ｈ”レ
ベルが供給されているときにはアツプカウンタと
なる。

さて、第４図および第５図に示した本発明のア
ツプダウンカウンタをCMOSで構成する場合、
第５図のフリツプフロツプ回路が26素子、クロツ
ク信号切換ゲート回路（ANDゲート１０４，１
０５、NORゲート１０６）が８素子となるので、
34素子で単位ステージを構成することができ、従
来に比べて素子数を大幅に削減することができ
る。

ところで本発明のアツプダウンカウンタの実施
態様は第４図および第５図に示した回路構成に限
定される訳ではなく、種々の変形が可能である。
例えば、第７図や第８図に示すようにフリツプフ
ロツプ回路をさらに簡単に構成にすることもでき
るし、第９図に示すようにクロツク信号切換ゲー
ト回路を３ステートNANDを用いて構成するこ
ともできる。

すなわち、第７図において、インバータ１２と
３ステートインバータ２３によつてクロツク信号
のレベル（クロツク信号入力端子７に供給される
レベル）が“Ｈ”の期間その出力状態を保持する
双安定回路５０が構成され、３ステートインバー
タ２４はクロツク信号のレベルが“Ｈ”の期間、
前記双安定回路５０の出力をインバータ１４に伝
達し、前記インバータ１４はクロツク信号のレベ
ルが“Ｌ”の期間その出力状態を保持し、このと
き両方向スイツチ１８は前記インバータ１４の出
力を前記双安定回路５０に伝達する。

第８図のフリツプフロツプ回路は第７図のイン
バータ１４と両方向スイツチ１８を３ステートイ
ンバータ２５に置き換えたものである。

また、第９図に示した４ビツトアツプダウンカ
ウンタでは、３ステートNANDゲート２６およ
び２７、インバータ２８によつてクロツク信号切
換ゲート回路が構成され、指令端子５に供給され
る信号のレベルが“Ｌ”のときには前記３ステー
トNANDゲート２７の出力がアクテイブになつ
てダウンカウント動作を行ない、前記指令端子５
に供給される信号のレベルが“Ｈ”のときには前
記３ステートNANDゲート２６の出力がアクテ
イブになつてアツプカウント動作を行なう。第９
図に示した回路構成によると、単位ステージあた
りわずか26素子でアツプカウンタを構成すること
ができる。

発明の効果 以上のように本発明のアツプダウンカウンタ
は、クロツク信号の論理が０の期間（実施例の説
明では“Ｌ”レベルと“Ｈ”レベルと言う表現を
用いているが、“Ｈ”レベルが論理０に対応する
ときには“Ｌ”レベルが論理１に対応し、反対に
“Ｌ”レベルが論理０に対応するときには“Ｈ”
レベルが論理１に対応する）、その出力状態を保
持することのできる第１の状態保持手段（実施例
においては双安定回路５０）と、前記第１の状態
保持手段の出力が前記クロツク信号の論理が０の
ときに伝達され、前記クロツク信号の論理が１の
期間その出力状態を保持することのできる第２の
状態保持手段（第５図の実施例においては双安定
回路６０であり、第７図の実施例においてはイン
バータ１４が該当し、第８図の実施例においては
３ステートインバータ２５の入力端子の容量がそ
れに該当する）と、前記クロツク信号の論理が１
のときに前記第２の状態保持手段の出力を前記第
１の状態保持手段に伝達するスイツチ手段と、前
記第２の状態保持手段の出力と前記クロツク信号
の論理積を出力する第１の論理ゲート（NORゲ
ート２２あるいは３ステートNANDゲート２７）
と、前記第２の状態保持手段の否定出力と前記ク
ロツク信号の論理積を出力する第２の論理ゲート
（NORゲート２１あるいは３ステートNANDゲ
ート２６）と、アツプカウント指令に基づいて前
記第２の論理ゲートの出力をクロツク信号として
次段に供給し、ダウンカウント指令に基づいて前
記第１の論理ゲートの出力をクロツク信号として
次段に供給するクロツク信号切換手段によつて単
位ステージを構成し、複数の単位ステージを縦続
接続したことを特徴とするもので、単位ステージ
あたりの素子数を従来に比べて大幅に削減するこ
とができ、従つてこの種のカウンタを用いるデイ
ジタルシステムをLSI化する場合、ICのチツプサ
イズを小さくすることができ、生産歩留りが向上
し、あるいはより集積度を上げることができ、大
なる効果を奏する。

【図面の簡単な説明】

第１図、第２図、第３図はいずれも従来のアツ
プダウンカウンタの主要部ならびにカウンタ回路
を示す回路結線図、第４図および第５図はそれぞ
れ本発明の一実施例におけるアツプダウンカウン
タの構成とその主要部のフリツプフロツプ回路を
示す回路結線図、第６図は第５図の回路の動作を
説明するためのタイムチヤート、第７図、第８図
は本発明に適用できるフリツプフロツプ回路の別
の構成例を示す回路結線図、第９図は本発明の他
の実施例におけるアツプダウンカウンタの回路結
線図である。 ７…クロツク信号入力端子、８…アツプカウン
ト信号出力端子、９…ダウンカウント信号出力端
子、１８…両方向スイツチ、２１，２２…NOR
ゲート、５０…双安定回路、６０…双安定回路、
１００，２００，３００，４００…単位ステー
ジ。

Claims (1)

【特許請求の範囲】
1. １ クロツク信号の論理が０の期間その出力状態
   を保持することのできる第１の状態保持手段と、
   前記第１の状態保持手段の出力が前記クロツク信
   号の論理が０のときに伝達され、前記クロツク信
   号の論理が１の期間その出力状態を保持すること
   のできる第２の状態保持手段と、前記クロツク信
   号の論理が１のときに前記第２の状態保持手段の
   出力を前記第１の状態保持手段に伝達するスイツ
   チ手段と、前記第２の状態保持手段の出力と前記
   クロツク信号の論理積を出力する第１の論理ゲー
   トと、前記第２の状態保持手段の否定出力と前記
   クロツク信号の論理積を出力する第２の論理ゲー
   トと、アツプカウント指令に基づいて前記第２の
   論理ゲートの出力をクロツク信号として次段に供
   給し、ダウンカウント指令に基づいて前記第１の
   論理ゲートの出力をクロツク信号として次段に供
   給するクロツク信号切換手段によつて単位ステー
   ジを構成し、複数の単位ステージを縦続接続した
   アツプダウンカウンタ。