JPH0156571B2

JPH0156571B2 -

Info

Publication number: JPH0156571B2
Application number: JP57181707A
Authority: JP
Inventors: Hiroshi Mizuguchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1989-11-30
Also published as: JPS5970320A

Description

【発明の詳細な説明】産業上の利用分野本発明はデイジタル回路で多用されるバイナリ
ーカウンタに関するものである。

従来例の構成とその問題点従来より、例えばCMOSを用いたバイナリー
カウンタの単位ステージの構成としては、第１図
および第２図に例示するようなフリツプフロツプ
回路が多用されてきた。

第１図は従来のスタテイツク型のフリツプフロ
ツプ回路を示したもので、構成素子数はＰチヤネ
ルMOSトランジスタとＮチヤネルMOSトランジ
スタを合わせて16であり、第２図のダイナミツク
型のフリツプフロツプ回路の10素子に比べるとか
なり多くの素子を必要とし、それだけ消費電力も
多くなり、最高動作周波数も低くなる。

また、回路内部の配線がかなり複雑であり、さ
らには次段との連結線数が２本必要である（この
点に関してはインバータを追加して、18素子の構
成にすれば解消するが素子数が増加する。）など
の問題がある。

一方、第２図の回路はフリツプフロツプの状態
保持にゲート容量を利用しているため、信頼性の
点から10KHz以下の周波数では使用できないと言
う問題がある。

したがつて、一般的には第１図のフリツプフロ
ツプ回路を基本にしたものが最も多く用いられ、
第３図のようなプログラマブルカウンタを構成す
る場合、各単位ステージ１０，２０，３０，４０
の内部構成は第４図に示すようにかなり複雑なも
のとなる。

ちなみに第３図は４ビツトのプログラマブルカ
ウンタ（分周器）の一例を示したもので端子５
０，６０，７０，８０は各ビツトのプログラム値
が印加されるプログラム端子であり、端子９０は
クロツク信号入力端子、端子１００は分周出力端
子である。

単位ステージ１０，２０，３０，４０は縦続接
続されてダウンカウンタ構成しており、例えばプ
ログラム値が２進数の〔1000〕であつたとする
と、この値からダウンカウントが行なわれ、カウ
ンタの出力が〔0000〕になつた時点で検出ゲート
１１０が出力信号を発生し、NANDゲート１２
０とNANDゲート１３０によつて構成されたRS
フリツプフロツプがクロツク信号入力端子９０に
印加されるクロツク信号の論理が１の期間だけ各
単位ステージのプリセツトイネーブル信号を発生
し、カウンタは再び〔1000〕にプリセツトされ
る。

したがつて、分周出力端子１００からはクロツ
ク信号の８分の１の繰り返し周波数を有する出力
信号が得られる。

さて、第４図のフリツプフロツプ回路を
CMOSで構成する場合、２入力NORゲートは４
素子を必要とし、２入力ANDゲートは個別に構
成すると６素子を必要とするので、単位ステージ
あたり38もの素子数となり、この種のカウンタを
用いたデイジタル回路を集積化する際のチツプサ
イズの縮小の妨げとなつていた。

なお、２入力ANDゲートと２入力NORゲート
についてはAND−NOR構成とすることにより、
単位ステージあたりの素子数が30にまで削減させ
ることも可能であるが、その場合には給電線路間
に直列に接続される素子の数が増加して動作速度
が遅くなつたり、配線の自由度が少なくなつて配
線が複雑になるという問題があつた。

発明の目的本発明は単位ステージを構成するためのチツプ
サイズを従来以上に小さくできる、言い換えれば
より少ない配線数や素子数で単位ステージを構成
することのできるバイナリーカウンタを実現する
ものである。

発明の構成本発明炉のバイナリーカウンタは、クロツク信
号が論理０のときに帰還ループが閉じて保持状態
となる双安定回路と、前記双安定回路の出力が供
給されて前記クロツク信号が論理０のときに前記
双安定回路の出力に依存した出力を発生するバツ
フア手段と、前記クロツク信号が論理１のときに
前記バツフア手段の出力を前記双安定回路に供給
するスイツチ手段と、入力端子に少なくとも前記
クロツク信号と前記バツフア手段の出力が供給さ
れた論理ゲートによつて単位ステージを構成し、
前記論理ゲートの出力を次段の単位ステージのク
ロツク信号として供給することによつて複数の単
位ステージを連結したことを特徴とするもので、
これによつて単位ステージあたりの素子数あるい
は配線数を削減するものである。

実施例の説明以下、本発明の実施例について、図面を参照し
て説明する。

第５図は本発明の一実施例におけるバイナリー
カウンタの単位ステージの回路結線図を示したも
のである。同図において、１は負論理のクロツク
信号入力端子であり、前記クロツク信号入力端子
１にはインバータ１１の入力端子と両方向スイツ
チ１２および１３を構成するＮチヤンネルMOS
トランジスタのゲート電極、両方向スイツチ１４
を構成するＰチヤネルMOSトランジスタのゲー
ト電極が接続され、前記インバータ１１の出力端
子には前記両方向スイツチ１２および１３を構成
するＰチヤネルMOSトランジスタのゲート電極、
前記両方向スイツチ１４を構成するＮチヤネル
MOSトランジスタのゲート電極、さらには２入
力NANDゲート１５の一方の入力端子が接続さ
れている。

また、インバータ１６とインバータ１７、さら
に前記両方向スイツチ１３によつて、クロツク信
号のレベルが“Ｈ”になつたときに帰還ループが
前記両方向スイツチ１３によつて閉じられる双安
定回路１４０が構成されている。

前記双安定回路１４０の出力は前記クロツク信
号のレベルが“Ｈ”になつたときに閉じる両方向
スイツチ１２を介してインバータ１８の入力端子
に供給され、前記インバータ１８の出力は前記
NANDゲート１５の他方の入力端子に供給され
るとともに、前記クロツク信号のレベルが“Ｌ”
になつたときに閉じる両方向スイツチ１４を介し
て前記NANDゲート１６の入力端子に供給され
ている。

さらに、前記NANDゲート１５の出力は次段
の単位ステージにクロンク信号を供給するための
出力端子２に供給され、前記インバータ１７の出
力はステージの状態出力端子３に供給されてい
る。

さて、第６図は第５図の回路の動作を説明する
ためのタイムチヤートであり、第６図を参照して
第５図の回路の動作の説明を行なう。

第６図の１ａはクロツク信号入力端子１に供給
されるクロツク信号波形であり第６図の１２Ｓ，
１３Ｓ，１４Ｓはそれぞれ両方向スイツチ１２，
１３，１４の開閉状態を示すタイムチヤートで、
実線部分を閉状態を示し、破線部分が開状態を示
している。

また、第６図の１６ａ，１７ａ，１８ａ，１１
ａ，１５ａはそれぞれインバータ１６，１７，１
８，１１、NANDゲート１５の出力信号波形で
ある。

第５図の回路において時刻t₁以前にクロツク信
号入力端子のレベルが“Ｈ”で、双安定回路１４
０の出力レベルが“Ｌ”になつているものとする
と、両方向スイツチ１２，１３が閉状態であり、
両方向スイツチ１４が開状態となり、インバータ
１８の出力レベルが“Ｈ”で、NANDゲート１
５の出力レベルも“Ｈ”となつている。

時刻t₁においてクロツク信号のレベルが“Ｈ”
から“Ｌ”に移行すると、前記両方向スイツチ１
２，１３が開状態となり、前記両方向スイツチ１
４が閉状態となり、その結果、前記インバータ１
８の出力が前記インバータ１６の入力端子に伝達
され、前記インバータ１６の出力レベルが“Ｌ”
に移行し、さらに前記インバータ１７の出力レベ
ルは“Ｈ”に移行し、前記NANDゲート１５の
出力レベルは“Ｌ”に移行する。

時刻t₂においてクロツク信号のレベルが“Ｌ”
から“Ｈ”に移行すると、前記両方向スイツチ１
２，１３が閉状態となり、前記両方向スイツチ１
４が開状態となり、その結果、前記双安定回路１
４０の帰還ループが閉じて保持状態となり、一
方、前記インバータ１８の入力端子には前記両方
向スイツチ１２を介して前記双安定回路１４０の
出力が供給されるので、前記インバータ１８の出
力レベルは“Ｌ”に移行し、また、前記NAND
ゲート１５の出力レベルもインバータ１１の出力
レベルの“Ｌ”への移行によつて“Ｈ”に移行す
る。

時刻t₃においてクロツク信号のレベルが“Ｈ”
から“Ｌ”に移行すると、各両方向スイツチなら
びに各インバータ、さらには前記NANDゲート
１５は時刻t₁のときと同様に動作し、以後も同様
の動作を繰り返す。

第６図の１ａと第６図の１７ａの信号波形を比
べると明らかなように、第５図の回路も一般のマ
スタースレイブ型のフリツプフロツプを構成して
いることがわかる。

さて、第５図の回路において双安定回路１４０
は従来の第１図の回路と同一の構成であり、この
部分については入力クロツク周波数の高低に関り
なく、動作の確実性が保証されるが、インバータ
１８の入力端子の容量（MOSトランジスタでは
ゲート電極の容量）にインバータ１７の出力レベ
ルを保持させておく方法については、第２図のダ
イナミツクカウンタと同一であり、その動作の確
実性については入力クロツク周波数に支配され
る。

具体的には、第５図のクロツク信号入力端子１
に供給されるクロツク信号の“Ｌ”レベル期間が
50μsec以内（デユーテイが50％ならば周波数に換
算して10KHz以上）であることが要求される。

しかしながら、第５図のフリツプフロツプ回路
ではクロツク信号が“Ｌ”レベルにある期間だけ
が規制されるのであつて、従来のダイナミツクカ
ウンタのように入力周波数そのものが規制される
訳ではない。

すなわち、第６図からもわかるように、次段の
単位ステージへはNANDゲート１５によつて、
入力クロツク信号と同じ“Ｌ”レベル期間を有す
るクロツク信号が作り出されて送られるため、カ
ウンタのLSBの単位ステージに印加されるクロ
ツク信号の周波数が10KHz以上であればカウンタ
の段数には関数なく動作の確実性は保証される。

したがつて、従来のダイナミツクカウンタのよ
うに、カウンタのMSBの反転周波数が10KHz以
上である必要はないので、クロツク信号の原発振
周波数が10KHz以下になるような特殊なシステム
を除いて殆んどのデイジタルシステムに使用する
ことができる。

さて、第１図の従来のスタテイツク型のフリツ
プフロツプ回路と第５図のフリツプフロツプ回路
を比べると、その基本構成においては複雑さはさ
ほど変わらない。

しかしながら、第５図に示したフリツプフロツ
プ回路の考え方を適用して第７図に示すようなプ
ログラマブルカウンタを構成した場合には従来回
路に対する本発明の優位性は歴然としてくる。

第７図は第３図と同様の４ビツトのプログラマ
ブルカウンタを示したもので各単位ステージ２１
０，２２０，２３０の実際の構成は第８図に示す
ようなフリツプフロツプ回路となる。

なお、４ビツト目（MSB）の単位ステージの
構成は第８図のフリツプフロツプ回路から
NANDゲート１５を取り除いた回路でもよいし、
第９図に示すような、はるかに簡単な構成とする
こともできる。

第８図の回路構成と、従来回路であるところの
第４図の回路構成を比較してみると、従来回路で
は単位ステージあたり３８もの素子を必要として
いたのが、本発明の第８図のフリツプフロツプ回
路では24素子で単位ステージを構成することがで
き、しかも前段との連結は唯一のクロツク端子し
か必要としない。

また、第９図に示したような回路構成をMSB
に用いるとすれば、MSBはわずか12素子で構成
できることになる。

このような本発明を適用したフリツプフロツプ
回路を単位ステージに用いることによつて従来の
プログラマブルカウンタのほぼ３分の２の素子数
でプログラマブルカウンタが実現できるのは、次
段の単位ステージをトリガするためのクロツク信
号をNANDゲート１５によつて得ていることに
よる。

このもようを第７図の４ビツトプログラマブル
カウンタを例にとつて説明する。

第７図の単位ステージ２１０，２２０，２３０
には第８図のフリツプフロツプ回路を用い、単位
ステージ２４０には第９図に示したフリツプフロ
ツプ回路を用いるものとして動作の概要を説明す
ると、前記単位ステージ２１０，２２０，２３
０，２４０によつてダウンカウンタ構成されてお
りその出力が〔0000〕になつた時点で、NAND
ゲート１１０が出力信号を発生し、NANDゲー
ト１２０の出力レベルが“Ｌ”から“Ｈ”に移行
し、NANDゲート１３０の出力レベルは“Ｈ”
から“Ｌ”に移行する。

前記NANDゲート１２０の出力レベルが“Ｈ”
に移行すると、NANDゲート１５０を介して前
記単位ステージ２１０に供給されていたクロツク
信号がデイスエイプルされ、前記NANDゲート
１５０の出力レベルは“Ｈ”に固定される。

したがつて第８図のクロツク信号入力端子１の
レベルも“Ｈ”に固定され、NANDゲート１５
０の出力レベルも“Ｌ”に固定され、次段の単位
ステージに供給されるクロツク信号のレベルも
“Ｈ”となる。

この時点において、両方向スイツチ１２および
１３が閉状態となり、両方向スイツチ１４は開状
態となる。

また、各単位ステージの出力レベルが“Ｌ”
（ここでは論理０とレベル“Ｌ”を対応させてい
る。）になつており、プログラムイネイブル端子
５のレベルが“Ｈ”になつている。

したがつて、データ入力端子６のレベルが
“Ｌ”であればプリセツト用のNANDゲート２１
の出力レベルは“Ｈ”を維持し、前記NANDゲ
ート１９の出力レベルは“Ｌ”から変化しない
が、前記データ入力端子６のレベルが“Ｈ”にな
つていると、前記NANDゲート２１の出力レベ
ルは前記プログラムイネイブル端子５のレベルが
“Ｈ”に移行した直後に“Ｌ”に移行し、その結
果、前記NANDゲート１９の出力レベルが“Ｈ”
に移行し、続いてインバータ１６の出力レベルが
“Ｌ”に移行してプリセツトが完了する。

MSBに用いられる第９図の回路についても同
様の動作が行なわれる。

すなわち、第７図のNANDゲート１２０から
プログラムイネイブル信号（正論理）が供給され
る直前にはNANDゲート２２の出力レベルが
“Ｌ”でNANDゲート２３，２４の出力レベルが
“Ｈ”になつているが、前記プログラムイネイブ
ル信号が供給された直後に第９図のクロツク信号
入力端子１のレベルは“Ｈ”に移行する。

したがつて、データ入力端子６のレベルが
“Ｈ”になつておれば前記NANDゲート２４の出
力レベルは“Ｈ”に移行し、MSBはプリセツト
される。

第７図のプログラマブルカウンタにおいて、例
えばプログラムデータとして〔1101〕が与えられ
ているものとすると、カウンタの出力が〔0000〕
になつた時点で各単位ステージにプログラムイネ
イブル信号が供給され、カウンタの出力は
〔1101〕にプリセツトされる。

クロツク信号入力端子９０に供給されるクロツ
ク信号のレベルが“Ｌ”に移行すると、NAND
ゲート１３０の出力レベルは“Ｈ”に戻り、その
時点では各単位ステージのプリセツト動作が完了
していてNANDゲート１１０の出力レベルは
“Ｈ”に戻つているので、NANDゲート１２０の
出力レベルは“Ｌ”に戻る。

前記クロツク信号入力端子９０のレベルが
“Ｈ”に移行すると、カウンタは〔1101〕からダ
ウンカウントを再開し、結局、分周出力端子１０
０からは入力クロツク周波数の13分の１の繰り返
し周波数を有する出力信号が得られる。

従来のこの種のプログラマブルカウンタでは、
プログラム時に、各単位ステージを構成するすべ
てのフリツプフロツプ回路にプリセツト信号かリ
セツト信号かのいずれかを供給する必要があつた
が、本発明を適用したプログラマブルカウンタで
は、プリセツトすべき単位ステージにのみプリセ
ツト信号を供給すればよいので、従来回路に比べ
て構成がきわめて簡単になる。

従来、カウンタにおいて、プログラム時にはす
べての単位ステージにプリセツト信号もしくはリ
セツト信号を供給する必要があるのは、第３図に
も示されているように、各単位ステージのクロツ
ク信号として前段の単位ステージの出力信号その
ものを用いている点にある。

例えば第３図の初段の単位ステージ１０をプリ
セツトしたとすると、その出力端子Ｑおよびの
レベルがそれぞれ“Ｌ”から“Ｈ”、“Ｈ”から
“Ｌ”に移行し、この変化が次段の単位ステージ
２０に伝達されてしまうので、前記単位ステージ
２０をプリセツトしないとしても、前段の単位ス
テージ１０のプリセツトタイミングと同じタイミ
ングでリセツト信号を供給する必要が生じる。

ところが、第７図に示したカウンタでは、各単
位ステージの状態出力端子Ｑと次段の単位ステー
ジにクロツク信号を供給するための出力端子が
動作的に分離されているため、プリセツト時に前
記出力端子のレベルがアクテイブレベルの
“Ｌ”に移行するのを禁止することができる。

具体的にはこの禁止がNANDゲート１５０に
よつて行なわれ、第８図からも明らかなように、
各単位ステージのクロツク信号入力端子１のレベ
ルが“Ｈ”に移行すると、次段への出力端子の
レベルも“Ｈ”に固定される。

つまり、第５図に示した本発明の基本回路に戻
つて説明するならば、一方の入力端子に前段から
のクロツク信号が供給されたNANDゲート１５
の出力を次段の単位ステージのクロツク信号とし
て用いたことが本発明の最大の特徴であり、その
結果、カウンタを構成する各単位ステージの構成
を従来に比べて簡素化することができる。

ところで、第７図に示したプログラマブルカウ
ンタはダウンカウント形式の分周器を構成してお
り、プログラムイネイブル信号が発生する直前に
はすべての単位ステージの出力レベルが“Ｌ”に
なつているので、好都合（必要な単位ステージの
みプリセツトを行なえばよい。）であるが、通流
はこのような使われ方をされるのは少なく、カウ
ンタの出力とは無関係にプリセツト動作を要求さ
れることが多い。

このような場合には、第１０図に示すように、
各単位ステージにリセツト信号供給端子７を設け
ておき、プリセツトイネイブル信号に先行してリ
セツト信号を供給することによつて対処できる。

すなわち、双安定回路１４０を構成する
NANDゲート２５と、次段の単位ステージにク
ロツク信号を供給するNANDゲート１５１のそ
れぞれの一方の入力端子に“Ｌ”レベルの信号を
印加することによつて単位ステージはリセツトさ
れるので、その後にプリセツトイネイブル信号が
印加されるように構成すればよい。

なお、前記NANDゲート１５１にもリセツト
信号を供給しているが、これはプリセツトイネイ
ブル信号と同じように初段のクロツク供給ゲート
１５０（第７図）に印加すればよく、カウンタの
ビツト数がきわめて大きい場合には、クロツク信
号伝達素子（第８図においてはインバータ１１と
NANDゲート１５を構成する素子）の遅延時間
とリセツトパルス幅を考慮して、例えば４ビツト
目、８ビツト目、12ビツト目、……と言つた具合
に節目ごとにNANDゲート１５にもリセツト信
号を供給するようにすればよい。（プリセツトイ
ネイブル信号についても同様の考え方が摘用でき
る。）さて、第８図および第１０図に示したフリツプ
フロツプ回路はいずれも第５図の回路を基本に拡
張されたものであるが、本発明のバイナリーカウ
ンタの単位ステージを構成するフリツプフロツプ
回路は必ずしも第５図もしくは、これを基本とす
るもの限定される訳ではない。

例えば、第５図の回路を縦続接続した場合、負
方向エツジトリガタイプのダウンカウンタが構成
されるが、第１１図に示すように、NANDゲー
ト１５をNORゲート２６に置き換えるだけで正
方向エツジトリガタイプのアツプカウンタとな
る。

また、第５図の回路は両方向スイツチ１２，１
３，１４を用いているが、これらは、ただちに３
ステートバツフア（３ステートインバータ）に置
き換えることができる。

第１２図は３個の３ステートインバータ２７，
２８，２９と２個のインバータ１１，１７、さら
には１個のNANDゲート１５を用いて本発明の
バイナリーカウンタの単位ステージを構成した例
を示したもので、第１２図においてインバータ１
７と３ステートインバータ２８が双安定回路１４
０を構成している。

３ステートインバータは等価的にはインバータ
の出力側にスイツチを付加したものである。

なお、第１２図のフリツプフロツプ回路を
CMOSの回路結線図で表現すると第１３図のよ
うになり、単位ステージあたりの基本素子数は20
となる。

また、第１３図の回路の３ステートインバータ
２９を取り除いて、NANDゲート１５の出力側
とインバータ１７の入力側の間に両方向スイツチ
３１を接続することにより、第１４図に示すよう
に、回路構成はさらに簡単になる。

第１５図は第１４図のフリツプフロツプ回路の
動作を説明するためのタイムチヤートであり、第
１５図の１ａはクロツク信号入力端子１に供給さ
れるクロクツ信号の信号波形図、１１ａ，１７
ａ，１５ａはそれぞれインバータ１１，１７、
NANDゲートの出力信号波形図、２８ａ，２７
ａはそれぞれ３ステートインバータ２８，２７の
出力状態を表わすタイムチヤート、そして、３１
Ｓは両方向スイツチ３１の開閉状態を表わすタイ
ムチヤートである。

時刻t₁以前にクロツク信号入力端子１のレベル
が“Ｈ”でインバータ１７の出力レベルが“Ｌ”
になつているものとすると、その時点においては
３ステートインバータ２８，２７、NANDゲー
ト１５の出力レベルはいずれも“Ｈ”であり、両
方向スイツチ３１は開状態となつている。

時刻t₁において、クロツク信号のレベルが
“Ｌ”に移行すると、続いてインバータ１１の出
力レベルが“Ｈ”に移行し、前記３ステートイン
バータ２７および２８はいずれもハイインピーダ
ンス状態となり、前記両方向スイツチは閉状態に
移行する。

前記NANDゲート１５の一方の入力端子１５
ｘのレベルは時刻t₁以前までは前記３ステートイ
ンバータ２７によつて“Ｈ”に保持されており、
前記３ステートインバータ２７の出力がハイイン
ピーダンス状態に移行してからも蓄積電荷によつ
て“Ｈ”レベルが接続するので、前記NANDゲ
ート１５の出力レベルは“Ｌ”に移行し、その結
果、インバータ１７の出力レベルが“Ｈ”に移行
する。

時刻t₂において、クロツク信号のレベルが
“Ｈ”に移行すると、続いて前記インバータ１１
の出力レベルが“Ｌ”に移行し、ほぼ同時に前記
３ステートインバータ２７および２８の出力レベ
ルが“Ｌ”に移行するとともに前記両方向スイツ
チ３１は開状態に移行する。

また、前記インバータ１１の出力レベルの
“Ｌ”への移行によつて前記NANDゲート１５の
出力レベルは“Ｈ”に戻る。

時刻t₃において、クロツク信号のレベルが、
“Ｌ”に移行すると、続いて前記インバータ１１
の出力レベルが“Ｈ”に移行し、前記３ステート
インバータ２７および２８の出力がハイインピー
ダンス状態に移行するとともに前記両方向スイツ
チ３１は閉状態に移行する。

このとき、前記NANDゲート１５の一方の入
力端子１５ｘのレベルは、それ以前の“Ｌ”レベ
ルのままになつているので、前記NANDゲート
１５の出力レベルは“Ｈ”から変化せず、それが
前記両方向スイツチ３１を介して前記インバータ
１７の入力端子に伝達されるから、前記インバー
タ１７の出力レベルは“Ｌ”に移行する。

時刻t₄において、クロツク信号のレベルが
“Ｈ”に移行すると、続いて前記インバータ１１
の出力レベルが“Ｌ”に移行し、前記３ステート
インバータ２７および２８の出力レベルが“Ｈ”
に移行するとともに前記両方向スイツチ３１は開
状態に移行する。

以後、同様にして前記インバータ１７はクロツ
ク信号のレベルの“Ｈ”から“Ｌ”への遷移時に
その出力レベルが変化する。

さて、第１４図に示したフリツプフロツプ回路
に外部セツト端子を設けると、その回路構成は第
１６図のようになる。

第１６図において、３ステートインバータ２８
の代りに３ステートNOR３２が用いられ、その
一方の入力端子がインバータ１７の出力端子に接
続され、他方の入力端子は外部セツト端子１０１
に接続されている。

第１６図に示されたフリツプフロツプ回路を単
位ステージとして、第３図と同様の４ビツトプロ
グラマブルカウンタを構成すると、第１７図のよ
うになる。

第１７図において、単位ステージ２５０，２６
０，２７０はいずれも第１６図に示されたフリツ
プフロツプ回路であり、単位ステージ２８０には
第１８図に示すような簡単なフリツプフロツプ回
路を用いることができる。

第１７図において、ＰチヤネルMOSトランジ
スタ５１，６１，７１，８１とＮチヤネルMOS
トランジスタ５２，６２，７２，８２はそれぞれ
トグルスイツチを構成しており、カウンタがカウ
ント動作をしている間はNANDゲート１３０の
出力レベルが“Ｈ”になつているので、Ｎチヤネ
ルMOSトランジスタがオン状態にあり、第１６
図の３ステートNOR３２は、３ステートインバ
ータとして働き、第１８図のNANDゲート２２
は単なるインバータとして働くが、前記NAND
ゲート１３０の出力レベルが“Ｌ”になると、Ｎ
チヤネルMOSトランジスタ５２〜８２はすべて
オフ状態となり、代りにＰチヤネルMOSトラン
ジスタ５１〜９１がオン状態となつてプリセツト
動作が行なわれる。

第１６図および第１７図に示したプログラマブ
ルカウンタでは、トグルスイツチも含めて単位ス
テージあたりわずか22素子で構成することがで
き、従来に比べて大幅に素子数が削減される。

ところで、以上の説明では従来例および本発明
の実施例ともにCMOS回路を例に挙げたが、本
発明のバイナリーカウンタはCMOS回路に限定
されるものではなく、実施効果の度合いの差はあ
るが、NMOSやPMOSさらにはバイポーラ回路
にも適用することができる。

発明の効果以上のように本発明は、クロツク信号が論理０
（実施例の説明では“Ｌ”レベルと“Ｈ”レベル
と言う表現を用いているが、“Ｈ”レベルが論理
０に対応するときには“Ｌ”レベルが論理１に対
応し、反対に“Ｌ”レベルが論理０に対応すると
きには“Ｈ”レベルが論理１に対応する。）のと
きに帰還ループが閉じて保持状態となる双安定回
路と、前記双安定回路の出力が供給されて前記ク
ロツク信号が論理０のときに前記双安定回路の出
力に依存した出力を発生するバツフア手段（第５
図、第８図、第１０図、第１１図の実施例では両
方向スイツチ１２とインバータ１８がバツフア手
段を構成し、第１２図、第１３図、第１４図、第
１６図の実施例では３ステートインバータ２７が
バツフア手段を構成している。）と、前記クロツ
ク信号が論理１のときに前記バツフア手段の出力
を前記双安定回路に供給するスイツチ手段（前記
両方向スイツチ１４あるいは３１、もしくは３ス
テートインバータ２９に相当）と、入力端子に少
なくとも前記クロツク信号と前記バツフア手段の
出力が供給される論理ゲート（前記NANDゲー
ト１５あるいはNORゲート２６に相当）によつ
て単位ステージを構成し、前記論理ゲートの出力
を次段の単位ステージのクロツク信号として供給
するたとによつて複数の単位ステージを連結した
ことを特徴とするもので、前記論理ゲートの出力
を次段の単位ステージのクロツク信号として用い
ると言う新規な構成により、リセツトおよびセツ
ト機能を備えない基本回路においても従来よりも
その構成が簡単になり、リセツト機能やセツト機
能、さらにはプログラマブル機能など、単位ステ
ージの機能が複雑になるにつれて従来回路に対す
る素子数あるいは配線数の減少度合いが大きくな
り、その結果、この種のカウンタを組み込んだシ
ステムの規模が縮少され、システムをIC化した
場合のチツプサイズの縮少はもちろんのこと、消
費電力の低減や信頼性の向上、生産歩留りの向上
につながるなど、本発明の効果は大なるものがあ
る。

また、第５図の実施例ならびに第１４図の実施
例は最も効果的に本発明の目的を達成するもの
で、いずれも必要最低限の素子数と配線数で単位
ステージが構成されている。

【図面の簡単な説明】

第１図および第２図は従来のバイナリーカウン
タの単位ステージを示す回路結線図、第３図は従
来のプログラマブルカウンタを示す回路結線図、
第４図は第３図のカウンタの単位ステージの構成
を示す回路結線図、第５図は本発明の一実施例を
示す回路結線図、第６図は第５図の回路動作を説
明するためのタイムチヤート、第７図は本発明を
適用したプログラマブルカウンタの回路結線図、
第８図はその単位ステージの回路結線図、第９図
はカウンタのMSBの構成例を示す回路結線図、
第１０図、第１１図、第１２図、第１３図、第１
４図はいずれも本発明の別の実施例を示す回路結
線図、第１５図は第１４図の回路動作を説明する
ためのタイムチヤート、第１６図は本発明の別の
実施例を示す回路結線図、第１７図は本発明を適
用したプログラマブルカウンタの別の構成例を示
す回路結線図、第１８図は第１７図のカウンタの
MSBに用いることができる単位ステージの構成
例を示す回路結線図である。１４……両方向スイツチ、１４０……双安定回
路、１５……NANDゲート、２６……NORゲー
ト、３１……両方向スイツチ、２７……３ステー
トインバータ、２９……３ステートインバータ、
１８……インバータ、１２……両方向スイツチ。

Claims

【特許請求の範囲】１クロツク信号が論理０のときに帰還ループが
閉じて保持状態となる双安定回路と、前記双安定
回路の出力が供給されて前記クロツク信号が論理
０のときに前記双安定回路の出力に依存した出力
を発生するバツフア手段と、前記クロツク信号が
論理１のときに前記バツフア手段の出力を前記双
安定回路に供給するスイツチ手段と、入力端子に
少なくとも前記クロツク信号と前記バツフア手段
の出力が供給される論理ゲートによつて単位ステ
ージを構成し、前記論理ゲートの出力を次段の単
位ステージのクロツク信号として供給することに
よつて複数の単位ステージを連結したことを特徴
とするバイナリーカウンタ。２双安定回路の出力側に第２のスイツチ手段を
介してインバータの入力端子を接続し、前記第２
のスイツチ手段と前記インバータによつてバツフ
ア手段を構成したことを特徴とする特許請求の範
囲第１項記載のバイナリーカウンタ。３インバータと第１の３ステートインバータに
よつて双安定回路を構成し、第２の３ステートイ
ンバータによつてバツフア手段を構成し、一方の
入力端子にクロツク信号が供給され、他方の入力
端子に前記第２の３ステートインバータの出力が
供給される論理ゲートの出力端子と前記インバー
タの入力端子の間に前記クロツク信号の論理レベ
ルに応じて開閉されるスイツチ手段を接続したこ
とを特徴とする特許請求の範囲第１項記載のバイ
ナリーカウンタ。