JPH0149206B2 - - Google Patents
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- JPH0149206B2 JPH0149206B2 JP58192877A JP19287783A JPH0149206B2 JP H0149206 B2 JPH0149206 B2 JP H0149206B2 JP 58192877 A JP58192877 A JP 58192877A JP 19287783 A JP19287783 A JP 19287783A JP H0149206 B2 JPH0149206 B2 JP H0149206B2
- Authority
- JP
- Japan
- Prior art keywords
- amplitude
- circuit
- transistor
- base
- differential circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、テレビ受像機およびVTRに使用
する、一般にホワイトダーククリツプ回路という
振幅制限回路に関するもので、特に半導体集積回
路に最適な回路構成を提供するものである。
する、一般にホワイトダーククリツプ回路という
振幅制限回路に関するもので、特に半導体集積回
路に最適な回路構成を提供するものである。
従来、この種の装置として第１図に示すものが
あつた。図において、１は入力端子、２はバイア
ス端子、３，４は電圧印加端子、５は出力端子、
６は電源、７，８，９はpnpトランジスタ、１
０，１１はnpnトランジスタ、１２〜１５は抵
抗、１６，１７は可変電圧源である。
あつた。図において、１は入力端子、２はバイア
ス端子、３，４は電圧印加端子、５は出力端子、
６は電源、７，８，９はpnpトランジスタ、１
０，１１はnpnトランジスタ、１２〜１５は抵
抗、１６，１７は可変電圧源である。
第２図は、従来例の説明に用いる波形の一例を
示す図であり、図において、ａは入力波形、即ち
トランジスタ７のベース波形、ｂはトランジスタ
１０のベース波形、ｃは出力波形である。
示す図であり、図において、ａは入力波形、即ち
トランジスタ７のベース波形、ｂはトランジスタ
１０のベース波形、ｃは出力波形である。
次の動作について説明する。
第１図において、入力端子１より入力した信号
はpnpトランジスタ７，８で構成する差動回路に
導かれる。トランジスタ８のベース電位、即ち制
御電圧印加端子３の電位はあらかじめ、電圧源１
６により、トランジスタ７のベース電位より適当
量高電位となるように設定されている。
はpnpトランジスタ７，８で構成する差動回路に
導かれる。トランジスタ８のベース電位、即ち制
御電圧印加端子３の電位はあらかじめ、電圧源１
６により、トランジスタ７のベース電位より適当
量高電位となるように設定されている。
今、第２図ａに示す波形をトランジスタ７のベ
ースに入力した場合、信号はトランジスタ８のベ
ース電位V8bより低電位である期間のみ、トラン
ジスタ１０のベースに伝達され、第２図ｂに示す
ような高電位側を振幅制限したものとなる。さら
に信号はnpnトランジスタ１０，１１で構成され
る差動回路に導かれる。トランジスタ１１のベー
ス電位V11bは、あらかじめ電圧源１７により、
トランジスタ１０のベース電位より、適当量低電
位となるように設定されており、第２図ｂに示す
波形がトランジスタ１０のベースに加わると、信
号はトランジスタ１１のベース電位V11bより高
電位である期間のみ出力端子５に伝達され、その
結果第２図ｃに示すように低電位側を振幅制限し
たものとなる。
ースに入力した場合、信号はトランジスタ８のベ
ース電位V8bより低電位である期間のみ、トラン
ジスタ１０のベースに伝達され、第２図ｂに示す
ような高電位側を振幅制限したものとなる。さら
に信号はnpnトランジスタ１０，１１で構成され
る差動回路に導かれる。トランジスタ１１のベー
ス電位V11bは、あらかじめ電圧源１７により、
トランジスタ１０のベース電位より、適当量低電
位となるように設定されており、第２図ｂに示す
波形がトランジスタ１０のベースに加わると、信
号はトランジスタ１１のベース電位V11bより高
電位である期間のみ出力端子５に伝達され、その
結果第２図ｃに示すように低電位側を振幅制限し
たものとなる。
このように電圧源１６および１７を任意に設定
する事により入力信号波形の高電位側および低電
位側を振幅制限することができる。
する事により入力信号波形の高電位側および低電
位側を振幅制限することができる。
従来の振幅制限回路は以上のように構成されて
いるので、半導体集積回路化するにあたつて高電
位側振幅制限を行なう電圧源と低電位側振幅制限
を行なう電圧源が必要である事、また各々の電圧
源の電位設定が難しいなどの欠点があつた。
いるので、半導体集積回路化するにあたつて高電
位側振幅制限を行なう電圧源と低電位側振幅制限
を行なう電圧源が必要である事、また各々の電圧
源の電位設定が難しいなどの欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、差動回路を用いて
極性の異なる２つの制御電圧を生成する振幅制御
電圧発生回路を付加することにより、入力信号の
高電位側と低電位側とを１つの電圧源により振幅
制限でき、端子数の削減が可能となり、振幅制限
の制御も容易に行なえるなど半導体集積回路に最
適な回路構成の振幅制限回路を提供することを目
的としている。
去するためになされたもので、差動回路を用いて
極性の異なる２つの制御電圧を生成する振幅制御
電圧発生回路を付加することにより、入力信号の
高電位側と低電位側とを１つの電圧源により振幅
制限でき、端子数の削減が可能となり、振幅制限
の制御も容易に行なえるなど半導体集積回路に最
適な回路構成の振幅制限回路を提供することを目
的としている。
以下、この発明の一実施例を図について説明す
る。第３図において、４０は一種類の入力電圧よ
り２つの振幅制御電圧を発生する振幅制御電圧発
生回路であり、該回路４０において、１０１は入
力端子、１０２はバイアス端子、２０はnpnトラ
ンジスタ１３１，１３２、抵抗１１８，１１９，
１１２，１２０および定電流源１２９からなる第
１の差動回路、３０はnpnトランジスタ１３３，
１３４、抵抗１２３，１２４，１２１，１２５お
よび定電流源１３０からなる第２の差動回路、１
２６は第１の差動回路２０の負荷である抵抗、１
２７，１２８は第２の差動回路３０の負荷である
２つの抵抗、１２２は抵抗、１３５は振幅制限制
御端子、１３６は振幅制限レベルの設定を行なう
外付可変抵抗器である。また５０は上記振幅制御
電圧発生回路４０の制御電圧に応じて該回路４０
の第１の差動回路２０により入力信号波形がレベ
ルシフトされた波形に対し、その振幅制限を行な
う振幅制限回路本体であり、該回路５０におい
て、１０７，１０８，１０９はpnpトランジス
タ、１１０，１１１はnpnトランジスタ、１１
３，１１４，１１５は抵抗、１０５は出力端子、
１０６は電源端子である。
る。第３図において、４０は一種類の入力電圧よ
り２つの振幅制御電圧を発生する振幅制御電圧発
生回路であり、該回路４０において、１０１は入
力端子、１０２はバイアス端子、２０はnpnトラ
ンジスタ１３１，１３２、抵抗１１８，１１９，
１１２，１２０および定電流源１２９からなる第
１の差動回路、３０はnpnトランジスタ１３３，
１３４、抵抗１２３，１２４，１２１，１２５お
よび定電流源１３０からなる第２の差動回路、１
２６は第１の差動回路２０の負荷である抵抗、１
２７，１２８は第２の差動回路３０の負荷である
２つの抵抗、１２２は抵抗、１３５は振幅制限制
御端子、１３６は振幅制限レベルの設定を行なう
外付可変抵抗器である。また５０は上記振幅制御
電圧発生回路４０の制御電圧に応じて該回路４０
の第１の差動回路２０により入力信号波形がレベ
ルシフトされた波形に対し、その振幅制限を行な
う振幅制限回路本体であり、該回路５０におい
て、１０７，１０８，１０９はpnpトランジス
タ、１１０，１１１はnpnトランジスタ、１１
３，１１４，１１５は抵抗、１０５は出力端子、
１０６は電源端子である。
次に動作について説明する。
入力端子１０１より入力した信号はnpnトラン
ジスタ１３１，１３２により構成される第１の差
動回路２０に導かれる。そして該差動回路２０内
のレベルシフト動作により振幅制限回路本体５０
内のトランジスタ１０７のベースには上記入力信
号波形を直流的にレベルシフトしたものが導かれ
る。一方、pnpトランジスタ１３３，１３４によ
り構成される第２の差動回路３０は、前述のトラ
ンジスタ１３１，１３２で構成される差動回路２
０と同様な回路定数（抵抗値R112＝R110＝R121
＝R125、抵抗値R118＝R119＝R123＝R124、抵
抗値R126＝R127＝R128、定電流源の電流値I129
＝I130）で構成され、外付可変抵抗器１３６を可
変することにより、該差動回路３０を構成するト
ランジスタ１３３のベース電位を変化させ、トラ
ンジスタ１３３，１３４に流れる電流を制御し、
振幅制限動作を行なうトランジスタ１０８，１１
１のベース電位を任意に決定できるようになつて
いる。
ジスタ１３１，１３２により構成される第１の差
動回路２０に導かれる。そして該差動回路２０内
のレベルシフト動作により振幅制限回路本体５０
内のトランジスタ１０７のベースには上記入力信
号波形を直流的にレベルシフトしたものが導かれ
る。一方、pnpトランジスタ１３３，１３４によ
り構成される第２の差動回路３０は、前述のトラ
ンジスタ１３１，１３２で構成される差動回路２
０と同様な回路定数（抵抗値R112＝R110＝R121
＝R125、抵抗値R118＝R119＝R123＝R124、抵
抗値R126＝R127＝R128、定電流源の電流値I129
＝I130）で構成され、外付可変抵抗器１３６を可
変することにより、該差動回路３０を構成するト
ランジスタ１３３のベース電位を変化させ、トラ
ンジスタ１３３，１３４に流れる電流を制御し、
振幅制限動作を行なうトランジスタ１０８，１１
１のベース電位を任意に決定できるようになつて
いる。
以下動作を外付可変抵抗器１３６の設定条件別
に説明する。
に説明する。
() 条件 外付可変抵抗器１３６の抵抗値が
無限大の場合（第４図参照） この場合、トランジスタ１３３と１３４のベ
ース電位は同電位となり、定電流源１３０の電
流は各々に等しく分流され、トランジスタ１０
８のベース電位V108bとトランジスタ１０９の
ベース電位とは同電位となる。更にこれはトラ
ンジスタ１０７のベース電位とも同電位であ
る。トランジスタ１０９はトランジスタ１０７
および１０８の直流レベルシフトを同様に補正
する働きをし、これによりトランジスタ１１０
のベース電位とトランジスタ１１１のベース電
位V111bとは同電位になるように構成されてい
る。そしてこれにより第４図ｃに示すように出
力端子１０５に信号波形は出力されない。
無限大の場合（第４図参照） この場合、トランジスタ１３３と１３４のベ
ース電位は同電位となり、定電流源１３０の電
流は各々に等しく分流され、トランジスタ１０
８のベース電位V108bとトランジスタ１０９の
ベース電位とは同電位となる。更にこれはトラ
ンジスタ１０７のベース電位とも同電位であ
る。トランジスタ１０９はトランジスタ１０７
および１０８の直流レベルシフトを同様に補正
する働きをし、これによりトランジスタ１１０
のベース電位とトランジスタ１１１のベース電
位V111bとは同電位になるように構成されてい
る。そしてこれにより第４図ｃに示すように出
力端子１０５に信号波形は出力されない。
() 条件 外付可変抵抗器１３６の抵抗値が
ゼロ（振幅制限制御端子１３５を接地）の場合
（第５図参照） この場合、トランジスタ１３３のベース電位
はバイアス端子１０２の電圧を抵抗１２１と１
２２とで分割して決定される電位となり、トラ
ンジスタ１３３と１３４に流れる電流比は変化
する。このためトランジスタ１０８のベース電
位V108bは条件の場合に比べて高電位に、ま
たトランジスタ１１１のベース電位V111bは条
件の場合に比べて低電位となる。そしてこれ
により第５図ｃに示すように出力端子１０５に
入力信号波形がそのまま出力される。
ゼロ（振幅制限制御端子１３５を接地）の場合
（第５図参照） この場合、トランジスタ１３３のベース電位
はバイアス端子１０２の電圧を抵抗１２１と１
２２とで分割して決定される電位となり、トラ
ンジスタ１３３と１３４に流れる電流比は変化
する。このためトランジスタ１０８のベース電
位V108bは条件の場合に比べて高電位に、ま
たトランジスタ１１１のベース電位V111bは条
件の場合に比べて低電位となる。そしてこれ
により第５図ｃに示すように出力端子１０５に
入力信号波形がそのまま出力される。
() 条件 外付可変抵抗１３６の抵抗値を任
意に設定した場合（第６図参照） この場合、トランジスタ１３３のベース電位
はバイアス端子１０２の電圧を抵抗１２１と１
２２および可変抵抗器１３６で分割して決定さ
れる電位となり、トランジスタ１０８，１１１
のベース電位V108、V111bは上記条件と条
件との中間の状態となり、可変抵抗１３６を
任意に設定することにより、従来例で説明した
ものと同様の動作を行ない、入力信号波形の高
電位側および低電位側を振幅制限した波形が第
６図ｃに示すように出力端子１０５に出力され
る。また、高電位側振幅と低電位側振幅は同振
幅で変化するという特長がある。
意に設定した場合（第６図参照） この場合、トランジスタ１３３のベース電位
はバイアス端子１０２の電圧を抵抗１２１と１
２２および可変抵抗器１３６で分割して決定さ
れる電位となり、トランジスタ１０８，１１１
のベース電位V108、V111bは上記条件と条
件との中間の状態となり、可変抵抗１３６を
任意に設定することにより、従来例で説明した
ものと同様の動作を行ない、入力信号波形の高
電位側および低電位側を振幅制限した波形が第
６図ｃに示すように出力端子１０５に出力され
る。また、高電位側振幅と低電位側振幅は同振
幅で変化するという特長がある。
このように、本実施例では外付可変抵抗器１３
６を可変することにより、振幅制限制御端子１３
５の直流電位を変化させ、トランジスタ１３３，
１３４からなる差動回路に流れる電流を制御し、
振幅制限を行なうトランジスタ１０８，１１１の
ベース電位を任意に決定するようにしており、１
つの端子に接続した可変抵抗器を可変することに
より、入力信号波形の高電位側および低電位側を
同時に振幅制限することが可能である。
６を可変することにより、振幅制限制御端子１３
５の直流電位を変化させ、トランジスタ１３３，
１３４からなる差動回路に流れる電流を制御し、
振幅制限を行なうトランジスタ１０８，１１１の
ベース電位を任意に決定するようにしており、１
つの端子に接続した可変抵抗器を可変することに
より、入力信号波形の高電位側および低電位側を
同時に振幅制限することが可能である。
なお、上記実施例では、外付可変抵抗器１３６
を振幅制限制御端子１３５と接地間に挿入する場
合について説明したが、この外付可変抵抗器１３
６を振幅制限制御端子１３５と電源間に挿入し、
更にトランジスタ１０８のベース電位はトランジ
スタ１３４のコレクタより供給し、トランジスタ
１０９のベース電位はトランジスタ１３３のコレ
クタより供給するようにしてもよく、上記実施例
と同様の効果を期待できることは言うまでもな
い。
を振幅制限制御端子１３５と接地間に挿入する場
合について説明したが、この外付可変抵抗器１３
６を振幅制限制御端子１３５と電源間に挿入し、
更にトランジスタ１０８のベース電位はトランジ
スタ１３４のコレクタより供給し、トランジスタ
１０９のベース電位はトランジスタ１３３のコレ
クタより供給するようにしてもよく、上記実施例
と同様の効果を期待できることは言うまでもな
い。
以上のように、本発明によれば、差動回路を用
いて極性の異なる２つの制御電圧を発生する振幅
制御電圧発生回路を付加するように構成したの
で、端子数の削減が可能であり、振幅制限制御が
容易に行なえ、半導体集積回路化に適した回路構
成が得られる効果がある。
いて極性の異なる２つの制御電圧を発生する振幅
制御電圧発生回路を付加するように構成したの
で、端子数の削減が可能であり、振幅制限制御が
容易に行なえ、半導体集積回路化に適した回路構
成が得られる効果がある。
第１図は従来の振幅制限回路の一実施例を示す
構成図、第２図は第１図の回路の信号波形図、第
３図は本発明の一実施例による振幅制限回路を示
す構成図、第４図ないし第６図は第３図の回路の
信号波形を第３図の外付可変抵抗器の設定条件別
に示す波形図である。 ４０……振幅制御電圧発生回路、２０，３０…
…第１、第２の差動回路、１２６……抵抗（第１
の負荷）、１２７，１２８……抵抗（第２の負
荷）、１３１，１３２，１３３，１３４……トラ
ンジスタ、１１８，１１９，１２３，１２４……
抵抗、１１２，１２０，１２１，１２５……抵
抗、１２９，１３０……定電流源、１０１……入
力端子、１０２……バイアス端子、１３５……振
幅制限制御端子、１３６……可変抵抗器、１０６
……電源端子、５０……振幅制限回路本体。
構成図、第２図は第１図の回路の信号波形図、第
３図は本発明の一実施例による振幅制限回路を示
す構成図、第４図ないし第６図は第３図の回路の
信号波形を第３図の外付可変抵抗器の設定条件別
に示す波形図である。 ４０……振幅制御電圧発生回路、２０，３０…
…第１、第２の差動回路、１２６……抵抗（第１
の負荷）、１２７，１２８……抵抗（第２の負
荷）、１３１，１３２，１３３，１３４……トラ
ンジスタ、１１８，１１９，１２３，１２４……
抵抗、１１２，１２０，１２１，１２５……抵
抗、１２９，１３０……定電流源、１０１……入
力端子、１０２……バイアス端子、１３５……振
幅制限制御端子、１３６……可変抵抗器、１０６
……電源端子、５０……振幅制限回路本体。
Claims (1)
- １ 入力信号波形の高電位側および低電位側を振
幅制限する振幅制限回路であつて、一対のトラン
ジスタのエミツタに各々抵抗が接続され、該各々
の抵抗の他端が共通接続され、該共通接続点に定
電流源が接続され、上記一対のトランジスタのベ
ースに各々抵抗が接続され、該各々の抵抗の他端
が共通接続されるとともに該共通接続点に同一の
バイアス電源が接続されてなる第１、第２の差動
回路、上記第１の差動回路の一方の入力端となつ
ている一方のトランジスタのベースに入力信号を
加えるための入力端子、上記入力信号が上記第１
の差動回路によりレベルシフトされて得られる信
号を取り出すための第１の負荷、上記第２の差動
回路の一方の入力端となつている一方のトランジ
スタのベースに接続された振幅制限制御端子、該
振幅制限制御端子と電源または接地との間に挿入
された可変抵抗器、及び上記第２の差動回路によ
り互いに極性の異なる２つの直流制御電圧を取り
出す２つの第２の負荷を備えた振幅制御電圧発生
回路と、上記第１の負荷により取り出された信号
を上記第２の負荷により取り出された２つの制御
電圧に応じて振幅制限する振幅制限回路本体とを
備えたことを特徴とする振幅制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192877A JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192877A JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084004A JPS6084004A (ja) | 1985-05-13 |
| JPH0149206B2 true JPH0149206B2 (ja) | 1989-10-24 |
Family
ID=16298459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192877A Granted JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084004A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2296271B1 (en) * | 2008-06-09 | 2015-08-12 | Shimadzu Corporation | Limiter circuit |
-
1983
- 1983-10-14 JP JP58192877A patent/JPS6084004A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6084004A (ja) | 1985-05-13 |
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