JPH08340224A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH08340224A JPH08340224A JP14473995A JP14473995A JPH08340224A JP H08340224 A JPH08340224 A JP H08340224A JP 14473995 A JP14473995 A JP 14473995A JP 14473995 A JP14473995 A JP 14473995A JP H08340224 A JPH08340224 A JP H08340224A
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- transistors
- bias
- bias circuit
- circuit
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Abstract
(57)【要約】
【目的】 入力ＤＣ（直流）電圧と出力ＤＣ電圧のダイ
ナミックレンジをともに電源電圧を最大に利用したレベ
ルまで拡大する。 【構成】 ダブルバランス型の差動増幅回路において、
ベースに第３バイアス回路（１９）からのバイアスと信
号源からの入力信号とが印加され、エミッタが第１抵抗
（２１）を介して第１及び第２トランジスタ（９）（１
０）の共通エミッタに接続された第１入力トランジスタ
（１８）と、ベースに第３バイアス回路からのバイアス
が印加され、エミッタが第２抵抗（２３）を介して第３
及び第４トランジスタ（１２）（１３）の共通エミッタ
に接続された第２入力トランジスタ（２２）とを設けた
ことを特徴とする。
ナミックレンジをともに電源電圧を最大に利用したレベ
ルまで拡大する。 【構成】 ダブルバランス型の差動増幅回路において、
ベースに第３バイアス回路（１９）からのバイアスと信
号源からの入力信号とが印加され、エミッタが第１抵抗
（２１）を介して第１及び第２トランジスタ（９）（１
０）の共通エミッタに接続された第１入力トランジスタ
（１８）と、ベースに第３バイアス回路からのバイアス
が印加され、エミッタが第２抵抗（２３）を介して第３
及び第４トランジスタ（１２）（１３）の共通エミッタ
に接続された第２入力トランジスタ（２２）とを設けた
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ダブルバランス型の差
動増幅器に関するもので、特に入力ＤＣ（直流）電圧と
出力ＤＣ電圧のダイナミックレンジをともに電源電圧を
最大に利用したレベルまで拡大できる差動増幅器に関す
る。
動増幅器に関するもので、特に入力ＤＣ（直流）電圧と
出力ＤＣ電圧のダイナミックレンジをともに電源電圧を
最大に利用したレベルまで拡大できる差動増幅器に関す
る。
【０００２】
【従来の技術】ダブルバランス型の差動増幅器が知られ
ている。図２にはそのような差動増幅器を示すもので、
信号源（１）からの信号がトランジスタ（２）及び
（３）を介して出力端子（４）に伝わる構成となってい
る。出力端子（４）のＤＣ電圧は、バイアス回路（５）
の電圧ＶCTLに応じて定まる。
ている。図２にはそのような差動増幅器を示すもので、
信号源（１）からの信号がトランジスタ（２）及び
（３）を介して出力端子（４）に伝わる構成となってい
る。出力端子（４）のＤＣ電圧は、バイアス回路（５）
の電圧ＶCTLに応じて定まる。
【０００３】例えば、バイアス回路（５）の電圧ＶCTL
をあげると、トランジスタ（２）及び（６）に流れる電
流が増加する。すると、トランジスタ（３）及び（７）
に流れる電流が増加するので出力端子（４）のＤＣ電圧
が低下する。逆に、バイアス回路（５）の電圧ＶCTLを
あげると、出力端子（４）のＤＣ電圧が上昇する。
をあげると、トランジスタ（２）及び（６）に流れる電
流が増加する。すると、トランジスタ（３）及び（７）
に流れる電流が増加するので出力端子（４）のＤＣ電圧
が低下する。逆に、バイアス回路（５）の電圧ＶCTLを
あげると、出力端子（４）のＤＣ電圧が上昇する。
【０００４】図２の差動増幅器の最大増幅率は、抵抗Ｒ
oと負荷抵抗Ｒ1の抵抗比により定まる。これは、トラン
ジスタ（３）がオンの状態の時である。この状態からバ
イアス回路（８）の電圧ＶGAINを低下させると、トラン
ジスタ（３）の導通度が低下して、出力交流レベルが低
下する。それ故、図２の回路では、出力ＤＣをバイアス
回路（５）の電圧ＶCTLにより任意に定めることができ
るとともに交流利得をバイアス回路（８）の電圧ＶGAIN
により任意に定めることができる。また、図２の回路で
は交流利得を変えても出力ＤＣは変わらず、出力ＤＣを
変えても交流利得が変わらないという利点を有する。
oと負荷抵抗Ｒ1の抵抗比により定まる。これは、トラン
ジスタ（３）がオンの状態の時である。この状態からバ
イアス回路（８）の電圧ＶGAINを低下させると、トラン
ジスタ（３）の導通度が低下して、出力交流レベルが低
下する。それ故、図２の回路では、出力ＤＣをバイアス
回路（５）の電圧ＶCTLにより任意に定めることができ
るとともに交流利得をバイアス回路（８）の電圧ＶGAIN
により任意に定めることができる。また、図２の回路で
は交流利得を変えても出力ＤＣは変わらず、出力ＤＣを
変えても交流利得が変わらないという利点を有する。
【０００５】
【発明が解決しようとする課題】ところで、図２の回路
では入力信号波形と出力信号波形の関係が、図３のよう
になる。図３の波形Ａは入力信号波形を、波形Ｂは出力
信号波形を示す。図から明らかなように、入力信号波形
と出力信号波形が１つの電源電圧のなかに同時に存在す
る関係となるため、片方を大きくとると、もう片方を小
さくとらざるおえない、という問題が生ずる。これら
は、トランジスタ（２）（３）（６）（７）の飽和防止
のために起こる。
では入力信号波形と出力信号波形の関係が、図３のよう
になる。図３の波形Ａは入力信号波形を、波形Ｂは出力
信号波形を示す。図から明らかなように、入力信号波形
と出力信号波形が１つの電源電圧のなかに同時に存在す
る関係となるため、片方を大きくとると、もう片方を小
さくとらざるおえない、という問題が生ずる。これら
は、トランジスタ（２）（３）（６）（７）の飽和防止
のために起こる。
【０００６】このため、信号のダイナミックレンジを両
方とも十分にとれない、という問題があった。そのた
め、図２の回路の交流と出力ＤＣのメリットを持った上
でさらに、信号のダイナミックレンジが両方とも十分に
取れる差動増幅器が希求されていた。
方とも十分にとれない、という問題があった。そのた
め、図２の回路の交流と出力ＤＣのメリットを持った上
でさらに、信号のダイナミックレンジが両方とも十分に
取れる差動増幅器が希求されていた。
【０００７】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、互いのエミッタが共通接続され該共
通接続点に第１定電流源が接続された第１及び第２トラ
ンジスタと、互いのエミッタが共通接続され該共通接続
点に第２定電流源が接続された第３及び第４トランジス
タと、前記第１及び第４トランジスタにバイアスを加え
る第１バイアス回路と、前記第２及び第３トランジスタ
にバイアスを加える第２バイアス回路と、前記第１及び
第３トランジスタのコレクタに共通接続された第１出力
端子と、前記第２及び第４トランジスタのコレクタに共
通接続された第２出力端子とを備え、前記第１出力端子
及び又は前記第２出力端子より出力信号を得るようにし
た差動増幅回路において、ベースに第３バイアス回路か
らのバイアスと信号源からの入力信号とが印加され、エ
ミッタが第１抵抗を介して前記第１及び第２トランジス
タの共通エミッタに接続された第１入力トランジスタ
と、ベースに第３バイアス回路からのバイアスが印加さ
れ、エミッタが第２抵抗を介して前記第３及び第４トラ
ンジスタの共通エミッタに接続された第２入力トランジ
スタとを設けたことを特徴とする。
みなされたもので、互いのエミッタが共通接続され該共
通接続点に第１定電流源が接続された第１及び第２トラ
ンジスタと、互いのエミッタが共通接続され該共通接続
点に第２定電流源が接続された第３及び第４トランジス
タと、前記第１及び第４トランジスタにバイアスを加え
る第１バイアス回路と、前記第２及び第３トランジスタ
にバイアスを加える第２バイアス回路と、前記第１及び
第３トランジスタのコレクタに共通接続された第１出力
端子と、前記第２及び第４トランジスタのコレクタに共
通接続された第２出力端子とを備え、前記第１出力端子
及び又は前記第２出力端子より出力信号を得るようにし
た差動増幅回路において、ベースに第３バイアス回路か
らのバイアスと信号源からの入力信号とが印加され、エ
ミッタが第１抵抗を介して前記第１及び第２トランジス
タの共通エミッタに接続された第１入力トランジスタ
と、ベースに第３バイアス回路からのバイアスが印加さ
れ、エミッタが第２抵抗を介して前記第３及び第４トラ
ンジスタの共通エミッタに接続された第２入力トランジ
スタとを設けたことを特徴とする。
【０００８】
【作用】本発明によれば、ベースに第３バイアス回路か
らのバイアスと信号源からの入力信号とが印加され、エ
ミッタが第１抵抗を介して第１及び第２トランジスタの
共通エミッタに接続された第１入力トランジスタと、ベ
ースに第３バイアス回路からのバイアスが印加され、エ
ミッタが第２抵抗を介して第３及び第４トランジスタの
共通エミッタに接続された第２入力トランジスタとを設
けるようにしている。そのため、前記第１及び第２抵抗
の存在により、入力信号のダイナミックレンジが拡大で
きる。又、前記第１乃至第４トランジスタの共通エミッ
タ電位を下げることが可能なので、出力信号のダイナミ
ックレンジが拡大できる。更に、出力信号のＤＣレベル
は、前記第１及び第２抵抗に流す直流電流の大きさを第
１乃至第３バイアス回路のバイアス電圧を変えることに
より、任意に調整できる。
らのバイアスと信号源からの入力信号とが印加され、エ
ミッタが第１抵抗を介して第１及び第２トランジスタの
共通エミッタに接続された第１入力トランジスタと、ベ
ースに第３バイアス回路からのバイアスが印加され、エ
ミッタが第２抵抗を介して第３及び第４トランジスタの
共通エミッタに接続された第２入力トランジスタとを設
けるようにしている。そのため、前記第１及び第２抵抗
の存在により、入力信号のダイナミックレンジが拡大で
きる。又、前記第１乃至第４トランジスタの共通エミッ
タ電位を下げることが可能なので、出力信号のダイナミ
ックレンジが拡大できる。更に、出力信号のＤＣレベル
は、前記第１及び第２抵抗に流す直流電流の大きさを第
１乃至第３バイアス回路のバイアス電圧を変えることに
より、任意に調整できる。
【０００９】
【実施例】図１は、本発明の差動増幅回路を示すもの
で、（９）（１０）は互いのエミッタが共通接続され該
共通接続点に第１定電流源（１１）が接続された第１及
び第２トランジスタ、（１２）（１３）は互いのエミッ
タが共通接続され該共通接続点に第２定電流源（１４）
が接続された第３及び第４トランジスタ、（１５）は前
記第１及び第４トランジスタ（９）（１３）にバイアス
を加える第１バイアス回路、（１６）は前記第２及び第
３トランジスタ（１０）（１２）にバイアスを加える第
２バイアス回路、（１７）は前記第２及び第４トランジ
スタ（１０）（１３）のコレクタに共通接続された出力
端子、（１８）はベースに第３バイアス回路（１９）か
らのバイアスと信号源（２０）からの入力信号とが印加
され、エミッタが第１抵抗（２１）を介して前記第１及
び第２トランジスタ（９）（１０）の共通エミッタに接
続された第１入力トランジスタ、（２２）はベースに第
３バイアス回路（１９）からのバイアスが印加され、エ
ミッタが第２抵抗（２３）を介して前記第３第１及び第
２トランジスタ、（１２）（１３）は互いのエミッタ及
び第４トランジスタ（１２）（１３）の共通エミッタに
接続された第２入力トランジスタである。
で、（９）（１０）は互いのエミッタが共通接続され該
共通接続点に第１定電流源（１１）が接続された第１及
び第２トランジスタ、（１２）（１３）は互いのエミッ
タが共通接続され該共通接続点に第２定電流源（１４）
が接続された第３及び第４トランジスタ、（１５）は前
記第１及び第４トランジスタ（９）（１３）にバイアス
を加える第１バイアス回路、（１６）は前記第２及び第
３トランジスタ（１０）（１２）にバイアスを加える第
２バイアス回路、（１７）は前記第２及び第４トランジ
スタ（１０）（１３）のコレクタに共通接続された出力
端子、（１８）はベースに第３バイアス回路（１９）か
らのバイアスと信号源（２０）からの入力信号とが印加
され、エミッタが第１抵抗（２１）を介して前記第１及
び第２トランジスタ（９）（１０）の共通エミッタに接
続された第１入力トランジスタ、（２２）はベースに第
３バイアス回路（１９）からのバイアスが印加され、エ
ミッタが第２抵抗（２３）を介して前記第３第１及び第
２トランジスタ、（１２）（１３）は互いのエミッタ及
び第４トランジスタ（１２）（１３）の共通エミッタに
接続された第２入力トランジスタである。
【００１０】尚、前記第１及び第３トランジスタ（９）
（１２）のコレクタを共通接続して出力端子を設けても
出力端子（１７）と同じ効果が得られる。又、図１では
点ＸにＤＣ＋ＡＣを、点ＹにＤＣを印加しているが、逆
に印加してもよい。第１入力トランジスタ（１８）のベ
ースには第３バイアス回路（１９）からのＤＣ電圧と信
号源（２０）からの入力信号とが印加され、第２入力ト
ランジスタ（２２）のベースには第３バイアス回路（１
９）からのＤＣ電圧が印加される。
（１２）のコレクタを共通接続して出力端子を設けても
出力端子（１７）と同じ効果が得られる。又、図１では
点ＸにＤＣ＋ＡＣを、点ＹにＤＣを印加しているが、逆
に印加してもよい。第１入力トランジスタ（１８）のベ
ースには第３バイアス回路（１９）からのＤＣ電圧と信
号源（２０）からの入力信号とが印加され、第２入力ト
ランジスタ（２２）のベースには第３バイアス回路（１
９）からのＤＣ電圧が印加される。
【００１１】第１入力トランジスタ（１８）のエミッタ
と、第１及び第２トランジスタ（９）（１０）の共通エ
ミッタとの間には、第１抵抗（２１）が設けられてい
る。このため、第１入力トランジスタ（１８）のエミッ
タＤＣ電圧が高く、第１及び第２トランジスタ（９）
（１０）の共通エミッタのＤＣ電圧が低く設定できる。
それ故、第１入力トランジスタ（１８）のベースのＤＣ
電圧を自由に高くすることができる。逆に、第１及び第
２トランジスタ（９）（１０）のベース電圧を低くでき
る。
と、第１及び第２トランジスタ（９）（１０）の共通エ
ミッタとの間には、第１抵抗（２１）が設けられてい
る。このため、第１入力トランジスタ（１８）のエミッ
タＤＣ電圧が高く、第１及び第２トランジスタ（９）
（１０）の共通エミッタのＤＣ電圧が低く設定できる。
それ故、第１入力トランジスタ（１８）のベースのＤＣ
電圧を自由に高くすることができる。逆に、第１及び第
２トランジスタ（９）（１０）のベース電圧を低くでき
る。
【００１２】その様子を、図４に示す。図１の回路では
入力信号波形と出力信号波形の関係が、図４のようにな
る。図４の波形Ａは入力信号波形を、波形Ｂは出力信号
波形を示す。図から明らかなように、入力信号波形と出
力信号波形が１つの電源電圧のなかに独立する関係とな
る。第３バイアス回路（１９）からのＤＣ電圧ＶCTL
は、グランドから電源電圧＋ＶCCまで自由に取れる。ま
た、第１及び第２バイアス回路（１５）（１６）の電圧
ＶREFは、図４の点線のようにグランド近くまで下げれ
ばよい。そうすれば、出力端子（１７）における振幅を
波形Ｂのように大きくとることが可能となる。
入力信号波形と出力信号波形の関係が、図４のようにな
る。図４の波形Ａは入力信号波形を、波形Ｂは出力信号
波形を示す。図から明らかなように、入力信号波形と出
力信号波形が１つの電源電圧のなかに独立する関係とな
る。第３バイアス回路（１９）からのＤＣ電圧ＶCTL
は、グランドから電源電圧＋ＶCCまで自由に取れる。ま
た、第１及び第２バイアス回路（１５）（１６）の電圧
ＶREFは、図４の点線のようにグランド近くまで下げれ
ばよい。そうすれば、出力端子（１７）における振幅を
波形Ｂのように大きくとることが可能となる。
【００１３】第２バイアス回路（１６）の電圧は、中立
状態で電圧ＶREFとなっている。その値から、利得の上
下に応じて変化させる。第１入力トランジスタ（１８）
は、第１及び第２トランジスタ（９）（１０）とともに
差動増幅器を構成する。そのため、第１抵抗（２１）が
設けられていることにより、第１入力トランジスタ（１
８）のベースから見た入力インピーダンスが低下する。
その点からも入力ダイナミックレンジが大きくなったこ
とが明らかである。
状態で電圧ＶREFとなっている。その値から、利得の上
下に応じて変化させる。第１入力トランジスタ（１８）
は、第１及び第２トランジスタ（９）（１０）とともに
差動増幅器を構成する。そのため、第１抵抗（２１）が
設けられていることにより、第１入力トランジスタ（１
８）のベースから見た入力インピーダンスが低下する。
その点からも入力ダイナミックレンジが大きくなったこ
とが明らかである。
【００１４】出力端子（１７）におけるＤＣ電圧は、第
１及び第２バイアス回路（１５）（１６）の電圧ＶREF
と第３バイアス回路（１９）からのＤＣ電圧ＶCTLとの
差電圧と、第１及び第２抵抗（２１）（２３）の抵抗値
とに応じて定まる。即ち、第１及び第２抵抗（２１）
（２３）各々から第１及び第２定電流源（１１）（１
４）に流れ込む電流が変化すると、第１及び第２トラン
ジスタ（９）（１０）の共通エミッタ電流、第３及び第
４トランジスタ（１２）（１３）の共通エミッタ電流が
変化するためである。
１及び第２バイアス回路（１５）（１６）の電圧ＶREF
と第３バイアス回路（１９）からのＤＣ電圧ＶCTLとの
差電圧と、第１及び第２抵抗（２１）（２３）の抵抗値
とに応じて定まる。即ち、第１及び第２抵抗（２１）
（２３）各々から第１及び第２定電流源（１１）（１
４）に流れ込む電流が変化すると、第１及び第２トラン
ジスタ（９）（１０）の共通エミッタ電流、第３及び第
４トランジスタ（１２）（１３）の共通エミッタ電流が
変化するためである。
【００１５】このため、図１の回路では２カ所で出力端
子（１７）におけるＤＣ電圧を調整できる。次に交流利
得について説明する。交流利得は、第１及び第２抵抗
（２１）（２３）の抵抗値と、負荷抵抗（２４）の抵抗
値との比に応じて最大利得が定まり、第２バイアス回路
（１６）の調整による第２トランジスタ（１０）の導通
度により、変化する。
子（１７）におけるＤＣ電圧を調整できる。次に交流利
得について説明する。交流利得は、第１及び第２抵抗
（２１）（２３）の抵抗値と、負荷抵抗（２４）の抵抗
値との比に応じて最大利得が定まり、第２バイアス回路
（１６）の調整による第２トランジスタ（１０）の導通
度により、変化する。
【００１６】このため、図１の回路では、第２バイアス
回路（１６）により交流利得を変えても出力ＤＣは変わ
らず、出力ＤＣを変えても交流利得が変わらないという
利点を有する。図５は、図１の第１及び第２バイアス回
路（１５）（１６）の具体回路を示す本発明の別の実施
例である。（３０）は、図１の第１及び第２バイアス回
路（１５）（１６）の具体回路図である。可変電源（３
１）と基準電源（３２）の電圧が等しいとすると、トラ
ンジスタ（３３）（３４）に流れる電流が等しくなる。
この状態では図５の点Ｐ及び点Ｑの電圧は、可変電源
（３５）の電圧に応じて等しい電圧に定まる。
回路（１６）により交流利得を変えても出力ＤＣは変わ
らず、出力ＤＣを変えても交流利得が変わらないという
利点を有する。図５は、図１の第１及び第２バイアス回
路（１５）（１６）の具体回路を示す本発明の別の実施
例である。（３０）は、図１の第１及び第２バイアス回
路（１５）（１６）の具体回路図である。可変電源（３
１）と基準電源（３２）の電圧が等しいとすると、トラ
ンジスタ（３３）（３４）に流れる電流が等しくなる。
この状態では図５の点Ｐ及び点Ｑの電圧は、可変電源
（３５）の電圧に応じて等しい電圧に定まる。
【００１７】この状態から、可変電源（３１）の値を変
化させると、トランジスタ（３６）（３７）に流れる電
流値がアンバランスとなり、トランジスタ（３６）（３
７）の立ち上がり電圧が変化する。その結果、点Ｐ及び
点Ｑの電圧が変化する。
化させると、トランジスタ（３６）（３７）に流れる電
流値がアンバランスとなり、トランジスタ（３６）（３
７）の立ち上がり電圧が変化する。その結果、点Ｐ及び
点Ｑの電圧が変化する。
【００１８】
【発明の効果】以上述べた如く、本発明によれば、第１
及び第２抵抗の存在により、入力信号のダイナミックレ
ンジが拡大できる。又、前記第１乃至第４トランジスタ
の共通エミッタ電位を下げることが可能なので、出力信
号のダイナミックレンジが拡大できる。
及び第２抵抗の存在により、入力信号のダイナミックレ
ンジが拡大できる。又、前記第１乃至第４トランジスタ
の共通エミッタ電位を下げることが可能なので、出力信
号のダイナミックレンジが拡大できる。
【００１９】更に、出力信号のＤＣレベルは、第１及び
第２抵抗に流す直流電流の大きさを第１乃至第３バイア
ス回路のバイアス電圧を変えることにより、任意に調整
できる。更に、本発明によれば、交流利得を変えても出
力ＤＣは変わらず、出力ＤＣを変えても交流利得が変わ
らないという利点を有する。
第２抵抗に流す直流電流の大きさを第１乃至第３バイア
ス回路のバイアス電圧を変えることにより、任意に調整
できる。更に、本発明によれば、交流利得を変えても出
力ＤＣは変わらず、出力ＤＣを変えても交流利得が変わ
らないという利点を有する。
【図１】本発明の差動増幅回路を示す回路図である。
【図２】従来の差動増幅回路を示す回路図である。
【図３】図２の説明に供するための特性図である。
【図４】図１の説明に供するための特性図である。
【図５】本発明の別の差動増幅回路を示す回路図であ
る。
る。
（９） 第１トランジスタ （１０） 第２トランジスタ （１２） 第３トランジスタ （１３） 第４トランジスタ （１５） 第１バイアス回路 （１６） 第２バイアス回路 （１８） 第１入力トランジスタ （１９） 第３バイアス回路 （２１） 第１抵抗 （２２） 第２入力トランジスタ （２３） 第２抵抗
Claims (2)
- 【請求項１】 互いのエミッタが共通接続され該共通接
続点に第１定電流源が接続された第１及び第２トランジ
スタと、 互いのエミッタが共通接続され該共通接続点に第２定電
流源が接続された第３及び第４トランジスタと、 前記第１及び第４トランジスタにバイアスを加える第１
バイアス回路と、 前記第２及び第３トランジスタにバイアスを加える第２
バイアス回路と、前記第１及び第３トランジスタのコレ
クタに共通接続された第１出力端子と、前記第２及び第
４トランジスタのコレクタに共通接続された第２出力端
子と、を備え、前記第１出力端子及び又は前記第２出力
端子より出力信号を得るようにした差動増幅回路におい
て、 ベースに第３バイアス回路からのバイアスと信号源から
の入力信号とが印加され、エミッタが第１抵抗を介して
前記第１及び第２トランジスタの共通エミッタに接続さ
れた第１入力トランジスタと、 ベースに第３バイアス回路からのバイアスが印加され、
エミッタが第２抵抗を介して前記第３及び第４トランジ
スタの共通エミッタに接続された第２入力トランジスタ
と、を設けたことを特徴とする差動増幅回路。 - 【請求項２】 互いのエミッタが共通接続され該共通接
続点に第１定電流源が接続された第１及び第２トランジ
スタと、 互いのエミッタが共通接続され該共通接続点に第２定電
流源が接続された第３及び第４トランジスタと、 前記第１及び第４トランジスタにバイアスを加える第１
バイアス回路と、 前記第２及び第３トランジスタにバイアスを加える第２
バイアス回路と、前記第１及び第３トランジスタのコレ
クタに共通接続された第１出力端子と、前記第２及び第
４トランジスタのコレクタに共通接続された第２出力端
子と、を備え、前記第１出力端子及び又は前記第２出力
端子より出力信号を得るようにした差動増幅回路におい
て、 ベースに第３バイアス回路からのバイアスが印加され、
エミッタが第１抵抗を介して前記第１及び第２トランジ
スタの共通エミッタに接続された第１入力トランジスタ
と、 ベースに第３バイアス回路からのバイアスと信号源から
の入力信号とが印加され、エミッタが第２抵抗を介して
前記第３及び第４トランジスタの共通エミッタに接続さ
れた第２入力トランジスタと、を設けたことを特徴とす
る差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14473995A JPH08340224A (ja) | 1995-06-12 | 1995-06-12 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14473995A JPH08340224A (ja) | 1995-06-12 | 1995-06-12 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340224A true JPH08340224A (ja) | 1996-12-24 |
Family
ID=15369234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14473995A Pending JPH08340224A (ja) | 1995-06-12 | 1995-06-12 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779843B2 (en) | 2011-06-24 | 2014-07-15 | Semiconductor Components Industries, Llc | Bias circuit |
-
1995
- 1995-06-12 JP JP14473995A patent/JPH08340224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779843B2 (en) | 2011-06-24 | 2014-07-15 | Semiconductor Components Industries, Llc | Bias circuit |
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