JPS6084004A - 振幅制限回路 - Google Patents
振幅制限回路Info
- Publication number
- JPS6084004A JPS6084004A JP58192877A JP19287783A JPS6084004A JP S6084004 A JPS6084004 A JP S6084004A JP 58192877 A JP58192877 A JP 58192877A JP 19287783 A JP19287783 A JP 19287783A JP S6084004 A JPS6084004 A JP S6084004A
- Authority
- JP
- Japan
- Prior art keywords
- amplitude
- circuit
- differential circuit
- base
- transistor
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、テレビ受像機およびＶＴＲに使用する、一
般にホワイトダーククリップ回路という振幅制限回路に
関するもので、特に半導体集積回路に最適な回路構成を
提供するものである。
般にホワイトダーククリップ回路という振幅制限回路に
関するもので、特に半導体集積回路に最適な回路構成を
提供するものである。
従来、この種の装置として第１図に示すものがあった。
図において、ｌは入力端子、２はバイアス端子、３．４
は電圧印加端子、５は出力端子、６は電源、７，８．９
はｐｎｐ Ｉ−ランジスタ、１０．１１はｎｐｎ）ラン
ジスタ、１２〜１５は抵抗、１６．１７は可変電圧源で
ある。
は電圧印加端子、５は出力端子、６は電源、７，８．９
はｐｎｐ Ｉ−ランジスタ、１０．１１はｎｐｎ）ラン
ジスタ、１２〜１５は抵抗、１６．１７は可変電圧源で
ある。
第２図は、従来例の説明に用いる波形の一例を示す図で
あり、図において、＜ａ＞は入力波形、即ちトランジス
タ７のベース波形、（ｂ）はトランジスタ１０のベース
波形、（ｃ）は出力波形である。
あり、図において、＜ａ＞は入力波形、即ちトランジス
タ７のベース波形、（ｂ）はトランジスタ１０のベース
波形、（ｃ）は出力波形である。
次に動作について説明する。
第１図において、入力端子１より入力した信号はｐｎｐ
）ランジスク７．８で構成する差動回路に導かれる。ト
ランジスタ８のベース電位、即ち制御電圧印加端子３の
電位はあらかじめ、電圧源１６により、トランジスタ７
のベース電位より適当量高電位となるように設定されて
いる。
）ランジスク７．８で構成する差動回路に導かれる。ト
ランジスタ８のベース電位、即ち制御電圧印加端子３の
電位はあらかじめ、電圧源１６により、トランジスタ７
のベース電位より適当量高電位となるように設定されて
いる。
今、第２図ｉａｌに示す波形をトランジスタ７のベース
に入力した場合、信号はトランジスタ８０ベース電位Ｖ
８ｂより低電位である期間のみ、トランジスタ１０のベ
ースに伝達され、第２図１ｂ）に示すような高電位側を
振幅制限したものとなる。さらに信号はｎｐｎ）ランジ
スタ１０，１１で構成される差動回路に導かれる。トラ
ンジスタ１１のベース電位Ｖｌｌｂは、あらかじめ電圧
源１７により、トランジスタ１０のベース電位より、適
当量低電位となるように設定されており、第２図（ｂｌ
に示す波形がトランジスタｌＯのベースに加わると、信
号はトランジスタ１１のベース電位Ｖｌｌｂより高電位
である期間のみ出力端子５に伝達され、その結果第２図
（Ｃ）に示すように低電位側を振幅制限したものとなる
。
に入力した場合、信号はトランジスタ８０ベース電位Ｖ
８ｂより低電位である期間のみ、トランジスタ１０のベ
ースに伝達され、第２図１ｂ）に示すような高電位側を
振幅制限したものとなる。さらに信号はｎｐｎ）ランジ
スタ１０，１１で構成される差動回路に導かれる。トラ
ンジスタ１１のベース電位Ｖｌｌｂは、あらかじめ電圧
源１７により、トランジスタ１０のベース電位より、適
当量低電位となるように設定されており、第２図（ｂｌ
に示す波形がトランジスタｌＯのベースに加わると、信
号はトランジスタ１１のベース電位Ｖｌｌｂより高電位
である期間のみ出力端子５に伝達され、その結果第２図
（Ｃ）に示すように低電位側を振幅制限したものとなる
。
このように電圧源１６および１７を任意に設定する事に
より入力信号波形の高電位側および低電位側を振幅制限
することができる。
より入力信号波形の高電位側および低電位側を振幅制限
することができる。
従来の振幅制限回路は以上のように構成されているので
、半導体集積回路化するにあたって高電位側振幅制限を
行なう電圧源と低電位側振幅制限を行なう電圧源が必要
である事、また各々の電圧源の電位設定が難しいなどの
欠点があった。
、半導体集積回路化するにあたって高電位側振幅制限を
行なう電圧源と低電位側振幅制限を行なう電圧源が必要
である事、また各々の電圧源の電位設定が難しいなどの
欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、差動回路を用いて極性の異なる２
つの制御電圧を生成する振幅制御電圧発生回路を付加す
ることにより、入力信号の高電位側と低電位側とを１つ
の電圧源により振幅制限でき、端子数の削減が可能とな
り、振幅制限の制御も容易に行なえるなど半導体集積回
路に最適な回路構成の振幅制限回路を提供することを目
的としている。
めになされたもので、差動回路を用いて極性の異なる２
つの制御電圧を生成する振幅制御電圧発生回路を付加す
ることにより、入力信号の高電位側と低電位側とを１つ
の電圧源により振幅制限でき、端子数の削減が可能とな
り、振幅制限の制御も容易に行なえるなど半導体集積回
路に最適な回路構成の振幅制限回路を提供することを目
的としている。
以下、この発明の一実施例を図について説明する。第３
図において、４０は一種類の入力電圧より２つの振幅制
御電圧を発生する振幅制御電圧発生回路であり、該回路
４０において、１０１は入力端子、１０２はバイアス端
子、２０はｎｐｎ トランジスタ１３１，１３２、抵抗
１１８，１１９゜１１２．１２０および定電流源１２９
からなる第、１の差動回路、３０はｎｐｎトランジスタ
１３３゜１３４、抵抗１２３，１２４，１２１，１２５
および定電流源１３０からなる第２の差動回路、１２６
は第１の差動回路２０の負荷である抵抗、１２７．１２
８は第２の差動回路３０の負荷である２つの抵抗、１２
２は抵抗、１３５は振幅制限制御端子、１３６は振幅制
限レベルの設定を行なう外付可変抵抗器である。また５
０は上記振幅制御電圧発生回路４０の制御電圧に応して
該回路４０の第１の差動回路２０により入力信号波形が
レベルシフトされた波形に対し、その振幅制限を行なう
振幅制限回路本体であり、該回路５０において、１０７
．１０８，１０９はｐｎｐ トランジスタ、１１０．１
１１はｎｐｎトランジスタ、１１３゜１１４．１１５は
抵抗、１０５は出力端子、１０６は電源端子である。
図において、４０は一種類の入力電圧より２つの振幅制
御電圧を発生する振幅制御電圧発生回路であり、該回路
４０において、１０１は入力端子、１０２はバイアス端
子、２０はｎｐｎ トランジスタ１３１，１３２、抵抗
１１８，１１９゜１１２．１２０および定電流源１２９
からなる第、１の差動回路、３０はｎｐｎトランジスタ
１３３゜１３４、抵抗１２３，１２４，１２１，１２５
および定電流源１３０からなる第２の差動回路、１２６
は第１の差動回路２０の負荷である抵抗、１２７．１２
８は第２の差動回路３０の負荷である２つの抵抗、１２
２は抵抗、１３５は振幅制限制御端子、１３６は振幅制
限レベルの設定を行なう外付可変抵抗器である。また５
０は上記振幅制御電圧発生回路４０の制御電圧に応して
該回路４０の第１の差動回路２０により入力信号波形が
レベルシフトされた波形に対し、その振幅制限を行なう
振幅制限回路本体であり、該回路５０において、１０７
．１０８，１０９はｐｎｐ トランジスタ、１１０．１
１１はｎｐｎトランジスタ、１１３゜１１４．１１５は
抵抗、１０５は出力端子、１０６は電源端子である。
次に動作について説明する。
入力端子１０１より入力した信号はｎｐｎトランジスタ
１３１，１３２により構成される第１の差動回路２０に
導かれる。そして該差動回路２０内のレベルシフト動作
により振幅制限回路本体５０内のトランジスタ１０７の
ベースには上記入力信号波形を直流的にレベルシフトし
たものが導かれる。一方、ｎｐｎ）ランジスタ１３３，
１３４により構成される第２の差動回路３０ば、前述の
トランジスタ１３１，１３２で構成される差動回路２０
と同様な回路定数（抵抗値Ｒ１１２＝Ｒ１２０＝Ｒ１２
１＝Ｒ１２５，・抵抗値Ｒ１１Ｂ＝Ｒ１１９＝Ｒ１２３
＝Ｒ１２４，抵抗値Ｒ１２６＝Ｒ１２７＝Ｒ１２Ｂ、定
電流源の電流値１１２９＝１１３０）で構成され、外付
可変抵抗器１３６を可変することにより、該差動回路３
０を構成するトランジスタ１３３のベース電位を変化さ
せ、トランジスタ１３３，１３４に流れる電流を制御し
、振幅制限動作を行なうトランジスタ１０８゜１１１の
ベース電位を任意に決定できるよゲになっている。
１３１，１３２により構成される第１の差動回路２０に
導かれる。そして該差動回路２０内のレベルシフト動作
により振幅制限回路本体５０内のトランジスタ１０７の
ベースには上記入力信号波形を直流的にレベルシフトし
たものが導かれる。一方、ｎｐｎ）ランジスタ１３３，
１３４により構成される第２の差動回路３０ば、前述の
トランジスタ１３１，１３２で構成される差動回路２０
と同様な回路定数（抵抗値Ｒ１１２＝Ｒ１２０＝Ｒ１２
１＝Ｒ１２５，・抵抗値Ｒ１１Ｂ＝Ｒ１１９＝Ｒ１２３
＝Ｒ１２４，抵抗値Ｒ１２６＝Ｒ１２７＝Ｒ１２Ｂ、定
電流源の電流値１１２９＝１１３０）で構成され、外付
可変抵抗器１３６を可変することにより、該差動回路３
０を構成するトランジスタ１３３のベース電位を変化さ
せ、トランジスタ１３３，１３４に流れる電流を制御し
、振幅制限動作を行なうトランジスタ１０８゜１１１の
ベース電位を任意に決定できるよゲになっている。
以下動作を外付可変抵抗器１３６の設定条件別に説明す
る。
る。
（１）条件の 外付可変抵抗器１３６の抵抗値が無限大
の場合（第４図参照） この場合、トランジスタ１３３と１３４のベース電位は
同電位となり、定電流源１３０の電源は各々に等しく分
流され、トランジスタ１０８のベース電位Ｖ１０８ｂと
トランジスタ１０９のベース電位とは同電位となる。更
にこれはトランジスタ１０７のベース電位とも同電位で
ある。トランジスタ１０９はトランジスタ１０７および
１０８の直流レベルシフトを同様に補正する働きをし、
これによりトランジスタ１１０のベース電位とトランジ
スタ１１１のベース電位Ｖｌｌｌｂとは同電位になるよ
うに構成されている。そしてこれにより第４図（Ｃ）に
示すように出力端子１０５に信号波形は出力されない。
の場合（第４図参照） この場合、トランジスタ１３３と１３４のベース電位は
同電位となり、定電流源１３０の電源は各々に等しく分
流され、トランジスタ１０８のベース電位Ｖ１０８ｂと
トランジスタ１０９のベース電位とは同電位となる。更
にこれはトランジスタ１０７のベース電位とも同電位で
ある。トランジスタ１０９はトランジスタ１０７および
１０８の直流レベルシフトを同様に補正する働きをし、
これによりトランジスタ１１０のベース電位とトランジ
スタ１１１のベース電位Ｖｌｌｌｂとは同電位になるよ
うに構成されている。そしてこれにより第４図（Ｃ）に
示すように出力端子１０５に信号波形は出力されない。
（Ｉｔ）条件■ 外付可変抵抗器１３６の抵抗値がゼロ
（振幅制限制御端子１３５を接地）の場合（第５図参照
） この場合、トランジスタ１３３のベース電位はバイアス
端子１０２の電圧を抵抗１２１と１２２とで分割して決
定される電位となり、トランジスタ１３３と１３４に流
れる電流比は変化する。このためトランジスタ１０８の
ベース電位ｖ１０８ｂは条件■の場合に比べて高電位に
、またトランジスタ１１１のベース電位Ｖｌｌｌｂは条
件■の場合に比べて低電位となる。そしてこれにより第
５ＩＩ！Ｊ（Ｃ１に示すように出力端子１０５に入力信
号波形がそのまま出力される。
（振幅制限制御端子１３５を接地）の場合（第５図参照
） この場合、トランジスタ１３３のベース電位はバイアス
端子１０２の電圧を抵抗１２１と１２２とで分割して決
定される電位となり、トランジスタ１３３と１３４に流
れる電流比は変化する。このためトランジスタ１０８の
ベース電位ｖ１０８ｂは条件■の場合に比べて高電位に
、またトランジスタ１１１のベース電位Ｖｌｌｌｂは条
件■の場合に比べて低電位となる。そしてこれにより第
５ＩＩ！Ｊ（Ｃ１に示すように出力端子１０５に入力信
号波形がそのまま出力される。
（ｌ［［）条件■ 外付可変抵抗１３６の抵抗値を任意
に設定した場合（第６図参照） この場合、トランジスタ１３３のベース電位はバイアス
端子１０２の電圧を抵抗１２１と１２２および可変抵抗
器１３６で分割して決定される電位となり、トランジス
タ１０８，１１１のベース電位Ｖ１０８ｂ、Ｖｌｌｌｂ
は上記条件■と条件■との中間の状態となり、可変抵抗
１３６を任意に設定することにより、従来例で説明した
ものと同様の動作を行ない、入力信号波形の高電位側お
よび低電位側を振幅制限した波形が第６図（Ｃ）に示す
ように出力端子１０５に出力される。また、高電′位側
振幅と低電位側振幅は同振幅で変化するという特長があ
る。
に設定した場合（第６図参照） この場合、トランジスタ１３３のベース電位はバイアス
端子１０２の電圧を抵抗１２１と１２２および可変抵抗
器１３６で分割して決定される電位となり、トランジス
タ１０８，１１１のベース電位Ｖ１０８ｂ、Ｖｌｌｌｂ
は上記条件■と条件■との中間の状態となり、可変抵抗
１３６を任意に設定することにより、従来例で説明した
ものと同様の動作を行ない、入力信号波形の高電位側お
よび低電位側を振幅制限した波形が第６図（Ｃ）に示す
ように出力端子１０５に出力される。また、高電′位側
振幅と低電位側振幅は同振幅で変化するという特長があ
る。
このように、本実施例では外付可変抵抗器１３６を可変
することにより、振幅制限制御端子１３５の直流電位を
変化させ、トランジスタ１３３゜１３４からなる差動回
路に流れる電流を制御し、振幅制限を行なうトランジス
タ１０８，１１１のベース電位を任意に決定するように
しており、１つの端子に接続した可変抵抗器を可変する
ことにより、入力信号波形の高電位側および低電位側を
同時に振幅制限することが可能である。
することにより、振幅制限制御端子１３５の直流電位を
変化させ、トランジスタ１３３゜１３４からなる差動回
路に流れる電流を制御し、振幅制限を行なうトランジス
タ１０８，１１１のベース電位を任意に決定するように
しており、１つの端子に接続した可変抵抗器を可変する
ことにより、入力信号波形の高電位側および低電位側を
同時に振幅制限することが可能である。
なお、上記実施例では、外付可変抵抗器１３６を、振幅
制限制御端子１３５と接地間に挿入する場合について説
明したが、この外付可変抵抗器１３６を振幅制限制御端
子１３５と電源間に挿入し、更にトランジスタ１０Ｂの
ベース電位はトランジスタ１３４のコレクタより供給し
、トランジスタ１０９のベース電位はトランジスタ１３
３のコレクタより供給するようにしてもよく、上記実施
例と同様の効果を期待できることは言うまでもない。
制限制御端子１３５と接地間に挿入する場合について説
明したが、この外付可変抵抗器１３６を振幅制限制御端
子１３５と電源間に挿入し、更にトランジスタ１０Ｂの
ベース電位はトランジスタ１３４のコレクタより供給し
、トランジスタ１０９のベース電位はトランジスタ１３
３のコレクタより供給するようにしてもよく、上記実施
例と同様の効果を期待できることは言うまでもない。
以上のように、本発明によれば、差動回路を用いて極性
の異なる２つの制御電圧を発生ずる振幅制御電圧発生回
路を付加するように構成したので、端子数の削減が可能
であり、振幅制限制御が容易に行なえ、半導体集積回路
化に適した回路構成が得られる効果がある。
の異なる２つの制御電圧を発生ずる振幅制御電圧発生回
路を付加するように構成したので、端子数の削減が可能
であり、振幅制限制御が容易に行なえ、半導体集積回路
化に適した回路構成が得られる効果がある。
第１図は従来の振幅制限回路の一実施例を示す構成図、
第２図は第１図の回路の信号波形図、第３図は本発明の
一実施例による振幅制限回路を示す構成図、第４図ない
し第６図は第３図の回路の信号波形を第３図の外付可変
抵抗器の設定条件別に示す波形図である。 ４０・・・振幅制御電圧発生回路、２０．３０・・・第
１、第２０差動回路、１２６・・・抵抗（第１の負荷）
、１２７．１２８・・・抵抗（第２の負荷）、１３１．
１３２，１３３．１３４・・・トランジスタ、■１８．
１１９，１２３，１２４・・・抵抗、１１２゜１２０．
１２１．１２５・・・抵抗、１２９．１３０・・・定電
流源、１０１・・・入力端子、１０２・・・バイアス端
子、１３５・・・振幅制限制御端子、１３６・・・可変
抵抗器、１０６・・・電源端子、５０・・・振幅制限回
路本体。 代理人 大岩増雄 第１図 手続補正書 （自発） １．事件の表示 １−１願昭 ５８−１９２８７７号２
、発明の名称 振幅制限回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第７頁第１５行の１電源」を「電／Ｉ！
ｔ」に訂正する。 以 」二
第２図は第１図の回路の信号波形図、第３図は本発明の
一実施例による振幅制限回路を示す構成図、第４図ない
し第６図は第３図の回路の信号波形を第３図の外付可変
抵抗器の設定条件別に示す波形図である。 ４０・・・振幅制御電圧発生回路、２０．３０・・・第
１、第２０差動回路、１２６・・・抵抗（第１の負荷）
、１２７．１２８・・・抵抗（第２の負荷）、１３１．
１３２，１３３．１３４・・・トランジスタ、■１８．
１１９，１２３，１２４・・・抵抗、１１２゜１２０．
１２１．１２５・・・抵抗、１２９．１３０・・・定電
流源、１０１・・・入力端子、１０２・・・バイアス端
子、１３５・・・振幅制限制御端子、１３６・・・可変
抵抗器、１０６・・・電源端子、５０・・・振幅制限回
路本体。 代理人 大岩増雄 第１図 手続補正書 （自発） １．事件の表示 １−１願昭 ５８−１９２８７７号２
、発明の名称 振幅制限回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第７頁第１５行の１電源」を「電／Ｉ！
ｔ」に訂正する。 以 」二
Claims (1)
- ＋１１ 人力信号波形の高電位側および低電位側を振幅
制限する振幅制限回路であって、一対のトランジスタの
エミツタに各々抵抗が接続され、該各々の抵抗の他端が
共通接続され、該共通接続点に定電流源が接続され、上
記一対のトランジスタのベースに各々抵抗が接続され、
該各々の抵抗の他端が共通接続されるとともに該共通接
続点に同一のバイアス電源が接続されてなる第１．第２
の差動回路、上記第１の差動回路の一方の入力端となっ
ている一方のトランジスタのベースに入力信号を加える
ための入力端子、上記入力信号が上記第１の差動回路に
よりレベルシフトされて得られる信号を取り出すための
第１の負荷、上記第２の差動回路の一方の入力端となっ
ている一方のトランジスタのベースに接続された振幅制
限制御端子、該振幅制限制御端子と電源または接地との
間に挿入された可変抵抗器、及び上記第２の差動回路に
より互いに極性の異なる２つの直流制御電圧を取り出す
２つの第２の負荷を備えた振幅制御電圧発生回路と、上
記第１の負荷により取り出された信号を上記第２の負荷
により取り出された２つの制御電圧に応じて振幅制限す
る振幅制限回路本体とを備えたことを特徴とする振幅制
限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192877A JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192877A JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084004A true JPS6084004A (ja) | 1985-05-13 |
| JPH0149206B2 JPH0149206B2 (ja) | 1989-10-24 |
Family
ID=16298459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192877A Granted JPS6084004A (ja) | 1983-10-14 | 1983-10-14 | 振幅制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2296271A4 (en) * | 2008-06-09 | 2013-11-20 | Shimadzu Corp | limiter |
-
1983
- 1983-10-14 JP JP58192877A patent/JPS6084004A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2296271A4 (en) * | 2008-06-09 | 2013-11-20 | Shimadzu Corp | limiter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149206B2 (ja) | 1989-10-24 |
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