JPH0149210B2 - - Google Patents
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- Publication number
- JPH0149210B2 JPH0149210B2 JP59162898A JP16289884A JPH0149210B2 JP H0149210 B2 JPH0149210 B2 JP H0149210B2 JP 59162898 A JP59162898 A JP 59162898A JP 16289884 A JP16289884 A JP 16289884A JP H0149210 B2 JPH0149210 B2 JP H0149210B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- serial
- transmission
- delay
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割方向制御伝送方式（ピンポン
伝送方式）に於いて、送信タイミングに対して受
信タイミングが一定となるように、直列受信信号
を遅延させる遅延段数を設定して、直列受信信号
を並列信号に変換する直並列変換装置に関するも
のである。
伝送方式）に於いて、送信タイミングに対して受
信タイミングが一定となるように、直列受信信号
を遅延させる遅延段数を設定して、直列受信信号
を並列信号に変換する直並列変換装置に関するも
のである。
時分割方向制御伝送方式は、２線デイジタル回
線により接続された端末等の装置間に於いて、送
信と受信とを一定の周期で交互に切換えて行い、
全二重通信方式と同様に相互通信を行う伝送方式
であり、受信した後に送信することを繰り返すも
のであるから、ピンポン伝送方式とも称されるも
のである。この場合、直列信号で伝送されるか
ら、受信部では並例信号に変換して処理すること
になる。
線により接続された端末等の装置間に於いて、送
信と受信とを一定の周期で交互に切換えて行い、
全二重通信方式と同様に相互通信を行う伝送方式
であり、受信した後に送信することを繰り返すも
のであるから、ピンポン伝送方式とも称されるも
のである。この場合、直列信号で伝送されるか
ら、受信部では並例信号に変換して処理すること
になる。
例えば、第３図のａを親局、ｂを子局のそれぞ
れ送受信信号、ｃを伝送フレームフオーマツトと
すると、親局から信号Ａを送出した時、子局は伝
送遅延時間τ後に信号ａとして受信することにな
る。子局は、この受信信号ａを基準にして、信号
Ｂの送信タイミングを決定する。この信号Ｂを親
局では伝送遅延時間τ後に信号ｂとして受信する
ことになる。
れ送受信信号、ｃを伝送フレームフオーマツトと
すると、親局から信号Ａを送出した時、子局は伝
送遅延時間τ後に信号ａとして受信することにな
る。子局は、この受信信号ａを基準にして、信号
Ｂの送信タイミングを決定する。この信号Ｂを親
局では伝送遅延時間τ後に信号ｂとして受信する
ことになる。
１バースト周期Ｔ内に於いて、前述のように、
親局は信号Ａを送信し、子局からの信号ｂを受信
するものであり、次のバースト周期では信号Ｃを
送信して、子局からの信号ｄを受信することにな
る。又子局は、信号ｃを受信して信号Ｄを送信す
ることになる。
親局は信号Ａを送信し、子局からの信号ｂを受信
するものであり、次のバースト周期では信号Ｃを
送信して、子局からの信号ｄを受信することにな
る。又子局は、信号ｃを受信して信号Ｄを送信す
ることになる。
伝送信号の先頭には、ｃに示すように、フレー
ム同期信号Ｆが付与され、例えば８ビツト構成の
データＤ１，Ｄ２，Ｃ３，………が直列に伝送さ
れるものであり、最後はバランスビツト等が付加
されている。送信部に於いては、８ビツト並列の
送信データを、直列に変換して送信するものであ
り、又受信部では、直列信号として受信した信号
を、８ビツト並列の受信データに変換するもので
ある。なお、16ビツトのプロセツサ等を用いた場
合には、16ビツト毎に受信信号を直列に変換する
ことになる。
ム同期信号Ｆが付与され、例えば８ビツト構成の
データＤ１，Ｄ２，Ｃ３，………が直列に伝送さ
れるものであり、最後はバランスビツト等が付加
されている。送信部に於いては、８ビツト並列の
送信データを、直列に変換して送信するものであ
り、又受信部では、直列信号として受信した信号
を、８ビツト並列の受信データに変換するもので
ある。なお、16ビツトのプロセツサ等を用いた場
合には、16ビツト毎に受信信号を直列に変換する
ことになる。
親局と複数の子局との間はそれぞれ異なる距離
となる場合が一般的であり、従つて子局対応に伝
送遅延時間τが異なることになる。その為、親局
に於いては、各バースト周期に同期して信号Ａ，
Ｃを送信しても、信号ｂ，ｄの受信タイミングは
子局対応或いは伝送径路によつて異なるものとな
る。並列信号を直列信号に変換して送信し、直列
信号を受信して並列信号に変換する場合に、それ
ぞれ例えば８ビツト単位で変換処理を行うもので
あるが、前述のように、親局に於いては、送信タ
イミングと受信タイミングとは同期化されていな
いことになり、従つて、並列直列変換の為のビツ
ト計数回路と、直列並列変換の為のビツト計数回
路とをそれぞれ設ける必要があつた。
となる場合が一般的であり、従つて子局対応に伝
送遅延時間τが異なることになる。その為、親局
に於いては、各バースト周期に同期して信号Ａ，
Ｃを送信しても、信号ｂ，ｄの受信タイミングは
子局対応或いは伝送径路によつて異なるものとな
る。並列信号を直列信号に変換して送信し、直列
信号を受信して並列信号に変換する場合に、それ
ぞれ例えば８ビツト単位で変換処理を行うもので
あるが、前述のように、親局に於いては、送信タ
イミングと受信タイミングとは同期化されていな
いことになり、従つて、並列直列変換の為のビツ
ト計数回路と、直列並列変換の為のビツト計数回
路とをそれぞれ設ける必要があつた。
本発明は、ビツト計数回路は１個で済むように
して、時分割方向制御伝送方式に於ける受信信号
の直列並列変換を行わせることを目的とするもの
である。
して、時分割方向制御伝送方式に於ける受信信号
の直列並列変換を行わせることを目的とするもの
である。
本発明の直並列変換装置は、複数の子局との間
で時分割方向制御伝送を行う親局に於ける直並列
変換装置に於いて、子局からの直列受信信号を遅
延させる遅延段数を任意に設定可能な遅延回路
と、この遅延回路により遅延された直列受信信号
を並列信号に変換するシフトレジスタ等からなる
直列並列変換回路と、直列受信信号のビツト数を
計数するビツト計数回路と、子局への送信の同期
信号と、子局からの直列受信信号の同期信号との
間のビツト計数回路の計数内容を基に、複数の子
局からの直列受信信号を同一タイミングで並列信
号に変換できるように遅延段数を設定するプロセ
ツサ等の制御部とを備えたものである。
で時分割方向制御伝送を行う親局に於ける直並列
変換装置に於いて、子局からの直列受信信号を遅
延させる遅延段数を任意に設定可能な遅延回路
と、この遅延回路により遅延された直列受信信号
を並列信号に変換するシフトレジスタ等からなる
直列並列変換回路と、直列受信信号のビツト数を
計数するビツト計数回路と、子局への送信の同期
信号と、子局からの直列受信信号の同期信号との
間のビツト計数回路の計数内容を基に、複数の子
局からの直列受信信号を同一タイミングで並列信
号に変換できるように遅延段数を設定するプロセ
ツサ等の制御部とを備えたものである。
子局からの直列受信信号は、遅延回路を介して
直列並列変換回路に加えられて並例信号に変換さ
れるものであり、ビツト計数回路は、直列受信信
号をビツトバツフアレジスタ等から１ビツト毎に
読出す為のクロツク信号を計数するものであるか
ら、直列受信信号のビツトを計数することと等価
となる。そして、子局への送信のフレーム同期信
号等の同期信号と、子局からの直列受信信号のフ
レーム同期信号等の同期信号との間のビツト計数
回路の計数内容は、伝送ビツト数が一定であれば
送信から受信までの伝送遅延時間を示すことにな
り、この計数内容を基に制御部は遅延回路の遅延
段数を設定する。
直列並列変換回路に加えられて並例信号に変換さ
れるものであり、ビツト計数回路は、直列受信信
号をビツトバツフアレジスタ等から１ビツト毎に
読出す為のクロツク信号を計数するものであるか
ら、直列受信信号のビツトを計数することと等価
となる。そして、子局への送信のフレーム同期信
号等の同期信号と、子局からの直列受信信号のフ
レーム同期信号等の同期信号との間のビツト計数
回路の計数内容は、伝送ビツト数が一定であれば
送信から受信までの伝送遅延時間を示すことにな
り、この計数内容を基に制御部は遅延回路の遅延
段数を設定する。
従つて、親局と複数の子局との間の距離に対応
した伝送遅延時間が異なる場合でも、その伝送遅
延時間に対応して遅延回路の遅延段数が設定され
るから、各子局からの直列受信信号を同一タイミ
ングで並列信号に変換することができる。又送信
タイミングと一定の関係の受信タイミングとする
ことができるから、ビツト計数回路を、送信の場
合の並列直列変換の為のビツト計数回路と共用化
することもできる。
した伝送遅延時間が異なる場合でも、その伝送遅
延時間に対応して遅延回路の遅延段数が設定され
るから、各子局からの直列受信信号を同一タイミ
ングで並列信号に変換することができる。又送信
タイミングと一定の関係の受信タイミングとする
ことができるから、ビツト計数回路を、送信の場
合の並列直列変換の為のビツト計数回路と共用化
することもできる。
以下図面を参照して、本発明の実施例について
詳細に説明する。
詳細に説明する。
第１図は本発明の実施例のブロツク図であり、
１はプロセツサ（MPU）、２はシフトレジスタ
（SREG）、３は遅延回路（DEL）、４は設定レジ
スタ（REG）、５はビツトバツフアレジスタ
（BBF）、６，８はバスドライバ、７はビツト計
数回路（BCNT）である。受信信号Siは、ビツ
トバツフアレジスタ５に加えられ、この受信信号
Siから抽出したクロツク信号CKIにより書込ま
れ、装置内のクロツク信号CLKにより読出され
て、遅延回路３に加えられる。
１はプロセツサ（MPU）、２はシフトレジスタ
（SREG）、３は遅延回路（DEL）、４は設定レジ
スタ（REG）、５はビツトバツフアレジスタ
（BBF）、６，８はバスドライバ、７はビツト計
数回路（BCNT）である。受信信号Siは、ビツ
トバツフアレジスタ５に加えられ、この受信信号
Siから抽出したクロツク信号CKIにより書込ま
れ、装置内のクロツク信号CLKにより読出され
て、遅延回路３に加えられる。
この遅延回路３の遅延段数は、設定レジスタ４
の設定内容により制御されるものであり、設定情
報は、プロセツサ１からバス経由で転送され、ロ
ード制御信号LDによりセツトされる。遅延回路
３により遅延された受信信号は、シフトレジスタ
２に加えられ、クロツク信号CLKにより順次シ
フトされる。このシフトレジスタ２の内容は並列
にバスドライバ６を介してプロセツサ１に転送さ
れることにより、直列並列変換が行われるもので
ある。この直列並列変換の為のタイミングは、ビ
ツト計数回路７の内容をプロセツサ１が読取つて
作成するものであり、このビツト計数回路７は、
送信信号のフレーム同期信号Ｆの検出信号SYN
によつてリセツトされ、クロツク信号CLKをカ
ウントするものであり、図示を省略した送信部に
於ける並列直列変換用としても使用されるもので
ある。
の設定内容により制御されるものであり、設定情
報は、プロセツサ１からバス経由で転送され、ロ
ード制御信号LDによりセツトされる。遅延回路
３により遅延された受信信号は、シフトレジスタ
２に加えられ、クロツク信号CLKにより順次シ
フトされる。このシフトレジスタ２の内容は並列
にバスドライバ６を介してプロセツサ１に転送さ
れることにより、直列並列変換が行われるもので
ある。この直列並列変換の為のタイミングは、ビ
ツト計数回路７の内容をプロセツサ１が読取つて
作成するものであり、このビツト計数回路７は、
送信信号のフレーム同期信号Ｆの検出信号SYN
によつてリセツトされ、クロツク信号CLKをカ
ウントするものであり、図示を省略した送信部に
於ける並列直列変換用としても使用されるもので
ある。
プロセツサ１は、受信信号Siのフレーム同期信
号Ｆを識別するまで、シフトレジスタ２の内容を
クロツク信号CLKの周期でイネーブル信号EN１
を出力することによつて読取り、例えば、
“01111110”のフレーム同期信号Ｆであるか否か
を識別する。このフレーム同期信号Ｆを識別した
時、ビツト計数回路７の計数内容をイネーブル信
号EN２をバスドライバ８に加えることによつて
読取り、何ビツトのずれがあるか演算する。例え
ば、３ビツトのずれがある場合には、バス経由で
設定レジスタ４に３ビツトの遅延段数設定データ
を加えて、ロード制御信号LDによりセツトする。
遅延回路３は設定レジスタ４のセツト内容に従つ
た遅延段数で受信信号を遅延させてシフトレジス
タ２に加えるものであり、シフトレジスタ２の内
容を並列に読出すタイミングは、ビツト計数回路
７に於けるクロツク信号CLKの計数内容により
定まることになる。
号Ｆを識別するまで、シフトレジスタ２の内容を
クロツク信号CLKの周期でイネーブル信号EN１
を出力することによつて読取り、例えば、
“01111110”のフレーム同期信号Ｆであるか否か
を識別する。このフレーム同期信号Ｆを識別した
時、ビツト計数回路７の計数内容をイネーブル信
号EN２をバスドライバ８に加えることによつて
読取り、何ビツトのずれがあるか演算する。例え
ば、３ビツトのずれがある場合には、バス経由で
設定レジスタ４に３ビツトの遅延段数設定データ
を加えて、ロード制御信号LDによりセツトする。
遅延回路３は設定レジスタ４のセツト内容に従つ
た遅延段数で受信信号を遅延させてシフトレジス
タ２に加えるものであり、シフトレジスタ２の内
容を並列に読出すタイミングは、ビツト計数回路
７に於けるクロツク信号CLKの計数内容により
定まることになる。
第２図は本発明の実施例の遅延回路３を示し、
FF１〜FF５はフリツプフロツプ、SELはセレク
タである。フリツプフロツプFF１〜FF５のクロ
ツク端子CKにクロツク信号CLKが加えられ、初
段のフリツプフロツプFF１のデータ端子Ｄに受
信信号Siが加えられるので、各フリツプフロツプ
FF１〜FF５のＱ端子出力は、クロツク信号CLK
に従つて遅延された受信信号Siとなり、入力され
た受信信号Siと各段のＱ端子出力信号とがセレク
タSELに加えられる。
FF１〜FF５はフリツプフロツプ、SELはセレク
タである。フリツプフロツプFF１〜FF５のクロ
ツク端子CKにクロツク信号CLKが加えられ、初
段のフリツプフロツプFF１のデータ端子Ｄに受
信信号Siが加えられるので、各フリツプフロツプ
FF１〜FF５のＱ端子出力は、クロツク信号CLK
に従つて遅延された受信信号Siとなり、入力され
た受信信号Siと各段のＱ端子出力信号とがセレク
タSELに加えられる。
フリツプフロツプFF１〜FF５の段数は、並列
信号を８ビツト構成とすれば、８段あれば良く、
設定レジスタ４は遅延段数に対応した設定データ
をセツトする構成とすれば良いことは勿論であ
る。前述のように、３ビツトのずれがあれば、設
定レジスタ４のセツト内容により、フリツプフロ
ツプFF３Ｑ端子出力がセレクタSELによつて選
択出力されることになる。
信号を８ビツト構成とすれば、８段あれば良く、
設定レジスタ４は遅延段数に対応した設定データ
をセツトする構成とすれば良いことは勿論であ
る。前述のように、３ビツトのずれがあれば、設
定レジスタ４のセツト内容により、フリツプフロ
ツプFF３Ｑ端子出力がセレクタSELによつて選
択出力されることになる。
遅延回路３により遅延された受信信号Siは、送
信タイミングに同期したものとなるから、ビツト
計数回路７の計数内容に従つて、シフトレジスタ
２により並列信号に変換されることになる。
信タイミングに同期したものとなるから、ビツト
計数回路７の計数内容に従つて、シフトレジスタ
２により並列信号に変換されることになる。
以上説明したように、本発明は、複数の子局と
の間で時分割方向制御伝送（ピンポン伝送）を行
う親局に於ける直並列変換装置に於いて、子局か
らの直列受信信号を遅延させると共に、その遅延
段数を任意に設定可能の遅延回路３と、シフトレ
ジスタ２等からなる直列並列変換回路と、ビツト
計数回路７と、プロセツサ１等により構成された
制御部とを備え、この制御部により、送信信号の
フレーム同期信号等の同期信号と直列受信信号の
フレーム同期信号等の同期信号との間のビツト計
数回路７の計数内容を基に、子局との間の伝送遅
延時間を判定し、その計数内容に従つて遅延回路
３の遅延段数を設定するものであり、伝送遅延時
間が大きい場合には遅延段数を少なくし、伝送遅
延時間が小さい場合には遅延段数を多くして、複
数の子局との間の伝送遅延時間がそれぞれ異なる
場合でも、送信タイミングに対して受信タイミン
グを一定の関係とすることができる。従つて、直
列受信信号のビツト数を計数するビツト計数回路
７を、並列信号を直列信号に変換して送信する場
合のビツト計数回路と共用化することのできるの
で、親局の構成を経済化することができる利点が
ある。
の間で時分割方向制御伝送（ピンポン伝送）を行
う親局に於ける直並列変換装置に於いて、子局か
らの直列受信信号を遅延させると共に、その遅延
段数を任意に設定可能の遅延回路３と、シフトレ
ジスタ２等からなる直列並列変換回路と、ビツト
計数回路７と、プロセツサ１等により構成された
制御部とを備え、この制御部により、送信信号の
フレーム同期信号等の同期信号と直列受信信号の
フレーム同期信号等の同期信号との間のビツト計
数回路７の計数内容を基に、子局との間の伝送遅
延時間を判定し、その計数内容に従つて遅延回路
３の遅延段数を設定するものであり、伝送遅延時
間が大きい場合には遅延段数を少なくし、伝送遅
延時間が小さい場合には遅延段数を多くして、複
数の子局との間の伝送遅延時間がそれぞれ異なる
場合でも、送信タイミングに対して受信タイミン
グを一定の関係とすることができる。従つて、直
列受信信号のビツト数を計数するビツト計数回路
７を、並列信号を直列信号に変換して送信する場
合のビツト計数回路と共用化することのできるの
で、親局の構成を経済化することができる利点が
ある。
第１図は本発明の実施例のブロツク図、第２図
は本発明の実施例の遅延回路のブロツク図、第３
図は時分割方向制御伝送方式の動作説明図であ
る。 １はプロセツサ（MPU）、２はシフトレジスタ
（SREG）、３は遅延回路（DEL）、４は設定レジ
スタ（REG）、５はビツトバツフアレジスタ
（BBF）、６，８はバスドライバ、７はビツト計
数回路（BCNT）、FF１〜FF５はフリツプフロ
ツプ、SELはセレクタである。
は本発明の実施例の遅延回路のブロツク図、第３
図は時分割方向制御伝送方式の動作説明図であ
る。 １はプロセツサ（MPU）、２はシフトレジスタ
（SREG）、３は遅延回路（DEL）、４は設定レジ
スタ（REG）、５はビツトバツフアレジスタ
（BBF）、６，８はバスドライバ、７はビツト計
数回路（BCNT）、FF１〜FF５はフリツプフロ
ツプ、SELはセレクタである。
Claims (1)
- 【特許請求の範囲】 １ 複数の子局との間で時分割方向制御伝送を行
う親局に於ける直並列変換装置に於いて、 前記子局からの直列受信信号を遅延させる遅延
段数を任意に設定可能な遅延回路と、 該遅延回路により遅延された前記直列受信信号
を並列信号に変換する直列並列変換回路と、 前記直列受信信号のビツト数を計数するビツト
計数回路と、 前記子局への送信信号の同期信号と、前記子局
からの直列受信信号の同期信号との間の前記ビツ
ト計数回路の計数内容を基に、送信タイミングと
一定の関係の受信タイミングとなるように、前記
遅延回路の遅延段数を設定する制御部とを 備えたことを特徴とする直並列変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289884A JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289884A JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6141228A JPS6141228A (ja) | 1986-02-27 |
| JPH0149210B2 true JPH0149210B2 (ja) | 1989-10-24 |
Family
ID=15763333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16289884A Granted JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141228A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945293B2 (ja) * | 1978-05-18 | 1984-11-05 | テクトロニクス・インコ−ポレイテツド | 直列↓−並列信号変換器 |
| JPS55104849U (ja) * | 1978-11-27 | 1980-07-22 |
-
1984
- 1984-08-03 JP JP16289884A patent/JPS6141228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141228A (ja) | 1986-02-27 |
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