JPS5925535B2 - 時分割双方向伝送送受信制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明は共通の伝送路を時分割により、送信と受信と
に利用して同時にデイジタル信号を送受信する双方向デ
イジタル伝送方式における伝送フレームの組立、分解、
速度変換を行う送受信制御装置に関するものである。

時分割による双方向伝送方式は時間的に送信と受信を分
割することにより、双方向通信を行うものである。

第１図は時分割双方向伝送方式の伝送フオーマツトの一
例を示したものであり、送信フレーム１１ＳＦと受信フ
レーム１１ＲＦはそれぞれ先頭のフレーム同期信号Ｆと
これに続く情報ワードＷ１〜ＷＫとよりなり、送信フレ
ーム１１ＳＦと受信フレーム１１ＲＦとが交互に繰返さ
れ、その繰返し周期はＴ１であり、各フレームの情報ワ
ードの伝送時間はＴ２である。送信フレーム１１ＳＦと
受信フレーム１１ＲＦとの間には伝送遅延時間及ひ送信
波形の残留応答による受信波形への干渉の影影響を抑圧
するためのガード時間が設けられている。１情報ワード
に含まれるビツト数をｂとすると１フレームで送・受信
される情報ビツト数ＢはそれぞれＢ＝ＫＸｂとなる。

端末装置内では時間Ｔ１の間にＢビツトの情報ビツトが
等間隔で授受されており、これを伝送フオーマツトに変
換するために送信制御部ではＴ１秒間に入力するＢビツ
トを、Ｔ２秒間に時間圧縮して出力し、受信制御部では
Ｔ２秒間に入力するＢビツトを、Ｔ１秒間の等間隔情報
に変換して出力する機能が必要である。従表この機能を
実現するために２個のバツフアレジスタを切換えて使用
する方法が用いられていた。

第２図にこの方法の構成例を示す。即ちＢビツトの送信
バツフアレジスタ１２ａ，１２ｂ１Ｂビツトの受信バツ
フアレジスタ１３ａ，１３ｂが設けられ、ライン１４か
らの送信情報はスイツチ回路１５により切換えられて送
信バツフアレジスタ１２ａ，１２ｂの何れかに蓄積され
る。送信バツフアレジスタ１２ａ・，１２ｂからの出力
はオア回路１６を通じてライン１７に送信フレームが送
出される。一方、ライン１８よりの受信フレームはスイ
ツチ回路１９で切換えられて受信バツフアレジスタ１３
ａ，１３ｂの何れかに蓄積され、受信バツフアレジスタ
１３ａ，１３ｂの出力はオア回路２１を通じてライン２
２に受信情報として出力される。タイミング発生回路２
３の出力により各バツフアレジスタやスイツチ回路が制
御される。なおライン１７，１８上の各送信フレーム、
受信フレームにはフレーム同期信号Ｆは含まれていない
。スイツチ回路１５，１９により例えばバツフアレジス
タ１２ａ，１３ａを選択し、これらに入力情報ビツトを
蓄積し、この間に他方のバツフアレジスタ１２ｂ，１３
ｂは蓄積してあつた情報を出力する。

次に入力側のバツフアレジスタ１２ａ，１３ａが入力情
報で一杯になると出力側のバツフアレジスタ１２ｂ，１
３ｂが空になるのでスイツチ回路１５，１９を切換え、
今まで入力側であつたバツフアレジスタ１２ａ，１３ａ
から蓄積情報を出力し、出力側であつたバツフアレジス
タ１２ｂ，１３ｂに情報ビツトを蓄積する。このように
各２個のバツフアレジスタを交互に切換えて送・受信情
報と送・受信フレームとの変換が行われていた。この従
来の方法では、送信制御臥受信制御部とも１フレーム中
の情報ビツト数の２倍のビツト数のバツフアレジスタが
必要であるため、回路規模が大きくなり、装置の小形化
、低電力化、経済化が困難であるという欠点があつた。
また２個のバツフアレジスタの切換えタイミングとバツ
フアレジスタの入力、出力クロツクの切換えタイミング
及び各クロツクの位相を正確に合わせる必要があるため
装置設計上の制約が大きいなどの欠点があつた。更に１
フレーム分の情報を蓄積するため遅延時間として送信側
で平均Ｔ１、受信側で平均Ｔ１／２の合計−２Ｔ１の遅
延時間が生じ、方式設計上の柔軟性に欠ける欠点があつ
た。この発明の目的は信号を入力した順序と同じ順序で
出力し、入力と出力とを独立のタイミングで行うようバ
ツフアレジスタを用いることにより回路規模、遅延時間
を大幅に削減し、方式設計上の柔軟性を向上させること
ができる時分割双方向伝送送受信装置を提供することに
ある。

この発明の他の目的は伝送フオーマツトのフレーム周期
Ｔ１、情報ワード伝送時間Ｔ２及び情報ビツト数Ｂの３
個のパラメータ間の関係を利用し、バツフアレジスタ及
びバツフアレジスタ制御回路の規模及び遅延時間を従来
の半分程度に削減し、さらにタイミング条件を制限する
ことにより回路を最小段数で構成するようにした時分割
双方向伝送送受信装置を提供することにある。この発明
によれば送信ＧＩｌｌ．受信側とも各１個のバツフアレ
ジスタが設けられ、何れのバツフアレジスタも信号を書
込んだ順に読出すように制御される。

送信側バツフアレジスタに対する制御においてはその送
信情報は連続的に書込ま八その一方でその書込み速度の
２倍よりも僅か速い速度で１フレーム周期Ｔ，中の情報
ワードの伝送期間Ｔ２の間のみ連続的に読出されて送信
フレームが構成される。逆に受信側バツフアレジスタに
対する制御においては、受信フレームはその期間Ｔ２の
間のみ書込まれ、その書込まれた情報は１フレーム周期
Ｔ１にわたつて連続的に読出されて受信情報が得られる
。このようなバツフアレジスタの制御回路としては第１
段目から入力された信号は最終段から順次蓄積され、読
出しは常に最終段から行われ、最終段の情報が出力され
るとレジスタ内の各情報は１段ずつ最終段側にシフトす
るものが用いられる。或は１つのバツフアレジスタに対
し入力アドレス発生回路と、出力アドレス発生回路とを
設け、１つの信号の入力は入力アドレス発生回路のアド
レスにより指定されてパツフアレジスタに書込まれ、そ
の書込みごとに入力アドレス発生回路のアドレスは１歩
進され、一方バツフアレジスタの読出しＦｉ友出力アド
レス発生回路のアドレスにより指定されて行われ、その
読出しごと回路２７によりタイミング発生回路３４の端
子３８のタイミング信号により制御されて直列信号に変
換されてライン１７に送信される。バツフアレジスタ２
６の第Ｎ段目に蓄積されていた情報が出力されると、第
Ｎ段目が空になるので制御回路３２はバツフアレジスタ
２６の第Ｎ−１段目以前の各段に蓄積されている情報を
それぞれ１段シフトし、再び第Ｎ段目から順に蓄積する
ように制御する。このように、常時バツフアレジスタ２
６の第Ｎ段目に送信情報が蓄積されているように制御す
るため、バツフアレジスタ２６からの出力タイミングは
入力のタイミングに依存しないタイミングとすることが
できる。ライン１８の受信情報はタイミング発生回路３
４の端子３９のタイミング信号により制御されて受信フ
レームの期間Ｔ２だけ直列信号で直列一並列変換回路２
８に人り、Ｍビツトの並列信号に変換されて受信バツフ
アレジスタ２９の第１段目に入る。

受信側のバツフアレジスタ２９、制御回路３３はそれぞ
れ送信側のバツフアレジスタ２６、制御回路３２と同様
の動作を行い、バツフアレジスタ２９に蓄積された受信
情報は並列一直列変換回路３１を経て一定のビツトレー
トの直列信号に変換されてライン２２へ送出される。バ
ツフアレジスタ２９への入力は受信フレームの受信タイ
ミング及びそのビツトレートの１／Ｍの周波数のタイミ
ングと同期してタイミング発生回路３４の端子４１のタ
イミング信号により制御されて行われ、バツフアレジス
タ２９の出力はタイミング発生回路３４の端子４２の一
定間隔のタイミング信号で行われる。並列一直列変換回
路３１の変換制御はタイミング発生回路３４の端子４３
のタイミング信号により行われる。なおタイミング発生
回路３４は単なるプロツクで示したが、ライン１４より
の送信情報のクロツクと同期し、位相的には半クロツク
周期ずれたタイミング信号を作り、端子３５へ与え、ま
たこのタイミング信号を利用して端子３６のタイミング
信号が作られる。

この時分割双方向伝送方式による互に相手となる通信装
置が例えば交換機とその端末との場合において、交換機
側に用いられる送受信制御装置は、第１図に示した伝送
フオーマツトに対するタイミングが作られ、つまり送信
フレームの先頭タイミング及ひ各ワードのビツトタイミ
ングが作られ、前者が端子３７に与えられ、後者が端子
３８に与えられる。ライン１８の受信フレームから端子
３９及び４１の各タイミング信号が作られる。一般にラ
イン１４，２２の各情報のクロツクの周波数は一致して
おり、従つて端子４２，４３の各タイミング信号として
は端子３５，３４の各タイミング信号をそれぞれ用いる
ことができる。この送受信制御装置が端末側に用いられ
る場合は端子３７，３８の各タイミング信号はライン１
８の受信フレームのタイミングを基準として作られる。
バツフアレジスタ２６及びバツフアレジスタ制御回路３
２の一構成例を第４図に示す。

バツフアレジスタ２６はＮ個のシフト段Ｓ１〜ＳＮより
なり、これらシフト段Ｓ１〜ＳＮはそれぞれＭビツトの
セルＣｌｌフｌｌＣｌＭゝＣＮｌｌｌＯＣＮＭよりなる
０これらの各セルＣｌｌ・・・・・・ＣＮＭはそれぞれ
入力データ及び制御入力が与えられるＮＡＮＤゲート４
４と、そのゲート４４の出力が人力され、出力を出力デ
゛ータとするＮＡＮＤゲート４５と、そのＮＡＮＤゲー
ト４５の出力及び制御人力が与えらへ出力をＮＡＮＤゲ
ート４５に入力されるＮＡＮＤゲート４６とよりなる。
制御回路３２はバツフアレジスタ２６のシフト段Ｓ１〜
ＳＮとそれぞれ対応した制御段１，〜１Ｎが直列に設け
られ、これら各制御段１１〜１Ｎはそれぞれフリツプフ
ロツプＦＦｌ〜ＦＦＮ．ＮＡＮＤゲート２１〜２Ｎ、こ
れら各ＮＡＮＤゲート２１〜２Ｎの出力が人力されるイ
ンバータ２１〜３Ｎ、これらインバータ３１〜３Ｎに５
人力されるインバータ４１〜４Ｎを備える。

制御段１１（１＝１，２，・・・Ｎ）におけるフリツプ
フロツプＦＦｉのりセツト入力には制御段１１＋，のイ
ンバータ４１＋１の出力が与えられ、セツト入力には自
段のインバータ４１の出力が与えられる。制御段１１０
ＮＡＮＤゲート２１にはフリツプフロツプＦＦｉのＱ出
力と、制御段１１−１のフリツプフロツプＦＦｉ−１の
Ｑ出力と、制御段１１＋１のインバータ４１＋１の出力
とが人力される。た＼し制御段１１のＮＡＮＤゲート２
１には端子３６のタイミング信号と、フリツプフロツプ
４７のＱ出力が人力されている。フリツプフロツプ４７
のセツト入力、りセツト入力は端子３６のタイミング信
号、インバータ４１の出力がそれぞれ与えられる。制御
段１ＮのフリツプフロツプＦＦＮＯＱ出力はフリツプフ
ロツプ４８のりセツト入力に与えられ、フリツプフロツ
プ４８のセツト入力には第１図中の端子３７のタイミン
グ信号より僅か遅れたタイミング信号が端子３７′より
与えられる。端子３７′のタイミング信号及びフリツプ
フロツプ４８のＱ出力はＮＡＮＤゲ゛一ト４９に入力さ
れ、ＮＡＮＤゲート４９の出力はフリツプフロツプＦＦ
Ｎのりセツト入力及びＮＡＮＤゲート２Ｎに入力される
。制御段１１のインバータ３１の出力がシフト段ＳｌＯ
Ｍ個のゲート４４に対する制御入力として与えられ、イ
ンバータ４１の出力がＭ個のゲ゛一ト４６に対する制御
入力として与えられる。

初段のシフト段Ｓ１のＭ個のゲート４４のデータ入力と
して第３図中の直列一並列変換回路２５のＭビツトのデ
ータＤ１〜ＤＭがそれぞれ与えられる。シフト段Ｓｉ（
７）Ｍ個のゲート４４のデータ入力にはシフト段Ｓｉ−
１の対応するＭ個のゲ゛一ト４５の出力がそれぞれ与え
られる。終段のシフト段ＳＮ（７）Ｍ個のゲ゛一ト４５
の出力Ｑ１〜ＱＭはバツフアレジスタ２６の出力として
第３図中の並列一直列変換回路２７へ入力される。バツ
フアレジスタ２６への人力、出力制御はバツフアレジス
タ制御回路３２で各段ごとに行う。第１段目Ｓｉを例に
とると、通常はインバータ３１の出力が低レベル″ｌ゛
、インバータ４１の出力が高レベル６Ｆ゛となつており
、バツフアレジスタ２６は前に入力された情報を保持し
ている。端子３６にタイミング信号が１個人力され、そ
の間端子３６が高レベル゛１゛になるとインバータ３１
の出力が″１−インバータ４１の出力が″０″に変化し
、バツフアレジスタ２６の初段Ｓ１にデータＤ，〜ＤＭ
が各ゲート４４を通じ入力する。またインバータ４１の
出力が”Ｏ”となることによりフリツプフロツプＦＦｌ
がセツトされてそのＱ出力が″１−Ｑ出力が６０”とな
るため、そのＱ出力で端子３６からのタイミング信号を
ゲート２，で禁止し、これによりインバータ３１，４１
の各出力がそれぞれ”０゛，゛１”に戻りこの時シフト
段Ｓ１に入力された入力情報Ｄ１〜ＤＭは保持される。
またフリツプフロツプＦＦｌのＱ出力が゛１゛になるこ
とにより次の制御段１２のインバータ３２，４２の各出
力が゛１−゛Ｏ゛にそれぞれ変化し、第１段目のシフト
段Ｓ１に保持されている情報Ｄ１〜ＤＭ力穂２段目のシ
フト段Ｓ２に入力される。インバータ４２の出力が゛Ｏ
゛となつたことによりフリツプフロツプＦＦｌはりセツ
トされ、そのＱ出力ば１゛に戻るため端子３６からの入
力が可能となる。シフト段Ｓ，のデータＤ１〜ＤＭが７
フト段Ｓ２にシフトされた動作と同様の動作によりこの
データは順次第Ｎ段目のシフト段ＳＮまでシフトされて
いく。第Ｎ段目のシフト段ＳＮではフリツプフロツプＦ
ＦＮ（７）Ｑ出力が゛ビ、Ｑ出力が゛０゛となりシフト
段ＳＮへの入力が禁示され、端子３７が゛Ｏ゛である間
はＮＡＮＤゲート４９の出力が゛１゛となつているため
フリツプフロツプＦＦＮの状態は変わらず入力が禁止さ
れたままとなる。次に再び端子３６にタイミング信号が
与えられでゞ１゛になると上記と同様にその時の入力情
報は第Ｎ−１段目のシフト段ＳＮ−１までシフトされ、
シフト段ＳＮ−１ではフリツプフロツプＦＦＮ−１のＱ
出力、Ｑ出力がそれぞれ゛１―゛Ｏ”となり、インバー
タ４Ｎの出力が゛ビのま＼であるため、フリツプフロツ
プＦＦＮ−１の状態はもとに戻らず、このシフト段ＳＮ
−，も入力が禁止される。このように終段ＳＮから初段
Ｓ１側に順次情報が蓄積されていく。バツフアレジスタ
２６からの出力は端子３７にタイミング信号が与えられ
て端子３７′が゛１”となり再び０゛に戻ることにより
行われる。

すなわち第１図中の端子３７のタイミング信号によりシ
フト段ＳＮのデータＱ１−ＱＭが変換回路２７に取込ま
れた直後に端子３７′が゛１”になるとゲート４９の出
力が゛０”となり、フリツプフロツプＦＦＮがりセツト
されてそのＱ出力、Ｑ出力はそれぞれ゛０−゛１゛とな
り、再び端子３７１が゛ＴＯ”に戻ると、フリツプフロ
ツプＦＦぇのＱ出力、Ｑ出力ば０−゛１”の状態を保持
し、ゲート４９の出力が゛１゛となるため入力が可能な
状態となる。このときフリツプフロツプＦＦＮ−１のＱ
出力が゛Ｆ゛となつているためインバータ３Ｎ，４Ｎの
出力が゛ビ，゛Ｏ゛となり、シフト段ＳＮ−，の情報を
シフトＳＮに入力する。これにより再ひフリツプフロツ
プＦＦＮＯＱ出力、Ｑ出力が″１−゛０゜゛となり、イ
ンバータ３Ｎ，４Ｎの各出力が゛Ｏ”，゛１゛に戻り、
バツフアレジスタでは入力した情報を保持する。これに
よりシフト段ＳＮ−１ではフリツプフロツプＦＦＮ−１
のＱ出力、Ｑ出力がそれぞれ゛０−″Ｆ゛となり入力可
能な状態となる。このようにしてバツJャAレジスタ２６
に蓄積されている情報を順次１段シフトする。受信側に
ついては第４図のバツフアレジスタ２６、制御回路３２
と同様の構成でバツフアレジスタ２９、制御回路３３を
それぞれ構成し、端子３６と対応する端子に端子３９の
タイミング信号を、端子３７′と対応する端子に端子４
１のタイミング信号と僅か遅れたものを与えればよい。

バツフアレジスタ２６，２９のシフト制御の代りにバツ
フアレジスタ２６，２９に対する書込みアドレス、読出
しアドレスを制御するようにすることもできる。

第５図はその一例を示し、第４図の場合と同様にＭビツ
ト並列に処理する場合である。バツフアレジスタ２６′
は同時に読出しや書込みを行うことができるＭ個のメモ
リセル群のＮ個、ＭＭｌ，ＭＭｌ２・・・・・・ＭＭ，
Ｍ，ＭＭ２，ＭＭ２２・・・・・・ＭＭ２Ｍ，・・・・
・・・・・ＭＭＮ，ＭＭＮ２・・・・・・ＭＭＮ黒こよ
り構成される。このバツフアレジスタ２６′に対する書
込アドレスを発生する書込みアドレスカウンタ５１、読
出しアドレスを発生する読出しアドレスカウンタ５２が
制餌回路３２′として設けられる。バツフアレジスタ２
６′への情報の書込みは書込みアドレスカウンタ５１に
より書込むべきバツフアレジスタ２６′のアドレスを示
し、そのアドレスのメモリセルに情報を書込む。バツフ
アレジスタ２６′からの情報の読出しは読出しアドレス
カウンタ５２により読出すべきバツフアレジスタ２６′
０）アドレスを示し、そのアドレスのメモリセルから情
報を読出す。各メモリセルの書込み線と読出し線とを独
立に設けることにより、任意のアドレスへの書込みと任
意のアドレスからの読出しを独立かつ同時に行うことが
できる。書込みアドレスカウンタ５１は端子３６のタイ
ミング信号を、読出しアドレスカウンタ５２は端子３７
のタイミング信号をそれぞれカウントし、タイミング信
号が入るごとにアドレスを１ずつ増加し、バツフアレジ
スタ２６′の最大のアドレス値Ｎに達すると、その次の
タイミング信号で再びＯにもどり、再ひアドレスを１ず
つ増加する。バツフアレジスタ２６′０）出力タイミン
グをその入力タイミングに依存しないタイミングとする
ことのできる受信側のバツフアレジスタ及びその制御回
路も第５図に示した構成と同様に構成することができな
い。次にこのような送受信制御装置を用いることにより
バツフアレジスタの容量及びバツフアレジスタ制御回路
の規模及び遅延時間が削減できることを第６図により説
明する。

第６図は送・受信フレームとバツフアレジスタの入出力
タイミング及びバツフアレジスタの蓄積状態の説明図で
あり、１フレームの情報ワード数Ｋを１６、バツフアレ
ジスタの並列ビツト数Ｍを１ワードのビツト数ｂに等し
くし、Ｔ１−２．４Ｔ２とした場合の例を示している。

同図においてＡは送信フレーム１１ＳＦ１受信フレーム
１１ＲＦを、Ｂは送信バツフアレジスタ２６の出力タイ
ミングＣＫｌ．Ｃは受信バツフアレジスタ２９の入力タ
イミングＣＫ２、Ｄは送信バツフアレジスタ２６の入力
タイミング及び受信バツフアレジスタ２９の出力タイミ
ングの各タイミングＣＫ３、Ｅは送信バツフアレジスタ
２６の蓄積状態、Ｆは受信バツフアレジスタ２９の蓄積
状態をそれぞれ示す。

タイミングＣＫｌ，ＣＫ２の周期、つまり１ワードの送
受信周期をｔ１、タイミングＣＫ３の周期をＴ２とする
。送信側を例にとると、ｔ１に比べてＴ２の方が大きい
ため、送信フレーム１１ＳＦの送信中はバツフアレジス
タ２６に蓄積されている情報ワード数が同図Ｅに斜線で
示すように減少していく、送信フレーム１１ＳＦの最後
の情報ワードＷｌ６を出力したときに送信バツフアレジ
スタ２６に蓄積される情報ワード数が０になるようにし
て次の送信フレームの出力が始まるまでのＴ，−Ｔ２間
に入力する情報ワードを蓄積するようにすれば、送信バ
ツフアレジスタ２６に蓄積される最大ワード数はワード
となるため、（１）式で得られるワード数よりも大きい
容量の送信バツフアレジスタ２６を使用すればよい。

同図の例ではＴ１＝２、４Ｔ２、Ｋ＝１６としているの
で（１）式の値９．３３となり、送信バツフアレジスタ
２６として１０ワード以上の容量のバツフアレジスタを
使用すればよい。一般に１フレームのビツト数がＢ＝Ｂ
ＸＫ，．Ｍ８ｂの場合には（１）式は（２）式のように
表わされる。式の値以上の段数のものを使用すれば十分
である。さらに（２）式は一般に整数にならないことに
着目し同図に示すように時刻５４から最初のワードＷ。
を書込み、第９ワードＷ，を書込み、第１０ワードＷｌ
Ｏの書込む前に時刻５５に最初のワードＷ１を出力し、
その直後の時刻５６に次のワードＷｌＯを入力し、第１
５ワードＷｌ５を出力した後で、かつ第１６ワードＷｌ
６を出力する時刻５７の直前のＴ２時刻５８にワードＷ
ｌ６を入力してＴ２の間にｔの小数部を切上げた数の情
報ワードが入力する２ようにタイミングＣＫｌ，ＣＫ３
のタイミング条件を設定することにより、送信バツフア
レジスタ２６の必要段数を（２）式の小数部を切捨てた
段数とする最小段数の構成が可能となる。

同図の例では１０段に比べてさらに１段少ない９段で構
成できる。このように最小段数の構成とするためのタイ
ミングＣＫｌとＣＫ３との間のタイミング条件は送信バ
ツフアレジスタ２６が送信フレーム１１ＳＦの第１ワー
ドを出力後｝？小数部にｔ１を乗じた時間以内に情報ワ
ードが送信バツフアレジスタ２６に入力するタイミング
条件となる。受信側についても受信フレーム１１ＲＦの
第１ワードＷ１が受信バツフアレジスタ２９に人力する
時までに受信バツフアレジスタ２９に蓄積されている情
報ワード数がＯとなるようにすれば、受信フレーム１１
ＲＦ受信中にＫワード入力し、Ｔ２ＸＫワード出力する
ので、受信バツフアレジＴ２スタ２９の容量は送信バツ
フアレジスタ２６と同様（１）式の値以上あれば良い。

Ｂ＝ＢＸＫｓＭ＼ｂの場合には（２）式より大きい値の
段数の受信バツフアレジスタ２９を使用すれば十分であ
る。また最小段数構成についても送信側の場合と同様の
条件がタイミングＣＫ２とＣＫ３との間に成立すれは（
２）式の小数部を切捨てた段数と第６図Ｆに示すように
最初のワードＷ，を入力した後で、かつその次のワード
Ｗ２を入力する前に最初のワードＷ１を出力する。上記
の最小構成のためのタイミング条件力（ タイミングＣ
ＫｌとＣＫ３及びＣＫ２とＣＫ３の各間で同時に成立す
るように送信フレーム１１ＳＦ、受信フレーム１１ＲＦ
の時間関係が与えられる場合には、第６図に示したよう
に送信バツフアレジスタの入力タイミングと受信バツフ
アレジスタの出力タイミングとを１つのタイミング信号
で与えることができる。送信フレーム１１ＳＦと受信フ
レーム１１ＲＦとの間の時間関係が上記条件を満たさな
い場合には、１つのタイミング信号を用いた場合には、
送信バツフアレジスタ２６か受信）くツフアレジスタ２
９のいづれか一方のみ最小段数とすることができる。ま
た、この場合も送信バツフアレジスタの入力タイミング
信号と受信バツフアレジスタ２９の出力タイミング信号
とを別々に設けることにより、送信バツフアレジスタ２
６、受信バツフアレジスタ２９の両方を最小段数構成と
することができる。これらのことは第５図に示した送信
バツフアレジスタ２６（受信バツフアレジスタ２９１こ
ついても成立する。

以上説明したことは１ワードのビツト数が１以上の整数
であれば良く、またバツフアレジスタの構成として、１
ビツトの直列構成でも２ビツト以上の並列構成でも成り
立つことは明らかであり、Ｊ±：］１×ｙ以上且以下の
段数のバツフアレジスＴｌＭＭ夕を使用すれば十分であ
る。

また、バツフアレジスタの段数を最小段数とするために
上記のようにタイミング条件を設定することにより 工
［」互゛ ＴｌＢ ×−の小数部を切捨てた段数までバツフアレジスＭ夕の
容量を削減できる。

また遅延時間についても第６図から明らかなよ♀Ｓ→？
２−Ｗｌ６の各ワπ，？イ？均で）送信時に−１」、受
信時に一←「』の合計Ｔ１−Ｔ２となり、従来の下Ｔ１
と比べて大幅に削減することができる。

以上説明したように、この発明によれば、送・受信制御
装置のバツフアレジスタの容量を従来のＢ −Ｂ２×
一段から一＋１段（Ｍは１以上の整数）以トＭＭにする
ことができ、バツフアレジスタの入出力間のタイミング
条件を規定しない場合には、最小で工者÷Ｊ工×葺の整
数部に１を加えた段数、タイミング条件を特定に設定し
た場合には最小で≠×赳の整数部の段数のバツフアレジ
スタで送受信制御装置を構成することができるため、バ
ツフアレジスタの容量ならびにバツフアレジスタ制御回
路の規模を小さくでき装置の小形イＬ低電力Ｆ５．経済
化が図れるという利点がある。

またバツフアレジスタの容量の削減と対応して遅延時間
の低減化が図られ、送信、受信繰返し周期Ｔ１、伝送容
量及び時分割伝送ラインビツトレートの選定に際して柔
軟性の大幅な向上が図れるという方式構成上の利点があ
る。

【図面の簡単な説明】

第１図は時分割による２線双方向デイジタル伝送方式の
伝送フオーマツトの一例を示した図、第２図は従来の送
受信制御装置でバツフアレジスタを切換える方式を採用
したものを示すプロツク図、第３図はこの発明による送
受信制御装置の一実施例を示すプロツク図、第４図はこ
の発明による送受信制御装置中のバツフアレジスタ２６
及び制御回路３２の具体例を示す論理回路図、第５図は
バツフアレジスタ及びその制御回路の他の具体例を示す
プロツク図、第６図は第３図の回路の動作タイミングと
バツフアレジスタの蓄積状態の説明図である。 ２５，２８：直列一並列変換回路、２６：送信バツフア
レジスタ、２７，３１：並列一直列変換回路、２９：受
信バツフアレジスタ、３２：送信バツフアレジスタ制御
回路、３３：受信バツフアレジスタ制御回路、３４：タ
イミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 装置内の送信情報を時間圧縮して送信フレームとし
   て周期的に伝送路へ送信し、その伝送路よりの各送信フ
   レームの間に受信される受信フレームを時間伸長して装
   置内の信号速度の受信情報に変換することにより時分割
   による双方向デイジタル伝送に対する送受信制御装置に
   おいて、上記送信情報が蓄積される送信バッファレジス
   タと、上記受信フレームが蓄積される受信バッファレジ
   スタと、上記送信バッファレジスタを制御し、第１段目
   から入力した信号を最終段から順次蓄積し、最終段から
   信号を出力し、信号を出力すると各段の信号をそれぞれ
   １段シフトし、再び最終段から順につめるように制御し
   て上記送信フレームと対応した速度に変換を行う送信バ
   ッファレジスタ制御回路と、上記受信バッファレジスタ
   を制御し、第１段目から入力した信号を最終段から順次
   蓄積し、最終段から信号を出し、信号を出力すると各段
   の信号をそれぞれ１段シフトし、再び最終段から順次に
   つめるよう制御して上記受信情報と対応した速度に変換
   を行う受信バッファレジスタ制御回路と、上記送信バッ
   ファレジスタに対して上記送信フレームの最後から２番
   目に送出すべきワードを出力した後で、かつ最後に送出
   すべきワードの出力前に、その最後に送出すべきワード
   を入力し、上記受信バッファレジスタに対して上記受信
   フレームの最初のワードを入力した後で、かつその次に
   入力すべきワードの入力前にその入力された最初のワー
   ドを出力する入出力タイミングを発生するように上記送
   信バッファレジスタ制御回路及び上記受信バッファレジ
   スタ制御回路にタイミング信号を供給するタイミング発
   生回路とを具備する時分割双方向伝送送受信制御装置。 ２ 装置内の送信情報を時間圧縮して送信フレームとし
   て周期的に伝送路へ送信し、その伝送路よりの各送信フ
   レームの間に受信される受信フレームを時間伸長して装
   置内の信号速度の受信情報に変換することにより時分割
   による双方向ディジタル伝送に対する送受信制御装置に
   おいて、上記送信情報が蓄積される送信バッファレジス
   タと、上記受信フレームが蓄積される受信バッファレジ
   スタと、上記送信バッファレジスタに対する書込み、読
   出しアドレスを独立に発生し、信号を入力すると書込み
   アドレスを１歩進し、信号を出力すると読出しアドレス
   を１歩進し、常に最も古いものから読出して上記送信フ
   レームと対応した速度に変換する送信バッファレジスタ
   制御回路と、上記受信バッファレジスタに対する書込み
   、読出しアドレスを独立に発生信号を入力すると書込み
   アドレスを１歩進し、信号を出力すると読出しアドレス
   を１歩進し、常に最も古いものから読出して上記受信情
   報と対応した速度に変換する受信バッファレジスタ制御
   回路と、上記送信バッファレジスタに対して上記送信フ
   レームの最後から２番目に送出すべきワードを出力した
   後で、かつ最後に送出すべきワードの出力前に、その最
   後に送出すべきワードを入力し、上記受信バッファレジ
   スタに対して上記受信フレームの最初のワードを入力し
   た後で、かつその次に入力すべきワードの入力前にその
   入力された最初のワードを出力する入出力タイミングを
   発生するように上記送信バッファレジスタ制御回路及び
   上記受信バッファレジスタ制御回路にタイミング信号を
   供給するタイミング発生回路とを具備する時分割双方向
   伝送送受信制御装置。