JPS6141228A - 直並列変換装置 - Google Patents
直並列変換装置Info
- Publication number
- JPS6141228A JPS6141228A JP16289884A JP16289884A JPS6141228A JP S6141228 A JPS6141228 A JP S6141228A JP 16289884 A JP16289884 A JP 16289884A JP 16289884 A JP16289884 A JP 16289884A JP S6141228 A JPS6141228 A JP S6141228A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- signal
- circuit
- parallel
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割方向制御伝送方式（ピンポン伝送方式
）に於いて、送信タイミングに対して受信タイミングが
一定となるように、直列受信信号を遅延させる遅延段数
を設定して、直列受信信号を並列信号に変換する直並列
変換装置に関するものである。
）に於いて、送信タイミングに対して受信タイミングが
一定となるように、直列受信信号を遅延させる遅延段数
を設定して、直列受信信号を並列信号に変換する直並列
変換装置に関するものである。
時分割方向制御伝送方式は、２線ディジタル回線により
接続された端末等の装置間に於いて、送信と受信とを一
定の周期で交互に切換えて行い、全二重通信方式と同様
に相互通信を行う伝送方式であり、受信した後に送信す
ることを繰り返すものであるから、ビンボン伝送方式と
も称されるものである。この場合、直列信号で伝送され
るから、受信部では並列信号に変換して処理することに
なる。
接続された端末等の装置間に於いて、送信と受信とを一
定の周期で交互に切換えて行い、全二重通信方式と同様
に相互通信を行う伝送方式であり、受信した後に送信す
ることを繰り返すものであるから、ビンボン伝送方式と
も称されるものである。この場合、直列信号で伝送され
るから、受信部では並列信号に変換して処理することに
なる。
例えば、第３図の（ａ）を親局、（ｂｌを子局のそれぞ
れ送受信信号、（ｅ）を伝送フレームフォーマットとす
ると、親局から信号Ａを送出した時、子局は伝送遅延時
間τ後に信号ａとして受信することになる。子局は、こ
の受信信号ａを基準にして、信号Ｂの送信タイミングを
決定する。この信号Ｂを親局では伝送遅延時間τ後に信
号すとして受信することになる。
れ送受信信号、（ｅ）を伝送フレームフォーマットとす
ると、親局から信号Ａを送出した時、子局は伝送遅延時
間τ後に信号ａとして受信することになる。子局は、こ
の受信信号ａを基準にして、信号Ｂの送信タイミングを
決定する。この信号Ｂを親局では伝送遅延時間τ後に信
号すとして受信することになる。
１バ一スト周期Ｔ内に於いて、前述のように、親局は信
号Ａを送信し、子局からの信号すを受信するものであり
、次のバースト周期では信号Ｃを送信して、子局からの
信号ｄを受信することになる。又子局は、信号Ｃを受信
して信号りを送信することになる。
号Ａを送信し、子局からの信号すを受信するものであり
、次のバースト周期では信号Ｃを送信して、子局からの
信号ｄを受信することになる。又子局は、信号Ｃを受信
して信号りを送信することになる。
伝送信号の先頭には、（Ｃ）に示すように、フレーム同
期信号Ｆが付加され、例えば８ビツト構成のデータＤＩ
、 Ｄ２．ｃａ、 ・・・が直列に伝送されるもので
あり、最後はバランスビット等が付加されている。送信
部に於いては、８ビット並列の送信データを、直列に変
換して送信するものであり、又受信部では、直列信号と
して受信した信号を、８ビット並列の受信データに変換
するものである。なお、１６ビツトのプロセッサ等を用
いた場合には、１６ビツト毎に受信信号を直列に変換す
ることになる。
期信号Ｆが付加され、例えば８ビツト構成のデータＤＩ
、 Ｄ２．ｃａ、 ・・・が直列に伝送されるもので
あり、最後はバランスビット等が付加されている。送信
部に於いては、８ビット並列の送信データを、直列に変
換して送信するものであり、又受信部では、直列信号と
して受信した信号を、８ビット並列の受信データに変換
するものである。なお、１６ビツトのプロセッサ等を用
いた場合には、１６ビツト毎に受信信号を直列に変換す
ることになる。
親局と複数の子局との間はそれぞれ異なる距離となる場
合が一般的であり、従って子局対応に伝送遅延時間τが
異なることになる。その為、親局に於いては、各バース
ト周期に同期して信号Ａ。
合が一般的であり、従って子局対応に伝送遅延時間τが
異なることになる。その為、親局に於いては、各バース
ト周期に同期して信号Ａ。
Ｃを送信しても、信号す、ｄの受信タイミングは子局対
応或いは伝送径路によって異なるものとなる。並列信号
を直列信号に変換して送信し、直列信号を受信して並列
信号に変換する場合に、それぞれ例えば８ビット単位で
変換処理を行うものであるが、前述のように、親局に於
いては、送信タイミングと受信タイミングとは同期化さ
れていないことになり、従って、並列直列変換の為のビ
ット計数回路と、直列並列変換の為のビット計数回路と
をそれぞれ設ける必要があった。
応或いは伝送径路によって異なるものとなる。並列信号
を直列信号に変換して送信し、直列信号を受信して並列
信号に変換する場合に、それぞれ例えば８ビット単位で
変換処理を行うものであるが、前述のように、親局に於
いては、送信タイミングと受信タイミングとは同期化さ
れていないことになり、従って、並列直列変換の為のビ
ット計数回路と、直列並列変換の為のビット計数回路と
をそれぞれ設ける必要があった。
本発明は、ビット計数回路は１個で済むようにして、時
分割方向制御伝送方式に於ける受信信号の直列並列変換
を行わせることを目的とするものである。
分割方向制御伝送方式に於ける受信信号の直列並列変換
を行わせることを目的とするものである。
本発明の直並列変換装置は、直列受信信号を遅延させる
遅延段数を任意に設定可能な遅延回路と、この遅延回路
により遅延された直列受信信号を並列信号に変換する直
列並列変換回路と、前記直列受信信号のビット数を計数
するビット計数回路とを備えたものである。
遅延段数を任意に設定可能な遅延回路と、この遅延回路
により遅延された直列受信信号を並列信号に変換する直
列並列変換回路と、前記直列受信信号のビット数を計数
するビット計数回路とを備えたものである。
遅延回路の遅延段数を設定して受信信号を遅延させ、そ
れによって直列並列変換回路に於ける変換タイミングを
一定の関係となるようにし、従って、ビット計数回路は
、送信の場合の並列直列変換の為のビット計数回路と兼
用することができるものである。
れによって直列並列変換回路に於ける変換タイミングを
一定の関係となるようにし、従って、ビット計数回路は
、送信の場合の並列直列変換の為のビット計数回路と兼
用することができるものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の実施例のブロック図であり、１はプロ
セッサ（ＭＰＵ） 、２はシフトレジスタ（ＳＲＥＧ）
、３は遅延回路（ＤＥＬ） 、４は設定レジスタ（Ｒ
ＥＧ） 、５はビットバッファレジスタ（ＢＢＦ） 、
６．８はバスドライバ、７はビット計数回路（ＢＣＮＴ
）である。受信信号Ｓｔは、ピットバッファレジスタ５
に加えられ、この受信信号Ｓｉから抽出したクロック信
号ＣＫＩにより・書込まれ、装置内のクロック信号ＣＬ
Ｋにより読出されて、遅延回路３に加えられる。
セッサ（ＭＰＵ） 、２はシフトレジスタ（ＳＲＥＧ）
、３は遅延回路（ＤＥＬ） 、４は設定レジスタ（Ｒ
ＥＧ） 、５はビットバッファレジスタ（ＢＢＦ） 、
６．８はバスドライバ、７はビット計数回路（ＢＣＮＴ
）である。受信信号Ｓｔは、ピットバッファレジスタ５
に加えられ、この受信信号Ｓｉから抽出したクロック信
号ＣＫＩにより・書込まれ、装置内のクロック信号ＣＬ
Ｋにより読出されて、遅延回路３に加えられる。
この遅延回路３の遅延段数は、設定レジスタ４の設定内
容により制御されるものであり、設定情報は、プロセッ
サ１からバス経由で転送され、ロード制御信号ＬＤによ
りセットされる。遅延回路３により遅延された受信信号
は、シフトレジスタ２に加えられ、クロック信号ＣＬＫ
により順次シフトされる。このシフトレジスタ２の内容
は並列にバスドライバ６を介してプロセッサ１に転送さ
れることにより、直列並列変換が行われるものである。
容により制御されるものであり、設定情報は、プロセッ
サ１からバス経由で転送され、ロード制御信号ＬＤによ
りセットされる。遅延回路３により遅延された受信信号
は、シフトレジスタ２に加えられ、クロック信号ＣＬＫ
により順次シフトされる。このシフトレジスタ２の内容
は並列にバスドライバ６を介してプロセッサ１に転送さ
れることにより、直列並列変換が行われるものである。
この直列並列変換の為のタイミングは、ビット計数回路
７の内容をプロセッサ１が読取って作成するものであり
、このビット計数回路７は、送信信号のフレーム同期信
号Ｆの検出信号ＳＹＮによってリセットされ、クロック
信号ＣＬＫをカウントするものであり、図示を省略した
送信部に於ける並列直列変換用としても使用されるもの
である。
７の内容をプロセッサ１が読取って作成するものであり
、このビット計数回路７は、送信信号のフレーム同期信
号Ｆの検出信号ＳＹＮによってリセットされ、クロック
信号ＣＬＫをカウントするものであり、図示を省略した
送信部に於ける並列直列変換用としても使用されるもの
である。
プロセッサｌは、受信信号Ｓｔのフレーム同期信号Ｆを
識別するまで、シフトレジスタ２の内容をクロック信号
ＣＬＫの周期でイネーブル信号ＥＮ１を出力することに
よって読取り、例えば、′０１１１１１１０”のフレー
ム同期信号Ｆであるか否かを識別する。このフレーム同
期信号Ｆを識別した時、ビット計数回路７の計数内容を
イネーブル信号ＥＮ２をバスドライバ８に加えることに
よって読取り、何ビットのずれがあるか演算する。例え
ば、３ビツトのずれがある場合には、バス経由で設定レ
ジスタ４に３ビツトの遅延段数設定データを加えて、ロ
ード制御信号ＬＤによりセットする。遅延回路３は設定
レジスタ４のセット内容に従った遅延段数で受信信号を
遅延させてシフトレジスタ２に加えるものであり、シフ
トレジスタ２の内容を並列に読出すタイミングは、ビッ
ト計数回路７に於けるクロック信号ＣＬＫの計数内容に
より定まることになる。
識別するまで、シフトレジスタ２の内容をクロック信号
ＣＬＫの周期でイネーブル信号ＥＮ１を出力することに
よって読取り、例えば、′０１１１１１１０”のフレー
ム同期信号Ｆであるか否かを識別する。このフレーム同
期信号Ｆを識別した時、ビット計数回路７の計数内容を
イネーブル信号ＥＮ２をバスドライバ８に加えることに
よって読取り、何ビットのずれがあるか演算する。例え
ば、３ビツトのずれがある場合には、バス経由で設定レ
ジスタ４に３ビツトの遅延段数設定データを加えて、ロ
ード制御信号ＬＤによりセットする。遅延回路３は設定
レジスタ４のセット内容に従った遅延段数で受信信号を
遅延させてシフトレジスタ２に加えるものであり、シフ
トレジスタ２の内容を並列に読出すタイミングは、ビッ
ト計数回路７に於けるクロック信号ＣＬＫの計数内容に
より定まることになる。
第２図は本発明の実施例の遅延回路３を示し、ＦＦ１〜
ＦＦ５はフリップフロップ、ＳＥＬはセレクタである。
ＦＦ５はフリップフロップ、ＳＥＬはセレクタである。
フリップフロップＦＦＩ〜ＦＦ５のクロック端子ＣＫに
クロック信号ＣＬＫが加えられ、初段のフリップフロッ
プＦＦＩのデータ端子りに受信信号Ｓｉが加えられるの
で、各フリップフロラ１ＦＦＩ〜ＦＦ５のＱ端子出力は
、クロック信号ＣＬＫに従って遅延された受信信号Ｓｉ
となり、入力された受信信号Ｓｉと各段のＱ端子出力信
号とがセレクタＳＥＬに加えられる。
クロック信号ＣＬＫが加えられ、初段のフリップフロッ
プＦＦＩのデータ端子りに受信信号Ｓｉが加えられるの
で、各フリップフロラ１ＦＦＩ〜ＦＦ５のＱ端子出力は
、クロック信号ＣＬＫに従って遅延された受信信号Ｓｉ
となり、入力された受信信号Ｓｉと各段のＱ端子出力信
号とがセレクタＳＥＬに加えられる。
フリップフロップＦＦＩ〜ＦＦ５の段数は、並列信号を
８ビツト構成とすれば、８段あれば良く、設定レジスタ
４は遅延段数に対応した設定データをセットする構成と
すれば良いことは勿論である。前述のように、３ビツト
のずれがあれば、設定レジスタ４のセット内容により、
フリップフロップＦＦ３Ｑ端子出力がセレクタＳＥＬに
よって選択出力されることになる。
８ビツト構成とすれば、８段あれば良く、設定レジスタ
４は遅延段数に対応した設定データをセットする構成と
すれば良いことは勿論である。前述のように、３ビツト
のずれがあれば、設定レジスタ４のセット内容により、
フリップフロップＦＦ３Ｑ端子出力がセレクタＳＥＬに
よって選択出力されることになる。
遅延回路３により遅延された受信信号Ｓｔは、送信タイ
ミングに同期したものとなるから、ビット計数回路７の
計数内容に従って、シフトレジスタ２により並列信号に
変換されることになる。
ミングに同期したものとなるから、ビット計数回路７の
計数内容に従って、シフトレジスタ２により並列信号に
変換されることになる。
以上説明したように、本発明は、時分割方向制御伝送方
式（ピンポン伝送方式）に於いて、直列受信信号を遅延
させる遅延回路３と、シフトレジスタ２等からなる直列
並列変換回路と、ビット計数回路７とを備えたものであ
り、遅延回路３の遅延段数を設定することにより、送信
タイミングに対して受信タイミングを一定とすることが
できるから、並列信号を直列信号に変換して送信する場
合のビット計数回路と共用化して、受信信号を並列に変
換することが可能となり、構成が簡単化される利点があ
る。
式（ピンポン伝送方式）に於いて、直列受信信号を遅延
させる遅延回路３と、シフトレジスタ２等からなる直列
並列変換回路と、ビット計数回路７とを備えたものであ
り、遅延回路３の遅延段数を設定することにより、送信
タイミングに対して受信タイミングを一定とすることが
できるから、並列信号を直列信号に変換して送信する場
合のビット計数回路と共用化して、受信信号を並列に変
換することが可能となり、構成が簡単化される利点があ
る。
【図面の簡単な説明】
第１図は本発明の実施例のブロック図、第２図１はプロ
セッサ（ＭＰＵ） 、２はシフトレジスタ（ＳＲＥＧ）
、３は遅延回路（ＤＦ、Ｌ） 、４は設定レジスタ（
ＲＥＧ） 、５はピットバッファレジスタ（ＢＢＦ）
、６．８はバスドライバ、７はビット計数回路（ＢＣＮ
Ｔ） 、ＦＦ１〜ＦＦ５はフリップフロップ、ＳＥＬは
セレクタである。 の
セッサ（ＭＰＵ） 、２はシフトレジスタ（ＳＲＥＧ）
、３は遅延回路（ＤＦ、Ｌ） 、４は設定レジスタ（
ＲＥＧ） 、５はピットバッファレジスタ（ＢＢＦ）
、６．８はバスドライバ、７はビット計数回路（ＢＣＮ
Ｔ） 、ＦＦ１〜ＦＦ５はフリップフロップ、ＳＥＬは
セレクタである。 の
Claims (1)
- 時分割方向制御伝送方式における直列受信信号を並列信
号に変換する直並列変換装置に於いて、前記直列受信信
号を遅延させる遅延段数を任意に設定可能な遅延回路と
、該遅延回路により遅延された直列受信信号を並列信号
に変換する直列並列変換回路と、前記直列受信信号のビ
ット数を計数するビット計数回路とを備えたことを特徴
とする直並列変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289884A JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289884A JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6141228A true JPS6141228A (ja) | 1986-02-27 |
| JPH0149210B2 JPH0149210B2 (ja) | 1989-10-24 |
Family
ID=15763333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16289884A Granted JPS6141228A (ja) | 1984-08-03 | 1984-08-03 | 直並列変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141228A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150940A (en) * | 1978-05-18 | 1979-11-27 | Tektronix Inc | Seriallparallel signal converter |
| JPS55104849U (ja) * | 1978-11-27 | 1980-07-22 |
-
1984
- 1984-08-03 JP JP16289884A patent/JPS6141228A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150940A (en) * | 1978-05-18 | 1979-11-27 | Tektronix Inc | Seriallparallel signal converter |
| JPS55104849U (ja) * | 1978-11-27 | 1980-07-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149210B2 (ja) | 1989-10-24 |
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