JPH0149963B2 - - Google Patents
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- JPH0149963B2 JPH0149963B2 JP56178163A JP17816381A JPH0149963B2 JP H0149963 B2 JPH0149963 B2 JP H0149963B2 JP 56178163 A JP56178163 A JP 56178163A JP 17816381 A JP17816381 A JP 17816381A JP H0149963 B2 JPH0149963 B2 JP H0149963B2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- Microelectronics & Electronic Packaging (AREA)
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は入力電流に対する出力電流の比、つ
まり増幅率が容易に設定可能な電流源回路に関す
る。
まり増幅率が容易に設定可能な電流源回路に関す
る。
従来、バイポーラICで小電流を得る回路とし
ては第１図に示すような米国特許第3320439号の
回路がある。この回路で入力電流I1を100μA、出
力電流I2を0.1μAとすると、抵抗Ｒの抵抗値は
VT／I2・lnI1／I2で1.8MΩとなる。もちろん、この様に 1MΩ以上の抵抗を精度良く実現することは現在
のバイポーラICでは不可能である。
ては第１図に示すような米国特許第3320439号の
回路がある。この回路で入力電流I1を100μA、出
力電流I2を0.1μAとすると、抵抗Ｒの抵抗値は
VT／I2・lnI1／I2で1.8MΩとなる。もちろん、この様に 1MΩ以上の抵抗を精度良く実現することは現在
のバイポーラICでは不可能である。
また、従来では第２図に示すように微少電流と
してトランジスタのベース電流を利用する回路も
知られている。この回路でエミツタ電流Ｉとして
100μAを流す場合を考えると、エミツタ接地電流
増幅率β＝100として1μAのベース電流IB（IB＝１／β Ｉ）が得られる。しかしこの電流は、β依存性が
強いので精度が悪い。すなわち、現在のバイポー
ラICでは、この増幅率βは100〜500程度の範囲
で変動する。このように、μA単位以下の微少な
電流源回路を作ることは、従来、バイポーラIC
では困難であつた。
してトランジスタのベース電流を利用する回路も
知られている。この回路でエミツタ電流Ｉとして
100μAを流す場合を考えると、エミツタ接地電流
増幅率β＝100として1μAのベース電流IB（IB＝１／β Ｉ）が得られる。しかしこの電流は、β依存性が
強いので精度が悪い。すなわち、現在のバイポー
ラICでは、この増幅率βは100〜500程度の範囲
で変動する。このように、μA単位以下の微少な
電流源回路を作ることは、従来、バイポーラIC
では困難であつた。
そこで本発明者は以前に、バイポーラICによ
つてμA単位以下の微少な電流を精度良く得るこ
とができる電流源回路を開発した。この回路は昭
和56年特許願第45050号（特開昭57−160206号公
報）に係る明細書で詳しく述べられているが、そ
の基本的な構成は第３図に示す通りである。この
電流源回路は、高電位点＋（たとえば＋10V印加
点）と低電位点−（たとえばアース電位0V印加
点）との間に順次挿入される入力電流源Ｉと２個
のトランジスタQ1，Q2の他に２個のトランジス
タQ3，Q4と、抵抗R1および入力電流源Ｉの電流
のｎ倍（ｎは正の整数）の電流をトランジスタ
Q3に流す電流源nIを有している。すなわち、上
記入力電流源Ｉの一端は上記高電位点＋に、他端
はトランジスタQ1のコレクタ・ベース相互結合
点にそれぞれ結合され、トランジスタQ2のコレ
クタ・ベース相互結合点は上記トランジスタQ1
のエミツタに、エミツタは上記低電位点−にそれ
ぞれ結合される。さらにトランジスタQ3のコレ
クタは上記高電位点＋に、ベースは上記トランジ
スタQ1のコレクタ・ベース相互結合点にそれぞ
れ結合され、エミツタは抵抗R1および電流源nI
を直列に介して上記低電位点−に結合される。ま
た、トランジスタQ4のコレクタは出力電流I0を得
る電流出力端子OUTに、ベースは上記抵抗R1と
電流源nIとの結合点に、エミツタは上記低電位点
−にそれぞれ結合される。そして上記トランジス
タQ1〜Q4のエミツタ面積をそれぞれm1，m2，
m3，m4で表わすと、これらはm1＞m3，m4、m2
＞m3，m4に設定され、たとえばトランジスタ
Q3，Q4のエミツタ面積をＡ（m3＝m4＝１）とし、
トランジスタQ1，Q2のエミツタ面積をmA（m1＝
m2＝ｍ）（ｍ＞０）としている。
つてμA単位以下の微少な電流を精度良く得るこ
とができる電流源回路を開発した。この回路は昭
和56年特許願第45050号（特開昭57−160206号公
報）に係る明細書で詳しく述べられているが、そ
の基本的な構成は第３図に示す通りである。この
電流源回路は、高電位点＋（たとえば＋10V印加
点）と低電位点−（たとえばアース電位0V印加
点）との間に順次挿入される入力電流源Ｉと２個
のトランジスタQ1，Q2の他に２個のトランジス
タQ3，Q4と、抵抗R1および入力電流源Ｉの電流
のｎ倍（ｎは正の整数）の電流をトランジスタ
Q3に流す電流源nIを有している。すなわち、上
記入力電流源Ｉの一端は上記高電位点＋に、他端
はトランジスタQ1のコレクタ・ベース相互結合
点にそれぞれ結合され、トランジスタQ2のコレ
クタ・ベース相互結合点は上記トランジスタQ1
のエミツタに、エミツタは上記低電位点−にそれ
ぞれ結合される。さらにトランジスタQ3のコレ
クタは上記高電位点＋に、ベースは上記トランジ
スタQ1のコレクタ・ベース相互結合点にそれぞ
れ結合され、エミツタは抵抗R1および電流源nI
を直列に介して上記低電位点−に結合される。ま
た、トランジスタQ4のコレクタは出力電流I0を得
る電流出力端子OUTに、ベースは上記抵抗R1と
電流源nIとの結合点に、エミツタは上記低電位点
−にそれぞれ結合される。そして上記トランジス
タQ1〜Q4のエミツタ面積をそれぞれm1，m2，
m3，m4で表わすと、これらはm1＞m3，m4、m2
＞m3，m4に設定され、たとえばトランジスタ
Q3，Q4のエミツタ面積をＡ（m3＝m4＝１）とし、
トランジスタQ1，Q2のエミツタ面積をmA（m1＝
m2＝ｍ）（ｍ＞０）としている。
このような回路において、各トランジスタのエ
ミツタ接地電流増幅率βが十分に大きいと仮定す
ると、トランジスタQ1〜Q4、抵抗R1のループ方
程式は、 VBE（Q2）＋VBE（Q1）＝VBE（Q4）＋nI・R1＋VBE（Q3
）…(1) （ただしVBEはトランジスタのベース・エミツタ
間電圧である。） となる。一方、トランジスタのベース・エミツタ
間電圧VBEとコレクタ電流ICとは次式で関係づけ
られる。
ミツタ接地電流増幅率βが十分に大きいと仮定す
ると、トランジスタQ1〜Q4、抵抗R1のループ方
程式は、 VBE（Q2）＋VBE（Q1）＝VBE（Q4）＋nI・R1＋VBE（Q3
）…(1) （ただしVBEはトランジスタのベース・エミツタ
間電圧である。） となる。一方、トランジスタのベース・エミツタ
間電圧VBEとコレクタ電流ICとは次式で関係づけ
られる。
VBE＝VT・lnIC／ｍ・IS …(2)
ここで、VTは熱電圧、ｍはエミツタ面積比、IS
は逆バイアス飽和電流である。そして(2)式を上記
(1)式に代入すると次式が得られる。
は逆バイアス飽和電流である。そして(2)式を上記
(1)式に代入すると次式が得られる。
VT・lnＩ／m1・IS＋VT・lnＩ／m2・IS＝VT・lnI0／m4
・IS＋nI・R1＋VT・lnnI／m3・IS…(3) また、前記のように、m1＝m2＝ｍ、m3＝m4
＝１としているので上記(3)式は、 ２・VT・lnＩ／ｍ・IS＝VT・lnI0／IS＋nI・R1＋VT
・lnnI／IS…(4) となる。したがつて、上記(4)式を解いて出力電流
I0を求めると、 となる。この結果、トランジスタQ4の出力電流I0
は(5)式から各トランジスタのエミツタ面積比ｍ、
電流源の電流比ｎおよび抵抗値R1で決定される
ことになり、従来のように大きな抵抗値の抵抗値
が不要であるので集積回路化が容易であり、バイ
ポーラICによつて0.1μAの桁の微小電流を精度よ
く得ることができる。また抵抗R1の値を変える
ことによつて、出力電流I0の大きさを容易に調整
できる。
・IS＋nI・R1＋VT・lnnI／m3・IS…(3) また、前記のように、m1＝m2＝ｍ、m3＝m4
＝１としているので上記(3)式は、 ２・VT・lnＩ／ｍ・IS＝VT・lnI0／IS＋nI・R1＋VT
・lnnI／IS…(4) となる。したがつて、上記(4)式を解いて出力電流
I0を求めると、 となる。この結果、トランジスタQ4の出力電流I0
は(5)式から各トランジスタのエミツタ面積比ｍ、
電流源の電流比ｎおよび抵抗値R1で決定される
ことになり、従来のように大きな抵抗値の抵抗値
が不要であるので集積回路化が容易であり、バイ
ポーラICによつて0.1μAの桁の微小電流を精度よ
く得ることができる。また抵抗R1の値を変える
ことによつて、出力電流I0の大きさを容易に調整
できる。
ところが、この回路における入力電流に対する
出力電流の比、つまり増幅率Ｇは上記(5)式より、 で示されるが、この増幅率Ｇの中には熱電圧VT
を含むため温度依存性があるという不都合があ
る。
出力電流の比、つまり増幅率Ｇは上記(5)式より、 で示されるが、この増幅率Ｇの中には熱電圧VT
を含むため温度依存性があるという不都合があ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、入力電
流に対する出力電流の比を容易にしかも自由に設
定することが可能であるとともに、温度依存性の
ない出力電流を得ることができる電流源回路を提
供することにある。
たものであり、その目的とするところは、入力電
流に対する出力電流の比を容易にしかも自由に設
定することが可能であるとともに、温度依存性の
ない出力電流を得ることができる電流源回路を提
供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第４図はこの発明に係る電流源回路の構
成図であり、電流の増幅率ＧがＧ＜１の場合のも
のである。図においてnpn形の第１のトランジス
タQ11のエミツタは低電位点−（たとえば0V＝第
１電位点）に、コレクタは入力電流IINなる電流
源IINを介して高電位点＋（たとえば＋10V＝第２
電位点）にそれぞれ結合される。npn形の第２の
トランジスタQ12のエミツタは低電位点−に結合
され、またコレクタ・ベースは相互に結合され
る。npn形の第３のトランジスタQ13のエミツタ
は抵抗値R11なる第１の抵抗R11を介して低電位
点−に結合され、ベースは上記第２のトランジス
タQ12のベースに結合され、この両トランジスタ
Q12，Q13は第１のカレントミラー回路１１を構
成している。pnp形の第４のトランジスタQ14の
エミツタは高電位点＋に、コレクタは上記第２の
トランジスタQ12のコレクタにそれぞれ結合され
る。pnp形の第５のトランジスタQ15のエミツタ
は高電位点＋に結合され、またコレクタ・ベース
は相互に結合されてこの相互結合点は上記第４の
トランジスタQ14のベースに結合され、この両ト
ランジスタQ14，Q15は第２のカレントミラー回
路１２を構成している。npn形の第６のトランジ
スタQ16のコレクタは上記第５のトランジスタ
Q15のコレクタに、ベースは上記第１のトランジ
スタQ11のコレクタに、エミツタは抵抗値R12な
る第２の抵抗R12を介して上記第３のトランジス
タのコレクタにそれぞれ結合される。すなわち、
トランジスタQ16のコレクタ・エミツタ回路は、
第５のトランジスタQ15のコレクタおよび上記第
３のトランジスタQ13のコレクタ間に挿入されて
いる。また、上記第１のトランジスタQ11のベー
スは、上記トランジスタQ16のエミツタと抵抗
R12との結合点に結合される。npn形の第７のト
ランジスタQ17のコレクタは出力電流I0を得る出
力端子OUTに、ベースは抵抗R12とトランジスタ
Q13のコレクタとの結合点に、エミツタは低電位
点−にそれぞれ結合される。したがつて、上記第
２の抵抗R12は上記第６のトランジスタQ16のエ
ミツタと上記第３のトランジスタQ13のコレクタ
との間の経路の途中に挿入されかつ上記第１と第
７のトランジスタQ11，Q17のベース相互間に挿
入されることになる。そして上記第２〜第５のト
ランジスタのうち第４、第５のトランジスタ
Q14，Q15のエミツタ面積は等しく設定され、第
３のトランジスタQ13エミツタ面積はトランジス
タQ12のｍ倍（ｍ＞１）に設定される。
明する。第４図はこの発明に係る電流源回路の構
成図であり、電流の増幅率ＧがＧ＜１の場合のも
のである。図においてnpn形の第１のトランジス
タQ11のエミツタは低電位点−（たとえば0V＝第
１電位点）に、コレクタは入力電流IINなる電流
源IINを介して高電位点＋（たとえば＋10V＝第２
電位点）にそれぞれ結合される。npn形の第２の
トランジスタQ12のエミツタは低電位点−に結合
され、またコレクタ・ベースは相互に結合され
る。npn形の第３のトランジスタQ13のエミツタ
は抵抗値R11なる第１の抵抗R11を介して低電位
点−に結合され、ベースは上記第２のトランジス
タQ12のベースに結合され、この両トランジスタ
Q12，Q13は第１のカレントミラー回路１１を構
成している。pnp形の第４のトランジスタQ14の
エミツタは高電位点＋に、コレクタは上記第２の
トランジスタQ12のコレクタにそれぞれ結合され
る。pnp形の第５のトランジスタQ15のエミツタ
は高電位点＋に結合され、またコレクタ・ベース
は相互に結合されてこの相互結合点は上記第４の
トランジスタQ14のベースに結合され、この両ト
ランジスタQ14，Q15は第２のカレントミラー回
路１２を構成している。npn形の第６のトランジ
スタQ16のコレクタは上記第５のトランジスタ
Q15のコレクタに、ベースは上記第１のトランジ
スタQ11のコレクタに、エミツタは抵抗値R12な
る第２の抵抗R12を介して上記第３のトランジス
タのコレクタにそれぞれ結合される。すなわち、
トランジスタQ16のコレクタ・エミツタ回路は、
第５のトランジスタQ15のコレクタおよび上記第
３のトランジスタQ13のコレクタ間に挿入されて
いる。また、上記第１のトランジスタQ11のベー
スは、上記トランジスタQ16のエミツタと抵抗
R12との結合点に結合される。npn形の第７のト
ランジスタQ17のコレクタは出力電流I0を得る出
力端子OUTに、ベースは抵抗R12とトランジスタ
Q13のコレクタとの結合点に、エミツタは低電位
点−にそれぞれ結合される。したがつて、上記第
２の抵抗R12は上記第６のトランジスタQ16のエ
ミツタと上記第３のトランジスタQ13のコレクタ
との間の経路の途中に挿入されかつ上記第１と第
７のトランジスタQ11，Q17のベース相互間に挿
入されることになる。そして上記第２〜第５のト
ランジスタのうち第４、第５のトランジスタ
Q14，Q15のエミツタ面積は等しく設定され、第
３のトランジスタQ13エミツタ面積はトランジス
タQ12のｍ倍（ｍ＞１）に設定される。
次に上記のように構成された回路の作用を説明
する。まず、第２のカレントミラー回路１２を構
成する２個のトランジスタQ14，Q15のエミツタ
接地電流増幅率βが十分に大きい場合には、カレ
ントミラー回路１２の入力電流であるI11はその
出力電流I12と等しい。また、トランジスタQ11，
Q16，Q17の各βが十分に大きくそれらのベース
電流が無視できる程小さいとすれば、トランジス
タQ13のコレクタ電流はトランジスタQ16のコレ
クタ電流に等しくI11となる。このとき、トラン
ジスタQ12，Q13のベースは相互に結合され、ベ
ース電位が等しいために、トランジスタQ12のベ
ース・エミツタ間電圧VBE（Q12）はトランジスタ
Q13のベース・エミツタ間電圧VBE（Q13）と抵抗
R11における降下電圧R11・I11との和に等しくな
る。すなわち、 VBE（Q12）＝VBE（Q13）＋R11・I11 …(7) となる。そこで次に上記(7)式に前記(2)式に示す能
動領域でのトランジスタのVBEとICとの関係を代
入すると次式が得られる。
する。まず、第２のカレントミラー回路１２を構
成する２個のトランジスタQ14，Q15のエミツタ
接地電流増幅率βが十分に大きい場合には、カレ
ントミラー回路１２の入力電流であるI11はその
出力電流I12と等しい。また、トランジスタQ11，
Q16，Q17の各βが十分に大きくそれらのベース
電流が無視できる程小さいとすれば、トランジス
タQ13のコレクタ電流はトランジスタQ16のコレ
クタ電流に等しくI11となる。このとき、トラン
ジスタQ12，Q13のベースは相互に結合され、ベ
ース電位が等しいために、トランジスタQ12のベ
ース・エミツタ間電圧VBE（Q12）はトランジスタ
Q13のベース・エミツタ間電圧VBE（Q13）と抵抗
R11における降下電圧R11・I11との和に等しくな
る。すなわち、 VBE（Q12）＝VBE（Q13）＋R11・I11 …(7) となる。そこで次に上記(7)式に前記(2)式に示す能
動領域でのトランジスタのVBEとICとの関係を代
入すると次式が得られる。
VT・lnI12／IS＝VT・lnI11／mIS
＋R11・I11 …(8)
したがつて、
I11＝I12＝VT／R11・lnm …(9)
が得られる。すなわち、トランジスタQ13のコレ
クタには熱電圧VTに比例する電流が得られる。
クタには熱電圧VTに比例する電流が得られる。
上記電流I11は抵抗R12を流れ、また、トランジ
スタQ11のベース・エミツタ間電圧VBE（Q11）は
トランジスタQ17のベース・エミツタ間電圧VBE
（Q17）と抵抗R12における降下電圧R12・I11との
和に等しくなり、 VBE（Q11）＝VBE（Q17）＋R12・I11 …(10) となる。トランジスタQ11のコレクタ電流はIIN、
トランジスタQ17のコレクタ電流はI0であるから、
上記(10)式に前記(2)式および(9)式を代入すると次式
が得られる。
スタQ11のベース・エミツタ間電圧VBE（Q11）は
トランジスタQ17のベース・エミツタ間電圧VBE
（Q17）と抵抗R12における降下電圧R12・I11との
和に等しくなり、 VBE（Q11）＝VBE（Q17）＋R12・I11 …(10) となる。トランジスタQ11のコレクタ電流はIIN、
トランジスタQ17のコレクタ電流はI0であるから、
上記(10)式に前記(2)式および(9)式を代入すると次式
が得られる。
VT・lnIIN／IS＝R12／R11VT・lnm
＋VT・lnI0／IS …(11)
上記(11)式を整理して電流の増幅率Ｇを求める
と、 となる。前記したようにｍ＞１であるためにＧは
１よりも小さな値となる。また、上記(12)式で示め
されるＧの式には熱電圧VTを含まず、しかもＧ
は２個の抵抗R11，R12の抵抗比とトランジスタ
のエミツタ面積比ｍによつてのみ決定され、バイ
ポーラIC内では同様の構造の抵抗の温度係数は
等しいため、Ｇは全く温度係数を持たない。しか
も２個の抵抗R11，R12の抵抗比およびトランジ
スタのエミツタ面積比は容易にかつ自由に設定可
能なため、出力電流I0は極めて微小な値とするこ
とができる。
と、 となる。前記したようにｍ＞１であるためにＧは
１よりも小さな値となる。また、上記(12)式で示め
されるＧの式には熱電圧VTを含まず、しかもＧ
は２個の抵抗R11，R12の抵抗比とトランジスタ
のエミツタ面積比ｍによつてのみ決定され、バイ
ポーラIC内では同様の構造の抵抗の温度係数は
等しいため、Ｇは全く温度係数を持たない。しか
も２個の抵抗R11，R12の抵抗比およびトランジ
スタのエミツタ面積比は容易にかつ自由に設定可
能なため、出力電流I0は極めて微小な値とするこ
とができる。
また、この回路では起動を行なうための特別な
回路は不要である。つまり、電源電位が与えられ
ると自動的に平衡状態に入ることができる。すな
わち、電源電位が与えられると、入力電流IINに
よる電流がトランジスタQ16のベース・エミツ
タ、トランジスタQ11のベース・エミツタを通し
て流れる。このとき、トランジスタQ16のコレク
タ電流が誘発されこの電流がカレントミラー回路
１２の入力電流となるのでトランジスタQ14のコ
レクタ電流が流れることになる。さらに、トラン
ジスタQ14のコレクタ電流はカレントミラー回路
１１の入力電流となるため、トランジスタQ13の
コレクタ電流も流れ、この電流が再びトランジス
タQ15への入力電流となつて、トランジスタQ15
−トランジスタQ14−トランジスタQ12−トラン
ジスタQ13−トランジスタQ15なる一つのループ
が完成する。そして、このループで電流I11，I12
が決められると、トランジスタQ17のベース・エ
ミツタ電圧が決まるので、一定の出力電流I0が得
られる。このように、特別な起動回路を用いずと
も回路の起動が行なえる。
回路は不要である。つまり、電源電位が与えられ
ると自動的に平衡状態に入ることができる。すな
わち、電源電位が与えられると、入力電流IINに
よる電流がトランジスタQ16のベース・エミツ
タ、トランジスタQ11のベース・エミツタを通し
て流れる。このとき、トランジスタQ16のコレク
タ電流が誘発されこの電流がカレントミラー回路
１２の入力電流となるのでトランジスタQ14のコ
レクタ電流が流れることになる。さらに、トラン
ジスタQ14のコレクタ電流はカレントミラー回路
１１の入力電流となるため、トランジスタQ13の
コレクタ電流も流れ、この電流が再びトランジス
タQ15への入力電流となつて、トランジスタQ15
−トランジスタQ14−トランジスタQ12−トラン
ジスタQ13−トランジスタQ15なる一つのループ
が完成する。そして、このループで電流I11，I12
が決められると、トランジスタQ17のベース・エ
ミツタ電圧が決まるので、一定の出力電流I0が得
られる。このように、特別な起動回路を用いずと
も回路の起動が行なえる。
第５図は上記実施例回路において、トランジス
タのエミツタ面積比を２、抵抗R11，R12の各値
を179Ω、594Ωとしかつ高電位点＋の電位、すな
わち電源電圧を＋5Vに、低電位点−の電位を0V
にそれぞれ設定してI11＝I12≒100μAとし、入力
電流IINを０〜100μAの範囲で変化させた場合の出
力電流I0（μA）の変化を示す入出力電流特性図で
ある。この特性図から分かるように増幅率Ｇは設
定値である1/10から少しずれて1/7となつている
が、直線性は極めて良い。
タのエミツタ面積比を２、抵抗R11，R12の各値
を179Ω、594Ωとしかつ高電位点＋の電位、すな
わち電源電圧を＋5Vに、低電位点−の電位を0V
にそれぞれ設定してI11＝I12≒100μAとし、入力
電流IINを０〜100μAの範囲で変化させた場合の出
力電流I0（μA）の変化を示す入出力電流特性図で
ある。この特性図から分かるように増幅率Ｇは設
定値である1/10から少しずれて1/7となつている
が、直線性は極めて良い。
第６図ないし第８図はそれぞれこの発明を上記
と同様にＧ＜１の電流源回路に実施した場合の構
成図である。第６図に示す回路では前記第１の抵
抗R11を第２のトランジスタQ12のエミツタを低
電位点−との間に挿入するようにしたものであ
り、この場合には第４、第５のトランジスタ
Q14，Q15のエミツタ面積が等しく設定され、第
２のトランジスタQ12のエミツタ面積がトランジ
スタQ13のｍ倍に設定される。
と同様にＧ＜１の電流源回路に実施した場合の構
成図である。第６図に示す回路では前記第１の抵
抗R11を第２のトランジスタQ12のエミツタを低
電位点−との間に挿入するようにしたものであ
り、この場合には第４、第５のトランジスタ
Q14，Q15のエミツタ面積が等しく設定され、第
２のトランジスタQ12のエミツタ面積がトランジ
スタQ13のｍ倍に設定される。
このような回路ではトランジスタQ12，Q13の
コレクタ電流が等しく前記(9)式が成立するので、
Ｇは全く温度係数を持たない。
コレクタ電流が等しく前記(9)式が成立するので、
Ｇは全く温度係数を持たない。
第７図に示す回路では前記第１の抵抗R11を第
４のトランジスタQ14のエミツタと高電位点＋と
の間に挿入するようにしたものであり、この場合
には第２、第３のトランジスタQ12，Q13のエミ
ツタ面積が等しく設定され、第４のトランジスタ
Q14のエミツタ面積がトランジスタQ15のｍ倍に
設定される。この回路でもトランジスタQ12〜
Q15の各コレクタ電流が等しく前記(9)式が成立す
るので、Ｇは全く温度係数を持たない。なお、前
記抵抗R11は第５のトランジスタQ15のエミツタ
と高電位点＋との間に挿入するようにしてもよ
く、この場合には第５のトランジスタQ15のエミ
ツタ面積をトランジスタQ14のエミツタ面積のｍ
倍に設定すればよい。
４のトランジスタQ14のエミツタと高電位点＋と
の間に挿入するようにしたものであり、この場合
には第２、第３のトランジスタQ12，Q13のエミ
ツタ面積が等しく設定され、第４のトランジスタ
Q14のエミツタ面積がトランジスタQ15のｍ倍に
設定される。この回路でもトランジスタQ12〜
Q15の各コレクタ電流が等しく前記(9)式が成立す
るので、Ｇは全く温度係数を持たない。なお、前
記抵抗R11は第５のトランジスタQ15のエミツタ
と高電位点＋との間に挿入するようにしてもよ
く、この場合には第５のトランジスタQ15のエミ
ツタ面積をトランジスタQ14のエミツタ面積のｍ
倍に設定すればよい。
第８図に示す回路では第１、第２のカレントミ
ラー回路１１，１２およびトランジスタQ16それ
ぞれにおける、ベース電流によるコレクタ電流の
誤差を補正するためにnpn形のトランジスタQ18，
Q19およびpnp形のトランジスタQ20を追加するよ
うにしたものである。すなわち、第１のカレント
ミラー回路１１ではトランジスタQ12のコレク
タ・ベースを相互に結合する代りに、この間にコ
レクタが高電位点＋に結号されたトランジスタ
Q18のベース・エミツタ回路を挿入し、第２のカ
レントミラー回路１２ではトランジスタQ15のコ
レクタ・ベースを相互に結合する代りに、この間
にコレクタが低電位点に結合されたトランジスタ
Q20のベース・エミツタ回路を挿入し、さらにト
ランジスタQ16ではそのベースを直接トランジス
タQ11のコレクタに結合する代りに、この間にコ
レクタが前記トランジスタQ15のコレクタに結合
されたトランジスタQ19のベース・エミツタ回路
を挿入するようにしたものである。
ラー回路１１，１２およびトランジスタQ16それ
ぞれにおける、ベース電流によるコレクタ電流の
誤差を補正するためにnpn形のトランジスタQ18，
Q19およびpnp形のトランジスタQ20を追加するよ
うにしたものである。すなわち、第１のカレント
ミラー回路１１ではトランジスタQ12のコレク
タ・ベースを相互に結合する代りに、この間にコ
レクタが高電位点＋に結号されたトランジスタ
Q18のベース・エミツタ回路を挿入し、第２のカ
レントミラー回路１２ではトランジスタQ15のコ
レクタ・ベースを相互に結合する代りに、この間
にコレクタが低電位点に結合されたトランジスタ
Q20のベース・エミツタ回路を挿入し、さらにト
ランジスタQ16ではそのベースを直接トランジス
タQ11のコレクタに結合する代りに、この間にコ
レクタが前記トランジスタQ15のコレクタに結合
されたトランジスタQ19のベース・エミツタ回路
を挿入するようにしたものである。
第９図および第１０図はそれぞれこの発明をＧ
＞１の電流源回路に実施した場合の構成図であ
る。第９図の回路では前記第４図に示すＧ＜１の
回路中の第７のトランジスタQ17のベースを抵孔
R12とトランジスタQ16のエミツタとの結合点に
結合し、第１のトランジスタQ11のベースを抵抗
R12とトランジスタQ13のコレクタとの結合点に
結合するようにしたものである。
＞１の電流源回路に実施した場合の構成図であ
る。第９図の回路では前記第４図に示すＧ＜１の
回路中の第７のトランジスタQ17のベースを抵孔
R12とトランジスタQ16のエミツタとの結合点に
結合し、第１のトランジスタQ11のベースを抵抗
R12とトランジスタQ13のコレクタとの結合点に
結合するようにしたものである。
この回路において前記(10)式に相当するものは、
VBE（Q11）＋R12・I11＝VBE（Q17） …(13)
となり、また前記(11)式に相当するものは、
VT・lnIIN／IS＋R12／R11VT・lnm＝VT・lnI0／IS…(12)
となる。そして上記(12)式を整理して電流の増幅率
Ｇを求めると、 となり、１より大きな増幅率が得られる。そし
て、この場合にもＧは全く温度係数を持たず、出
力電流I0は２個の抵抗R11，R12の抵抗比およびト
ランジスタのエミツタ面積比の設定により、容易
にかつ自由に設定することができる。
Ｇを求めると、 となり、１より大きな増幅率が得られる。そし
て、この場合にもＧは全く温度係数を持たず、出
力電流I0は２個の抵抗R11，R12の抵抗比およびト
ランジスタのエミツタ面積比の設定により、容易
にかつ自由に設定することができる。
第１０図に示す回路は前記第８図の回路と同様
に、Ｇ＞１の回路で第１、第２のカレントミラー
回路１１，１２およびトランジスタQ16それぞれ
における、ベース電流によるコレクタ電流の誤差
を補正するために、npn形のトランジスタQ18，
Q19およびpnp形のトランジスタQ21を追加するよ
うにしたものである。なお、この回路の場合には
第４のトランジスタQ14のベース・コレクタ間が
相互に結合されていて、この結合点と第２のトラ
ンジスタQ12のコレクタとの間にベースが第５の
トランジスタQ15のコレクタに結合されたトラン
ジスタQ21のエミツタ・コレクタ回路が挿入され
る。
に、Ｇ＞１の回路で第１、第２のカレントミラー
回路１１，１２およびトランジスタQ16それぞれ
における、ベース電流によるコレクタ電流の誤差
を補正するために、npn形のトランジスタQ18，
Q19およびpnp形のトランジスタQ21を追加するよ
うにしたものである。なお、この回路の場合には
第４のトランジスタQ14のベース・コレクタ間が
相互に結合されていて、この結合点と第２のトラ
ンジスタQ12のコレクタとの間にベースが第５の
トランジスタQ15のコレクタに結合されたトラン
ジスタQ21のエミツタ・コレクタ回路が挿入され
る。
この発明は上記実施例に限定されるものではな
く、たとえば第９図のＧ＞１なる電流源回路にお
いても第６図、第７図回路等と同様に、第１の抵
抗R11の挿入個所を変えてもよい。
く、たとえば第９図のＧ＞１なる電流源回路にお
いても第６図、第７図回路等と同様に、第１の抵
抗R11の挿入個所を変えてもよい。
以上説明したようにこの発明によれば、入力電
流に対する出力電流の比を容易にしかも自由に設
定することが可能であるとともに、温度依存性の
ない出力電流を得ることができる電流源回路を提
供することができる。
流に対する出力電流の比を容易にしかも自由に設
定することが可能であるとともに、温度依存性の
ない出力電流を得ることができる電流源回路を提
供することができる。
第１図および第２図はそれぞれ従来の電流源回
路の構成図、第３図はこの発明の途中の過程で開
発された電流源回路の構成図、第４図はこの発明
の一実施例の回路構成図、第５図は上記実施例回
路の入出力電流特性図、第６図ないし第１０図は
それぞれこの発明の他の実施例の回路構成図であ
る。 Q11，Q12，Q13，Q16，Q17，Q18，Q19…npn形
のトランジスタ、Q14，Q15，Q20，Q21…pnp形の
トランジスタ、R11，R12…抵抗、IIN…入力電流
源、１１，１２…カレントミラー回路。
路の構成図、第３図はこの発明の途中の過程で開
発された電流源回路の構成図、第４図はこの発明
の一実施例の回路構成図、第５図は上記実施例回
路の入出力電流特性図、第６図ないし第１０図は
それぞれこの発明の他の実施例の回路構成図であ
る。 Q11，Q12，Q13，Q16，Q17，Q18，Q19…npn形
のトランジスタ、Q14，Q15，Q20，Q21…pnp形の
トランジスタ、R11，R12…抵抗、IIN…入力電流
源、１１，１２…カレントミラー回路。
Claims (1)
- １ エミツタが第１電位点に結合されるとともに
コレクタが入力電流源を介して第２電位点に結合
される一方極性の第１のトランジスタと、エミツ
タが第１電位点に結合される一方極性の第２のト
ランジスタと、エミツタが第１電位点に結合され
るとともにベースが上記第２のトランジスタのベ
ースに結合され、この第２のトランジスタととも
に第１のカレントミラー回路を構成する一方極性
の第３のトランジスタと、エミツタが第２電位点
に結合されるとともにコレクタが上記第２のトラ
ンジスタのコレクタに結合される他方極性の第４
のトランジスタと、エミツタが第２電位点に結合
されるとともにベースが上記第４のトランジスタ
のベースに結合され、この第４のトランジスタと
ともに第２のカレントミラー回路を構成する他方
極性の第５のトランジスタと、コレクタ・エミツ
タ回路が上記第５のトランジスタのコレクタおよ
び上記第３のトランジスタのコレクタ間に挿入さ
れ、ベースが上記第１のトランジスタのコレクタ
に結合される一方極性の第６のトランジスタと、
上記第２ないし第５のトランジスタのうちのいず
れか一つのエミツタと第１電位点あるいは第２電
位点との間に挿入される第１の抵抗と、上記第１
のトランジスタのベースを上記第６のトランジス
タのエミツタと第３のトランジスタのコレクタと
の間の経路の途中に結合し、エミツタが第１電位
点に、コレクタが出力電流を得る出力端子に、ベ
ースが上記第６のトランジスタのエミツタと第３
のトランジスタのコレクタとの間の経路の途中に
それぞれ結合される一方極性の第７のトランジス
タと、上記第６のトランジスタのエミツタと第３
のトランジスタのコレクタとの間の経路の途中に
挿入されかつ上記第１と第７のトランジスタのベ
ース相互間に挿入される第２の抵抗とを具備し、
上記第２ないし第５のトランジスタのうちエミツ
タと第１電位点あるいは第２電位点との間に上記
第１の抵抗が挿入されたもののエミツタ面積と他
の３個のトランジスタのエミツタ面積との面積比
および上記第１、第２の抵抗の抵抗比に応じた出
力電流を上記出力端子から得るようにしたことを
特徴とする電流源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178163A JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
| US06/414,911 US4507573A (en) | 1981-11-06 | 1982-09-03 | Current source circuit for producing a small value output current proportional to an input current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178163A JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880715A JPS5880715A (ja) | 1983-05-14 |
| JPH0149963B2 true JPH0149963B2 (ja) | 1989-10-26 |
Family
ID=16043717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178163A Granted JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4507573A (ja) |
| JP (1) | JPS5880715A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342735A1 (de) * | 1982-11-26 | 1984-05-30 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Impedanzwandlerschaltung |
| US4528496A (en) * | 1983-06-23 | 1985-07-09 | National Semiconductor Corporation | Current supply for use in low voltage IC devices |
| CA1208314A (en) * | 1984-10-09 | 1986-07-22 | William A. Cole | Buffer circuit suitable for low voltage operation |
| JPH0820915B2 (ja) * | 1984-12-31 | 1996-03-04 | ロ−ム株式会社 | 定電流回路 |
| US4656374A (en) * | 1985-06-17 | 1987-04-07 | National Semiconductor Corporation | CMOS low-power TTL-compatible input buffer |
| DE3545039A1 (de) * | 1985-12-19 | 1987-07-02 | Sgs Halbleiterbauelemente Gmbh | Spannungsbegrenzungsschaltung |
| DE3642167A1 (de) * | 1986-12-10 | 1988-06-30 | Philips Patentverwaltung | Stromspiegelschaltung |
| US4879506A (en) * | 1988-08-02 | 1989-11-07 | Motorola, Inc. | Shunt regulator |
| DE68910428T2 (de) * | 1988-08-19 | 1994-05-11 | Philips Nv | Spannungs-/Stromwandler. |
| US4994758A (en) * | 1989-12-15 | 1991-02-19 | Motorola, Inc. | Alpha enhancement of a transistor using base current feedback to the emitter |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5530386A (en) * | 1993-11-24 | 1996-06-25 | National Semiconductor Corporation | Storage charge reduction circuit for bipolar input/output devices |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
| FR2733098B1 (fr) * | 1995-04-11 | 1997-07-04 | Sgs Thomson Microelectronics | Amplificateur de courant |
| JP3039611B2 (ja) * | 1995-05-26 | 2000-05-08 | 日本電気株式会社 | カレントミラー回路 |
| RU2116693C1 (ru) * | 1996-07-04 | 1998-07-27 | Новосибирский государственный технический университет | Устройство стабилизации режима транзистора |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| FR2769103B1 (fr) * | 1997-09-30 | 2000-11-17 | Sgs Thomson Microelectronics | Source de polarisation independante de sa tension d'alimentation |
| RU2152640C1 (ru) * | 1999-09-28 | 2000-07-10 | Донская государственная академия сервиса | Стабилизатор напряжения |
| US6326836B1 (en) * | 1999-09-29 | 2001-12-04 | Agilent Technologies, Inc. | Isolated reference bias generator with reduced error due to parasitics |
| US6677807B1 (en) * | 1999-11-05 | 2004-01-13 | Analog Devices, Inc. | Current mirror replica biasing system |
| US6407615B2 (en) * | 2000-04-14 | 2002-06-18 | Motorola, Inc. | Temperature compensation circuit and method of compensating |
| RU2208833C1 (ru) * | 2002-04-01 | 2003-07-20 | Южно-Российский государственный университет экономики и сервиса | Стабилизатор напряжения |
| DE102006043452A1 (de) * | 2005-09-30 | 2007-04-19 | Texas Instruments Deutschland Gmbh | Referenzstromquelle |
| US8760216B2 (en) | 2009-06-09 | 2014-06-24 | Analog Devices, Inc. | Reference voltage generators for integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7316556A (nl) * | 1973-12-04 | 1975-06-06 | Philips Nv | Stroomstabilisatieschakeling. |
| US3936725A (en) * | 1974-08-15 | 1976-02-03 | Bell Telephone Laboratories, Incorporated | Current mirrors |
| US4323854A (en) * | 1980-01-30 | 1982-04-06 | Control Data Corporation | Temperature compensated current source |
| US4350904A (en) * | 1980-09-22 | 1982-09-21 | Bell Telephone Laboratories, Incorporated | Current source with modified temperature coefficient |
| US4414502A (en) * | 1981-07-20 | 1983-11-08 | Advanced Micro Devices, Inc. | Current source circuit |
| US4435678A (en) * | 1982-02-26 | 1984-03-06 | Motorola, Inc. | Low voltage precision current source |
-
1981
- 1981-11-06 JP JP56178163A patent/JPS5880715A/ja active Granted
-
1982
- 1982-09-03 US US06/414,911 patent/US4507573A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4507573A (en) | 1985-03-26 |
| JPS5880715A (ja) | 1983-05-14 |
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