JPH0151209B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算増幅器に関するもので、特にサン
プルホールド回路のホールド用回路に好適な高入
力インピーダンス演算増幅器に関するものであ
る。

〔発明の背景〕

第１図は従来一般に用いられているサンプルホ
ールド回路のブロツク図を示す。

第１図において、ボルテージフオロワのバツフ
アアンプ２は、その非反転入力側をサンプルホー
ルドされる信号入力端子１に接続し、反転入力側
と出力側を短絡すると共に、該出力側は抵抗３を
介してアナログスイツチ４に接続されている。

このアナログスイツチ４の一方の固定接点ａ
は、高入力インピーダンスの演算増幅器（以下オ
ペアンプと称す）７の反転入力側に接続されこの
反転入力側とオペアンプ７の出力側との間にホー
ルド容量６を接続する。該オペアンプの出力側と
前記アナログスイツチ４の入力側との間に抵抗５
が接続されている。

そして、前記アナログスイツチ４の他方の固定
接点ｂ、および前記オペアンプ７の非反転入力側
は接地され、該オペアンプの出力側は、サンプル
ホールド出力端子８に接続されている。

次に、上記構成のサンプルホールド回路の動作
を説明する。いま、第１図に示すように、入力端
子１０１からの制御信号でアナログスイツチ４が
接点ａ側に接続されている時、即ちサンプリング
モードでは、バツフアアンプ２の出力をｅ、抵抗
３の抵抗値をR₁、抵抗５の抵抗値をR₅ホールド
容量６の容量値をC₆とし、R₃＝R₅とすると、オ
ペアンプ７の出力は時定数C₆・R₅で−ｅとなる。

次に入力端子１０１からの制御信号でアナログ
スイツチ４が接点ｂ側に接続されるとホールドモ
ードになり、オペアンプ７の出力は−ｅに固定さ
れる。

しかし、この時アナログスイツチ４にリークが
あつたり、オペアンプ７の入力インピーダンスが
充分高くなければ、ホールド容量６の電荷が抜け
てゆき、出力振幅は少しづつ減少するいわゆるド
ループ現象を起こす。

第１図に示すサンプルホールド回路では、常に
アナログスイツチ４の両端の電圧がほぼ0Vであ
り、このアナログスイツチ４では、リークは起こ
りにくい。ここで問題となるのは、オペアンプ７
の入力インピーダンスによるホールド容量６の電
荷リークである。

第２図は第１図のオペアンプ７として、バイポ
ーラトランジスタで構成した一般的なオペアンプ
を用いた回路例を第２図に示す。なお、同図はホ
ールドモードの場合を示している。

第２図において、オペアンプの反転入力端子９
はトランジスタ１３のベースに接続され、一方そ
の非反転入力端子１０はトランジスタ１１４のベ
ースに接続されている。８は出力端子、１１は正
の電源供給端子、１２は負の電源供給端子であ
る。

電圧源１８とトランジスタ１７および抵抗１９
は定電流源回路を構成しており、トランジスタ１
５，１６は初段差動トランジスタ対を構成してい
る。このトランジスタ１５，１６は、入力インピ
ーダンスを上げるために、それぞれトランジスタ
１３，１４と共同してダーリントン回路を構成し
ている。

なお、前記以外のトランジスタ２０〜２６およ
び抵抗２７などで構成される回路部分は、一般的
なオペアンプとして良く知られたものであるの
で、以下の説明では、その説明は省略する。

いま、上記定電流源回路の電流を１ｍＡとし、
トランジスタ１３，１４，１５，１６の電流増幅
率をそれぞれ100とすると、入力端子９からトラ
ンジスタ１３のベースに流れ込む電流は １／２×１ｍＡ÷100÷100＝50ｍＡ となる。

この電流は、ホールド容量６にホールドされた
電荷により供給されるので、時間と共に、ホール
ド容量６の両端の電圧は減少し、ドループ現象を
起こすことになる。ホールド電圧5Vに対してド
ループを16ビツト精度得るには許容されるドルー
プ量Ｖは Ｖ＝5V／2¹⁶＝76μV であり、ホールド容量６の容量を1000_PＦ、ホー
ルド時間Ｔを20μsとすると、許容されるリーク電
流ｉは ｉ＝CV／Ｔ＝3.8nA である。

このように、入力端子９から流入する電流を低
減する手段としては、１差動トランジスタ対の定
電流量を下げること、および２トランジスタ１
３，１４に、さらにダーリントントランジスタを
付加することが考えられる。

しかし、いずれの方法も増幅器の応答速度を劣
化させるので、高速動作を必要とするサンプルホ
ールドアンプでは実現不可能である。

そこで、さらに高い入力インビーダンスが要求
される場合は、バイボーラトランジスタのベース
電流に比較して、極端に低いゲート電流ですむ
FETで初段を構成したオペアンプを使用するの
が一般的である。

しかし、バイポーラICにおいては、FEHを同
一チツプ上に形成することは、可能ではあるがプ
ロセスが複雑化し、コストアップを招くと共に、
高速化プロセスやi²Lプロセスに大きな制限を与
えることになる等の欠点がある。

〔発明の目的〕

本発明は前記の欠点を除去するためになされた
ものであり、その目的は、バイポーラトランジス
タで構成可能な、高速動作に適した高入力インピ
ーダンス演算増幅器を提供することにある。

〔発明の概要〕

前記の目的を達成するために、本発明は、オペ
アンプ入力端子に流れるベース電流は、閉ループ
ゲインが0d_Bの場合、入力が０のときのベース電
流分と、入力電圧の開ループゲイン分の１のベー
ス電圧変化に相当するベース電流との和であり、
開ループゲインが充分大きな場合はほぼ入力が０
のときのベース電流に等しくなることに着目し、
ベース電流と逆極性で、かつ絶対値の等しい定電
供給回路を設け、これを入力に帰還することによ
つて、ホールドモードの時にオペアンプ入力端子
から初段差動トランジスタ対のトランジスタのベ
ースへ向かつて流入する電流（またはベースから
入力端子へ向かつて流出する電流）をキヤンセル
するように構成した点に特徴がある。

〔発明の実施例〕

以下に、図面を参照して本発明を詳細に説明す
る。第３図は前記第２図と同一部分に同一符号を
付した本発明の一実施例を示す回路図である。

第３図において、定電流供給回路３０は、オペ
アンプ入力端子間電圧が０のときに、反転入力端
子９から流入するベース電流と絶対値が等しく、
極性が逆の電流を供給する。なお、明らかなよう
に、この定電流供給回路３０以外は、前記第２図
と同一の回路構成である。

前記第１図に関して説明したように、ホールド
アンプの閉ループゲインは0d_Bである。また第２
図に関して説明したように、オペアンプの入力端
子間電圧が０の場合、初段定電流量を１ｍＡ、ト
ランジスタ１３，１４，１５，１６に電流増幅率
を100とすると、入力端子９から流入するベース
電流は50nAとなる。

第１図のサンプルホールド回路において、バツ
フアアンプ２の出力がeVのときに、オペアンプ
７を構成するトランジスタのベース電流変化量を
計算する。

ｅ＝1V、 R₃＝R₅＝1KΩ と仮定し、オペアンプ７の開ループゲインを80d_B
とすると、出力端子８の電圧は−1Vとなる。開
ループゲインが80d_Bなのでオペアンプ７の反転入
力端子電圧は＋100μVとなる。

トランジスタベース−エミツタ間電圧の変化
ΔV_BEに対するコレクタ電流の変化Ｉ＋ΔI／Ｉは ΔV_BE＝kT／ｑlnＩ＋ΔI／Ｉ であり、300゜KのときkT／ｑ＝26ｍＶである。それ 故に、 ΔV_BE＝100μVとすると、 ｌ＋ΔI／Ｉ＝1.004となり、 初段差動定電流量を１ｍＡとすると、Ｉ＝0.5
ｍＡとなり、ΔI＝2μΔとなる。また、初段トラン
ジスタの電流増幅率は100×100なので、ベース電
流変化量は、2μA／100×100＝0.2nAとなる。

この値はオペアンプ入力端子間電圧が0Vのと
きのベース電流50nAにくらべて充分小さいので、
オペアンプの入力端子から流入するベース電流は
常時50nAと近似することができる。

そこで、前記第３図に示す本発明実施例の定電
流供給回路３０により、上記の50nAをオペアン
プ入力に供給すれば、オペアンプに流入するベー
ス電流は０に近似できる−すなわち、事実上の入
力インピーダンスを大幅に高くすることが可能で
ある。

第３図において、IC内で、トランジスタ１７
と３７、抵抗１９と３９とを、それぞれ同一サイ
ズとしてベア性をとることにより、トランジスタ
１７の出力とトランジスタ３７の出力の定電流量
を等しくすることができる。

また、トランジスタ１５，１６と同じ３５，３
６とのペア性をとり、トランジスタ１３，１４と
同３３，３４とのペア性をとることにより、トラ
ンジスタ１３，１４のベース電流とトランジスタ
３３，３４のベース電流を等しくすることができ
る。そして、上記トランジスタ３３，３４のベー
ス電流をそれぞれトランジスタ３１，３２で供給
すれば、PNPトランジスタ４１，４２で構成さ
れたダイオードにはそれぞれトランジスタ３３，
３４のベース電流と等しい電流が流れる。

このため、PNPトランジスタ４１とペア性を
とつたPNPトランジスタ４０と、PNPトランジ
スタ４２とペア性をとつたPNPトランジスタ４
３のコレクタからそれぞれトランジスタ３３，３
４のベース電流と等しい電流が吐き出される。

そこで、上記PNPトランジスタ４０のコレス
タをトランジスタ１３のベースに接続することに
より、ホールドモード時に反転入力端子９からト
ランジスタ１３のベースに流入する電流を、すな
わち、ホールド容量６のリーク電流をキヤンセル
することができる。

ここで、このキヤンセルする点について簡単に
説明する。

サンプリングモードではオペアンプ７のイマジ
ナルシヨートによつて、反転入力端子９の電圧は
仮想接地されるので、ホールド容量６の反転入力
端子９側電圧は当然ながらOVとなつている。た
だし、ホールド容量６の出力端子８側電圧は、バ
ツフアアンプ２の出力電圧ｅに応じて変化（−
ｅ）している。

この状態からホールドモードになつた時点、す
なわち第１図のスイツチ４がｂ端子側に接続され
た時点では、抵抗３と抵抗５が切り離されるの
で、オペアンプ７の反転入力端子９にはホールド
容量６だけが接続されることになる。しかし、ホ
ールド容量６が充電されているために、依然とし
て反転入力端子９の電圧はOVに保持されてい
る。

ところで、オペアンプ７のダーリントン回路構
成の初段差動トランジスタ対１５，１６および１
３，１４のエミツタには、トランジスタ１７など
からなる定電流源回路が直後、および間接に接続
されているので、トランジスタ１３，１４のベー
スから、それぞれの入力（ベース）電圧に応じた
ベース電流を強制的に引き込んでいる。

そこで、ホールドモードになつた時点において
も、定電流源回路は従前どおり、OVの入力電圧
に応じた一定のベース電流をトランジスタ１３に
生じさせようと働く。第２図に記載した従来の回
路では、トランジスタ１３のベースにホールド容
量６しか接続されていないので、ベース電流はホ
ールド容量６の充電電荷によつて賄われる。つま
り、このベース電流はホールド容量６のリーク
（放電）電流となつている。

ところが、第３図に記載した本実施例では、前
述のOVの入力電圧に応じた一定のベース電流と
大きさの等しい電流を、トランジスタ４０のコレ
クタからトランジスタ１３のベースに向けて強制
的に流している。ベース電流は（この時点におい
て）一定であるので、ホールド容量６から入力端
子９を介してトランジスタ１３のベースへ流れる
リーク電流が、トランジスタ４０のコレクタから
流出する電流によつてキヤンセルされることにな
る。

したがつて本実施例では、実際に流れる電流
は、トランジスタ４０などからなる定電流供給回
路から、トランジスタ１３などからなる初段差動
トランジスタ対を経て、トランジスタ１７などか
らなる定電流源回路へ流れるものとなる。これに
より、ホールド容量６の電荷の流出がなくなり、
ドループ現象をなくすことができる。

また、抵抗４７を０オームになるように設計す
るが、配線抵抗等によりインピーダンスが生じる
場合がある。そのインピーダンスをｒオームと仮
定すると、トランジスタ１４のベース（バイア
ス）電流i_bのためにトランジスタ１４のベース電
位は−ｒ・i_bとなる。オペアンプ７はトランジス
タ１４のベース電位を基準電位として動作するた
め、トランジスタ１３側にオフセツトを生じる要
素がなければ、出力電位は−ｒ・i_bのゲイン倍
（R₂＝R₅の場合２倍）のオフセツト電圧を生じる
ことになる。これを防ぐために定電流供給回路３
０のトランジスタ４３の出力電流をトランジスタ
１４のベースに接続している。これにより、抵抗
４７にはバイアス電流が流れなくなり、トランジ
スタ１４のベース電位はグラントレベルとなつ
て、オフセツト電圧の発生を防ぐことができる。
トランジスタ４４、抵抗４５、電圧源４６はトラ
ンジスタ３１，３２のバイアス回路を構成してい
る。

一方、トランジスタ１５，１６の電流量は、反
転入力端子９からトランジスタ１３のベースに流
入する電流のキヤンセルの有無に関係なく一定な
ので、動作速度が遅くなることはない。

第３図に示した実施例回路は原理上、入力信号
によるベース電流の差までベース電流を低減でき
るが、実際には素子のバラツキにより、反転入力
端子９からトランジスタ１３のベースに流入する
電流のキヤンセルは1/100程度となる。従つて、
この実施例回路によつて入力インピーダンスを
100倍高くすることができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれ
ば、オペアンプの初段差動トランジスタ対のトラ
ンジスタのベース電流と逆極性（入力端子からみ
て）で絶対値に等しい電流を入力端子に供給する
ことによつて、ホールドモードの時に入力端子か
ら初段差動トランジスタ対のトランジスタのベー
スへ向かつて流入する電流（またはベースから入
力端子へ向かつて流出する電流）をキヤンセルす
るようにしたから、バイポーラトランジスタで構
成されたオペアンプの入力ベース電流を、動作速
度を損うことなく、約1/100に低減できるので、
バイポーラICでドループ現象の少いサンプルホ
ールド回路を実現することができ、速度の速いア
ナログ・デイジタルおよびデイジタル・アナログ
変換ICにもサンプルホールド回路を内蔵できる
効果がある。

【図面の簡単な説明】

第１図は従来の一般的サンプルホールド回路の
ブロツク図、第２図は従来のオペアンプをホール
ドアンプに使用した回路図、第３図は本発明の一
実施例を示す回路図である。 ６……ホールド容量、７……オペアンプ、３０
……定電流供給回路。

Claims (1)

1. 【特許請求の範囲】 １ 一方のトランジスタのベースを反転入力端子
   に接続し、他方のトランジスタのベースを非反転
   入力端子に接続したトランジスタ対と前記差動ト
   ランジスタ対のエミツタに接続した定電流源回路
   と、前記反転入力端子と出力端子間に接続したホ
   ールド容量とを有する演算増幅器において、前記
   反転入力端子に接続されたトランジスタの該ベー
   スに流れるベース電流と逆極性で、かつ等価な電
   流を発生する定電流供給回路を設け、この定電流
   供給回路の出力側を前記反転入力端子に接続した
   ことを特徴とする高入力インピーダンス演算増幅
   器。 ２ 入力端子に流れるベース電流と逆極性で、か
   つ等価な電流を発生をする定電流供給回路は、演
   算増幅器の初段の差動トランジスタ対と同等の第
   ２の差動トランジスタ対と、前記第２の差動トラ
   ンジスタ対のベース電流を供給するドライバトラ
   ンジスタと、前記ドライバトランジスタコレクタ
   に接続し、該ドライバトランジスタと反対導電型
   のダイオードと、前記ダイオードのカソードに接
   続し、該ダイオードと同一導電型でコレクタ端子
   を定電流出力端子とした電流出力用のトランジス
   タとにより構成したことを特徴とする前記特許請
   求の範囲第１項記載の高入力インピーダンス演算
   増幅器。