JPH0154727B2 - - Google Patents
Info
- Publication number
- JPH0154727B2 JPH0154727B2 JP58076881A JP7688183A JPH0154727B2 JP H0154727 B2 JPH0154727 B2 JP H0154727B2 JP 58076881 A JP58076881 A JP 58076881A JP 7688183 A JP7688183 A JP 7688183A JP H0154727 B2 JPH0154727 B2 JP H0154727B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- display pattern
- pattern
- memory
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 95
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は表示用メモリの出力信号をコピーデー
タに変換するコピーデータ制御回路に関し、特に
表示用メモリが２画面構成となつていて、両者が
重ねられてデイスプレイ装置に供給される場合に
於けるコピーデータの送出に関するものである。
タに変換するコピーデータ制御回路に関し、特に
表示用メモリが２画面構成となつていて、両者が
重ねられてデイスプレイ装置に供給される場合に
於けるコピーデータの送出に関するものである。
電子技術の急速な発達に伴なつて、各種装置に
カラーデイスプレイ装置が設けられて画像表示が
行なわれている。この場合、カラーデイスプレイ
装置に表示情報を供給するのが表示用メモリであ
つて、この表示用メモリは一般にパターンメモリ
とこのパターンメモリに対応して設けられている
カラーメモリとによつて構成されている。そし
て、このカラーデイスプレイ装置に表示されてい
る内容を白黒のハードコピーに取る場合には、表
示用メモリを構成するパターンメモリの出力デー
タのみを取り出し、これをコピーデータとしてコ
ピー装置に順次供給することによりハードコピー
を得ている。
カラーデイスプレイ装置が設けられて画像表示が
行なわれている。この場合、カラーデイスプレイ
装置に表示情報を供給するのが表示用メモリであ
つて、この表示用メモリは一般にパターンメモリ
とこのパターンメモリに対応して設けられている
カラーメモリとによつて構成されている。そし
て、このカラーデイスプレイ装置に表示されてい
る内容を白黒のハードコピーに取る場合には、表
示用メモリを構成するパターンメモリの出力デー
タのみを取り出し、これをコピーデータとしてコ
ピー装置に順次供給することによりハードコピー
を得ている。
これに対し、近年に於いては画像処理の効率化
のために、表示用メモリが２画面構成となつてお
り、２画面の表示パターン情報がカラーデイスプ
レイ装置に表示されている。これは、一方の画面
をバツク画面とするとともに、他方の画面をフロ
ント画面とすることによつて、一部の画像に対す
る移動および変更処理を容易にしたり、あるいは
フロント画面に文字を書き込むことによつてスク
ロール表示を容易にするものである。
のために、表示用メモリが２画面構成となつてお
り、２画面の表示パターン情報がカラーデイスプ
レイ装置に表示されている。これは、一方の画面
をバツク画面とするとともに、他方の画面をフロ
ント画面とすることによつて、一部の画像に対す
る移動および変更処理を容易にしたり、あるいは
フロント画面に文字を書き込むことによつてスク
ロール表示を容易にするものである。
しかしながら、表示用メモリが２画面構成の場
合に、カラーデイスプレイ装置に供給される表示
パターン情報に含まれる表示パターンを表すビツ
トのみをただ単に取り出してコピー装置に供給す
ると、２画面の表示パターンが互いにその一部に
於いて重なり合つた場合には、その重なり部分に
於ける境界が見分けられなくなる。また、一方の
表示パターンに他方の表示パターンが完全に重な
り合つた場合には、小さな方のパターンが大きな
方のパターンによつて完全にかくされて見えなく
なる問題を有している。
合に、カラーデイスプレイ装置に供給される表示
パターン情報に含まれる表示パターンを表すビツ
トのみをただ単に取り出してコピー装置に供給す
ると、２画面の表示パターンが互いにその一部に
於いて重なり合つた場合には、その重なり部分に
於ける境界が見分けられなくなる。また、一方の
表示パターンに他方の表示パターンが完全に重な
り合つた場合には、小さな方のパターンが大きな
方のパターンによつて完全にかくされて見えなく
なる問題を有している。
従つて、本発明による目的は、２画面構成によ
る表示用メモリの出力信号を白黒のハードコピー
として取る場合に、一方の表示パターンの周囲に
ふちどりを設けて境界部分を見やすくすることが
出来るコピーデータ制御回路を提供するものであ
る。
る表示用メモリの出力信号を白黒のハードコピー
として取る場合に、一方の表示パターンの周囲に
ふちどりを設けて境界部分を見やすくすることが
出来るコピーデータ制御回路を提供するものであ
る。
このような目的を達成するために本発明は、２
画面分の表示パターン情報を記憶する表示メモリ
として、異なる表示パターン情報を１画面分づつ
各々記憶した第１、第２パターンメモリと、１画
面分の表示パターン情報の記憶が可能なバツフア
メモリとを具備し、前記第１または第２パターン
メモリのいずれか一方に記憶されている表示パタ
ーン情報を読み出し、この読み出された情報の表
示パターンを表すビツトにおける有意値と同値に
前記バツフアメモリの全ビツトを初期設定すると
ともに、前記読み出された情報を基にして、この
情報の表示パターンを表すビツトの少なくとも上
下、左右方向の位置の予め定めた数のビツトの値
のみを無意値とした表示パターン情報を作成して
前記バツフアメモリに書き込む中央処理装置と、
前記第１または第２パターンメモリのいずれか他
方から読み出された表示パターン情報と、前記バ
ツフアメモリから読み出された表示パターン情報
との論理積を求めた情報を作成し、これに前記第
１または第２パターンメモリのいずれか一方から
読み出された表示パターン情報を加算して、コピ
ー情報として出力するものである。
画面分の表示パターン情報を記憶する表示メモリ
として、異なる表示パターン情報を１画面分づつ
各々記憶した第１、第２パターンメモリと、１画
面分の表示パターン情報の記憶が可能なバツフア
メモリとを具備し、前記第１または第２パターン
メモリのいずれか一方に記憶されている表示パタ
ーン情報を読み出し、この読み出された情報の表
示パターンを表すビツトにおける有意値と同値に
前記バツフアメモリの全ビツトを初期設定すると
ともに、前記読み出された情報を基にして、この
情報の表示パターンを表すビツトの少なくとも上
下、左右方向の位置の予め定めた数のビツトの値
のみを無意値とした表示パターン情報を作成して
前記バツフアメモリに書き込む中央処理装置と、
前記第１または第２パターンメモリのいずれか他
方から読み出された表示パターン情報と、前記バ
ツフアメモリから読み出された表示パターン情報
との論理積を求めた情報を作成し、これに前記第
１または第２パターンメモリのいずれか一方から
読み出された表示パターン情報を加算して、コピ
ー情報として出力するものである。
よつて、上記構成によるコピーデータ制御回路
を用いた場合には、２画面構成による表示用メモ
リの内容を白黒のハードコピーとして取る場合
に、第１メモリに記憶されている表示パターンの
周囲にふちどりを行なつて表示することが出来る
ために、２画面の重なり部分に対する見わけが容
易に行なえる優れた効果を有する。
を用いた場合には、２画面構成による表示用メモ
リの内容を白黒のハードコピーとして取る場合
に、第１メモリに記憶されている表示パターンの
周囲にふちどりを行なつて表示することが出来る
ために、２画面の重なり部分に対する見わけが容
易に行なえる優れた効果を有する。
発明を実施するための最良の形態
第１図は本発明によるコピーデータ制御回路の
一実施例を示す回路図である。同図に於いて１は
中央処理装置、２はフロントパターンが記憶され
ている第１パターンメモリ、３はバツクパターン
が記憶されている第２パターンメモリ、４は１画
面分の容量を有するバツフアメモリである。そし
て、これら第１、第２パターンメモリ２，３およ
びバツフアメモリ４はデータバスDBおよび図示
しないアドレスバスを介して中央処理装置１の入
出力ポートP0に接続されている。５は中央処理
装置１の出力ポートP1に接続されたコピー制御
部であつて、中央処理装置１の指示に応じて第
１、第２パターンメモリ２，３およびバツフアメ
モリ４の読み出しおよび書き込みの制御を行な
う。６はゲート回路であつて、第２パターンメモ
リ３から読み出された表示パターン情報とバツフ
アメモリ４から読み出された情報との論理積を求
めるアンドゲート７と、第１パターンメモリ２か
ら読み出された表示パターン情報とアンドゲート
７の出力情報とを加算するオアゲート８とによつ
て構成されている。９はゲート回路６の出力信号
をコピーデータとして入力することにより、白黒
のハードコピーを出力するコピー装置である。
一実施例を示す回路図である。同図に於いて１は
中央処理装置、２はフロントパターンが記憶され
ている第１パターンメモリ、３はバツクパターン
が記憶されている第２パターンメモリ、４は１画
面分の容量を有するバツフアメモリである。そし
て、これら第１、第２パターンメモリ２，３およ
びバツフアメモリ４はデータバスDBおよび図示
しないアドレスバスを介して中央処理装置１の入
出力ポートP0に接続されている。５は中央処理
装置１の出力ポートP1に接続されたコピー制御
部であつて、中央処理装置１の指示に応じて第
１、第２パターンメモリ２，３およびバツフアメ
モリ４の読み出しおよび書き込みの制御を行な
う。６はゲート回路であつて、第２パターンメモ
リ３から読み出された表示パターン情報とバツフ
アメモリ４から読み出された情報との論理積を求
めるアンドゲート７と、第１パターンメモリ２か
ら読み出された表示パターン情報とアンドゲート
７の出力情報とを加算するオアゲート８とによつ
て構成されている。９はゲート回路６の出力信号
をコピーデータとして入力することにより、白黒
のハードコピーを出力するコピー装置である。
このように構成された回路に於いて、例えば第
１パターンメモリ２には第２図ａに示す数字の１
が記憶されており、第２パターンメモリ３には第
２図ｂに示す三角形が記録されているものとす
る。従つて、この第１、第２パターンメモリ２，
３およびこの第１、第２パターンメモリに対応し
て設けられている図示しないカラーメモリの出力
信号を入力として、第１パターンメモリ２の出力
信号を優先として合成する図示しない合成回路の
出力信号を表示情報として入力する図示しないカ
ラーデイスプレイ装置には、第３図に示す様に第
２図ａに示す表示パターンが第２図ｂに示す表示
パターンの上に重ねられたパターンがカラー表示
されることになる。
１パターンメモリ２には第２図ａに示す数字の１
が記憶されており、第２パターンメモリ３には第
２図ｂに示す三角形が記録されているものとす
る。従つて、この第１、第２パターンメモリ２，
３およびこの第１、第２パターンメモリに対応し
て設けられている図示しないカラーメモリの出力
信号を入力として、第１パターンメモリ２の出力
信号を優先として合成する図示しない合成回路の
出力信号を表示情報として入力する図示しないカ
ラーデイスプレイ装置には、第３図に示す様に第
２図ａに示す表示パターンが第２図ｂに示す表示
パターンの上に重ねられたパターンがカラー表示
されることになる。
次にプリントモードにセツトすると、中央処理
装置１は第５図に示すステツプS1として示す様
に、第１パターンメモリ２の内容、つまり第２図
ａに示す表示パターン情報を読み込むとともに、
ステツプS2に於いてバツフアメモリ４の全域にオ
ール“１”を書き込む。次にステツプS3に於いて
は、中央処理装置１にすでに読み込まれている要
部を拡大して第４図ａに示す表示パターンおよび
その１ドツト左移動部分、つまり第４図ｂにＯと
Ｘによつて示す部分に対応するバツフアメモリ４
の部分を“０”にセツトする。
装置１は第５図に示すステツプS1として示す様
に、第１パターンメモリ２の内容、つまり第２図
ａに示す表示パターン情報を読み込むとともに、
ステツプS2に於いてバツフアメモリ４の全域にオ
ール“１”を書き込む。次にステツプS3に於いて
は、中央処理装置１にすでに読み込まれている要
部を拡大して第４図ａに示す表示パターンおよび
その１ドツト左移動部分、つまり第４図ｂにＯと
Ｘによつて示す部分に対応するバツフアメモリ４
の部分を“０”にセツトする。
次にステツプS4に於いては、第４図ａに示す表
示パターンの１ビツトの右移動部分、つまり第４
図ｂに△で示す部分に対応するバツフアメモリ４
の部分を“０”にセツトする。
示パターンの１ビツトの右移動部分、つまり第４
図ｂに△で示す部分に対応するバツフアメモリ４
の部分を“０”にセツトする。
次にステツプS5に於いては、第４図ａに示す表
示パターンの１ビツト上移動部分、つまり第４図
ｂに〓で示す部分に対応するバツフアメモリ４の
部分を“０”にセツトする。
示パターンの１ビツト上移動部分、つまり第４図
ｂに〓で示す部分に対応するバツフアメモリ４の
部分を“０”にセツトする。
次にステツプS6に於いては、第４図ａに示す表
示パターンの１ビツト下移動部分、つまり第４図
ｂに◎で示す部分に対応するバツフアメモリ４の
部分を“０”にセツトする。
示パターンの１ビツト下移動部分、つまり第４図
ｂに◎で示す部分に対応するバツフアメモリ４の
部分を“０”にセツトする。
このようにして、第５図に示すステツプS1〜S6
が実行されると、バツフアメモリ４は第４図ｂに
示す表示パターンの反転パターン、つまり第４図
ａに示す表示パターンおよびその外周に於ける左
右上下方向に於ける１ビツト分のふちどり分が
“０”で他の部分がすべて“１”に書き換えられ
ることになる。
が実行されると、バツフアメモリ４は第４図ｂに
示す表示パターンの反転パターン、つまり第４図
ａに示す表示パターンおよびその外周に於ける左
右上下方向に於ける１ビツト分のふちどり分が
“０”で他の部分がすべて“１”に書き換えられ
ることになる。
一方、第２パターンメモリ３には第２図ｂに示
す三角状の表示パターンが記憶されており、この
表示パターンの中央部分のみを拡大すると第４図
ｃに示す様になつている。
す三角状の表示パターンが記憶されており、この
表示パターンの中央部分のみを拡大すると第４図
ｃに示す様になつている。
次に、外部から中央処理装置１にアウトプツト
指命が供給されると、この中央処理装置１はその
出力ポートP1から制御信号を発生してコピー制
御部５を駆動させる。コピー制御部５は第１、第
２パターンメモリ２，３およびバツフアメモリ４
の記憶情報を同期的に出力させる。そして、第２
パターンメモリ３から出力される第４図ｃに示す
表示パターン情報とバツフアメモリ４から出力さ
れる第４図ｂに示す表示パターンが反転された状
態の表示パターン情報は、ゲート回路６を構成す
るアンドゲート７に於いて論理積が求められるこ
とにより、第５図にステツプS7で示す処理が実行
されて第４図ｄに示す表示パターン情報が出力さ
れる。そして、このアンドゲート７の出力信号
は、第１パターンメモリ２から出力される第４図
ａに示す表示パターン情報とがオアゲート８に於
いて加算されることにより、第４図ｅに示す表示
パターン情報がプリントデータとして出力されて
第６図にステツプS8に示す処理が実行される。
指命が供給されると、この中央処理装置１はその
出力ポートP1から制御信号を発生してコピー制
御部５を駆動させる。コピー制御部５は第１、第
２パターンメモリ２，３およびバツフアメモリ４
の記憶情報を同期的に出力させる。そして、第２
パターンメモリ３から出力される第４図ｃに示す
表示パターン情報とバツフアメモリ４から出力さ
れる第４図ｂに示す表示パターンが反転された状
態の表示パターン情報は、ゲート回路６を構成す
るアンドゲート７に於いて論理積が求められるこ
とにより、第５図にステツプS7で示す処理が実行
されて第４図ｄに示す表示パターン情報が出力さ
れる。そして、このアンドゲート７の出力信号
は、第１パターンメモリ２から出力される第４図
ａに示す表示パターン情報とがオアゲート８に於
いて加算されることにより、第４図ｅに示す表示
パターン情報がプリントデータとして出力されて
第６図にステツプS8に示す処理が実行される。
この様にしてゲート回路６から出力されるプリ
ントデータは、白黒構成によるコピー装置９に於
いて、第４図ｅに示す表示パターン情報の○部分
のみが黒のドツトとしてプリントされることにな
り、第１パターンメモリ２に記憶されている第４
図ａに示す表示パターンの周囲にその上下左右に
Ｘで示す１ビツト部分が空白となつてふちどりさ
れた表示パターンが第６図に示す様にハードコピ
ーとして出力されることになる。つまり、上記構
成による回路に於いては、第１パターンメモリ２
が第２パターンメモリ３が優先された状態で両メ
モリに記憶されている表示パターン情報が重ね合
わされた状態で出力されるとともに、優先された
第１パターンメモリ３に記憶されている表示パタ
ーンの周囲にその上下左右方向に対して１ビツト
ずつの空白が設けられて全体としてふちどりが設
けられることになる。従つて、一部が重ねられた
表示パターンは、その重なり部分の境界の外周に
ふちどりが設けられて両表示パターンの判別が容
易に行なえる様になり、また第１パターンメモリ
２に記憶されている表示パターン情報が第２パタ
ーンメモリ３に記憶されている表示パターン情報
の中にその全体が含まれる場合に、そのままのデ
イスプレイ情報をコピー装置に供給すると、第１
表示パターンメモリ２に記憶されている表示パタ
ーンが第２表示パターンメモリ３に記憶されてい
るパターンに覆われて第１パターンメモリ２に記
憶されている表示パターン情報の判別が全く行な
えなくなる。
ントデータは、白黒構成によるコピー装置９に於
いて、第４図ｅに示す表示パターン情報の○部分
のみが黒のドツトとしてプリントされることにな
り、第１パターンメモリ２に記憶されている第４
図ａに示す表示パターンの周囲にその上下左右に
Ｘで示す１ビツト部分が空白となつてふちどりさ
れた表示パターンが第６図に示す様にハードコピ
ーとして出力されることになる。つまり、上記構
成による回路に於いては、第１パターンメモリ２
が第２パターンメモリ３が優先された状態で両メ
モリに記憶されている表示パターン情報が重ね合
わされた状態で出力されるとともに、優先された
第１パターンメモリ３に記憶されている表示パタ
ーンの周囲にその上下左右方向に対して１ビツト
ずつの空白が設けられて全体としてふちどりが設
けられることになる。従つて、一部が重ねられた
表示パターンは、その重なり部分の境界の外周に
ふちどりが設けられて両表示パターンの判別が容
易に行なえる様になり、また第１パターンメモリ
２に記憶されている表示パターン情報が第２パタ
ーンメモリ３に記憶されている表示パターン情報
の中にその全体が含まれる場合に、そのままのデ
イスプレイ情報をコピー装置に供給すると、第１
表示パターンメモリ２に記憶されている表示パタ
ーンが第２表示パターンメモリ３に記憶されてい
るパターンに覆われて第１パターンメモリ２に記
憶されている表示パターン情報の判別が全く行な
えなくなる。
これに対して、上記回路を用いた場合には、両
者の表示パターンが重ねられた場合に於いても、
第１パターンメモリ２に記憶されているパターン
の全周にふちどりが設けられて両表示パターンの
判別が容易にかつ確実に行なえることになる。
者の表示パターンが重ねられた場合に於いても、
第１パターンメモリ２に記憶されているパターン
の全周にふちどりが設けられて両表示パターンの
判別が容易にかつ確実に行なえることになる。
第７図は本発明によるコピーデータ制御回路の
他の実施例を示すための表示パターンを示す図で
ある。そしてこの場合に於いては、第５図に示す
ステツプS2〜S7の間のいずれかの部分に、「中央
処理装置１に読み込まれている表示パターン情報
の１ドツト斜め左上下および斜め右上下の部分に
対応するバツフアメモリの部分を“０”にセツ
ト」なるステツプを新たに挿入することにより、
第７図ａに示す＊，＃，▼，●の部分をふちどり
部分としてこの部分に対応するバツフアメモリ４
の部分も“０”にセツトしたことである。この様
に、構成した場合には、第１図の場合に比較し
て、斜め左上下および斜め右上下方向に１ドツト
移動した部分までも空白部分として設定されるた
めに、第７図ｂに示す様に第１パターンメモリ２
に記憶されている表示パターン情報の全周にわた
つて完全に１ビツト分のふちどりが設けられ、こ
れに伴なつて第４図ｅに於いて斜め上下方向に生
ずる表示パターンのつらなり現象が解消されて表
示パターンの境界がより鮮明となる。
他の実施例を示すための表示パターンを示す図で
ある。そしてこの場合に於いては、第５図に示す
ステツプS2〜S7の間のいずれかの部分に、「中央
処理装置１に読み込まれている表示パターン情報
の１ドツト斜め左上下および斜め右上下の部分に
対応するバツフアメモリの部分を“０”にセツ
ト」なるステツプを新たに挿入することにより、
第７図ａに示す＊，＃，▼，●の部分をふちどり
部分としてこの部分に対応するバツフアメモリ４
の部分も“０”にセツトしたことである。この様
に、構成した場合には、第１図の場合に比較し
て、斜め左上下および斜め右上下方向に１ドツト
移動した部分までも空白部分として設定されるた
めに、第７図ｂに示す様に第１パターンメモリ２
に記憶されている表示パターン情報の全周にわた
つて完全に１ビツト分のふちどりが設けられ、こ
れに伴なつて第４図ｅに於いて斜め上下方向に生
ずる表示パターンのつらなり現象が解消されて表
示パターンの境界がより鮮明となる。
なお、上記実施例に於いては、優先される第１
パターンメモリに記録されている表示パターン情
報に対応する部分までもバツフアメモリに“０”
をセツトしたが、本発明はこれに限定されるもの
ではなく、ふち取りしようとする部分に対応する
バツフアメモリ４の部分のみを“０”にセツトし
ても良いことは言うまでもない。
パターンメモリに記録されている表示パターン情
報に対応する部分までもバツフアメモリに“０”
をセツトしたが、本発明はこれに限定されるもの
ではなく、ふち取りしようとする部分に対応する
バツフアメモリ４の部分のみを“０”にセツトし
ても良いことは言うまでもない。
以上説明した様に、上記構成による回路に於い
ては、２枚のパターンメモリに記憶されている表
示パターン情報を合成して白黒等の２色のハード
コピーとして取る場合に、その重なり部分に於い
て、予め定められた優先パターンメモリに記録さ
れている表示パターン情報の外周部分に予め定め
られたビツトの空白によるふちどりが設けられる
ために、重なり部分に於ける両表示パターンの境
界が鮮明となり、これに伴なつて両表示パターン
の判別が極めて容易に行なえることになる。
ては、２枚のパターンメモリに記憶されている表
示パターン情報を合成して白黒等の２色のハード
コピーとして取る場合に、その重なり部分に於い
て、予め定められた優先パターンメモリに記録さ
れている表示パターン情報の外周部分に予め定め
られたビツトの空白によるふちどりが設けられる
ために、重なり部分に於ける両表示パターンの境
界が鮮明となり、これに伴なつて両表示パターン
の判別が極めて容易に行なえることになる。
第１図は本発明によるコピーデータ制御回路の
一実施例を示す回路図、第２図ａ，ｂは第１図に
示す第１、第２パターンメモリに記憶されている
表示パターンを示す図、第３図は第２図ａ，ｂに
示す表示パターンを重ね合わせてカラーデイスプ
レイ装置に表示した場合の表示例を示す図、第４
図ａ〜ｅは第１図に示す回路に於けるパターン情
報の処理工程を示す表示パターンの要部拡大図、
第５図は第１図に示す回路の動作を示す動作フロ
ーチヤート、第６図は本発明により表示された２
色構成によるハードコピーの一例を示す図、第７
図ａ，ｂは本発明による他の実施例を示す表示パ
ターン情報の一例を示す図である。 １…中央処理装置、２…第１パターンメモリ、
３…第２パターンメモリ、４…バツフアメモリ、
５…コピー制御部、６…ゲート回路、７…アンド
ゲート、８…オアゲート、９…コピー装置。
一実施例を示す回路図、第２図ａ，ｂは第１図に
示す第１、第２パターンメモリに記憶されている
表示パターンを示す図、第３図は第２図ａ，ｂに
示す表示パターンを重ね合わせてカラーデイスプ
レイ装置に表示した場合の表示例を示す図、第４
図ａ〜ｅは第１図に示す回路に於けるパターン情
報の処理工程を示す表示パターンの要部拡大図、
第５図は第１図に示す回路の動作を示す動作フロ
ーチヤート、第６図は本発明により表示された２
色構成によるハードコピーの一例を示す図、第７
図ａ，ｂは本発明による他の実施例を示す表示パ
ターン情報の一例を示す図である。 １…中央処理装置、２…第１パターンメモリ、
３…第２パターンメモリ、４…バツフアメモリ、
５…コピー制御部、６…ゲート回路、７…アンド
ゲート、８…オアゲート、９…コピー装置。
Claims (1)
- 【特許請求の範囲】 １ ２画面分の表示パターン情報を記憶する表示
メモリとして、異なる表示パターン情報を１画面
分づつ各々記憶した第１、第２パターンメモリ
と、１画面分の表示パターン情報の記憶が可能な
バツフアメモリとを具備し、 前記第１または第２パターンメモリのいずれか
一方に記憶されている表示パターン情報を読み出
し、この読み出された情報の表示パターンを表す
ビツトにおける有意値と同値に前記バツフアメモ
リの全ビツトを初期設定するとともに、 前記読み出された情報を基にして、この情報の
表示パターンを表すビツトの少なくとも上下、左
右方向の位置の予め定めた数のビツトの値のみを
無意値とした表示パターン情報を作成して前記バ
ツフアメモリに書き込む中央処理装置と、 前記第１または第２パターンメモリのいずれか
他方から読み出された表示パターン情報と、前記
バツフアメモリから読み出された表示パターン情
報との論理積を求めた情報を作成し、これに前記
第１または第２パターンメモリのいずれか一方か
ら読み出された表示パターン情報を加算して、コ
ピー情報として出力するゲート回路とを設け、 前記第１または第２パターンメモリのいずれか
一方に記憶されている情報の表示パターンの周囲
にふちどりを設けて境界部分を見易くしたことを
特徴とするコピーデータ制御回路。 ２ ２画面分の表示パターン情報を記憶する表示
メモリとして、異なる表示パターン情報を１画面
分づつ各々記憶した第１、第２パターンメモリ
と、１画面分の表示パターン情報の記憶が可能な
バツフアメモリとを具備し、 前記第１または第２パターンメモリのいずれか
一方に記憶されている表示パターン情報を読み出
し、この読み出された情報の表示パターンを表す
ビツトにおける有意値と同値に前記バツフアメモ
リの全ビツトを初期設定するとともに、 前記読み出された情報を基にして、この情報の
表示パターンを表すビツトの少なくとも上下、左
右、斜め左上下、斜め右上下方向の位置の予め定
めた数のビツトの値のみを無意値とした表示パタ
ーン情報を作成して前記バツフアメモリに書き込
む中央処理装置と、 前記第１または第２パターンメモリのいずれか
他方から読み出された表示パターン情報と、前記
バツフアメモリから読み出された表示パターン情
報との論理積を求めた情報を作成し、これに前記
第１または第２パターンメモリのいずれか一方か
ら読み出された表示パターン情報を加算して、コ
ピー情報として出力するゲート回路とを設け、 前記第１または第２パターンメモリのいずれか
一方に記憶されている情報の表示パターンの周囲
にふちどりを設けて境界部分を見易くしたことを
特徴とするコピーデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076881A JPS59202536A (ja) | 1983-04-30 | 1983-04-30 | コピ−デ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076881A JPS59202536A (ja) | 1983-04-30 | 1983-04-30 | コピ−デ−タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202536A JPS59202536A (ja) | 1984-11-16 |
| JPH0154727B2 true JPH0154727B2 (ja) | 1989-11-21 |
Family
ID=13617973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076881A Granted JPS59202536A (ja) | 1983-04-30 | 1983-04-30 | コピ−デ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202536A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169889A (ja) * | 1985-01-22 | 1986-07-31 | 東洋通信機株式会社 | 図形表示装置 |
| JPS61198193A (ja) * | 1985-02-27 | 1986-09-02 | 株式会社ピーエフユー | 多重画像情報出力制御方式 |
| JPH087568B2 (ja) * | 1985-05-31 | 1996-01-29 | キヤノン株式会社 | 表示制御装置 |
-
1983
- 1983-04-30 JP JP58076881A patent/JPS59202536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59202536A (ja) | 1984-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3056514B2 (ja) | 画像表示装置およびそれに用いる外部記憶装置 | |
| JPH0362090A (ja) | フラットパネル表示制御回路 | |
| JPS582874A (ja) | フルグラフィックディスプレイ装置の画面構成変更回路 | |
| JPH0154727B2 (ja) | ||
| JPH06500871A (ja) | グラフィックス描画システム | |
| US5870074A (en) | Image display control device, method and computer program product | |
| US5227772A (en) | Text display apparatus and a method of displaying text | |
| US4988985A (en) | Method and apparatus for a self-clearing copy mode in a frame-buffer memory | |
| US5444458A (en) | Display data write control device | |
| JPS58211186A (ja) | 分割画面表示制御方式 | |
| JPS6016634B2 (ja) | デイスプレイ装置における図形発生方式 | |
| JP2599412B2 (ja) | 液晶表示装置 | |
| EP0744730A2 (en) | Display device with character masking function | |
| JPH0756557A (ja) | 画像合成方法 | |
| JPS592076A (ja) | 画像表示装置 | |
| JP2635426B2 (ja) | 背景色表示処理装置 | |
| JPS60134284A (ja) | 画面反転表示方式 | |
| JP2781924B2 (ja) | スーパーインポーズ装置 | |
| JP2761220B2 (ja) | 三次元図形表示システム | |
| JPH04340633A (ja) | 画像メモリ消去方法 | |
| JPH02189693A (ja) | 三次元ディスプレイ装置 | |
| JPH05130504A (ja) | 画像表示制御装置 | |
| JPS62272376A (ja) | マルチウインドウ表示方法及びその装置 | |
| JPS5836907B2 (ja) | 重畳可能なカラ−図形表示方法 | |
| JPH07230553A (ja) | 図形描画方法 |