JPS582874A - フルグラフィックディスプレイ装置の画面構成変更回路 - Google Patents
フルグラフィックディスプレイ装置の画面構成変更回路Info
- Publication number
- JPS582874A JPS582874A JP56100508A JP10050881A JPS582874A JP S582874 A JPS582874 A JP S582874A JP 56100508 A JP56100508 A JP 56100508A JP 10050881 A JP10050881 A JP 10050881A JP S582874 A JPS582874 A JP S582874A
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- JP
- Japan
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- address
- memory
- display
- display device
- generation circuit
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/02—Storage circuits
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- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオフセットアドレスに対応するり７レツシ島メ
モリの内容の高速表示を可能にしたフルグラフィックデ
ィスプレイ装置の画面構成変更回路に関する。
モリの内容の高速表示を可能にしたフルグラフィックデ
ィスプレイ装置の画面構成変更回路に関する。
フルグラフィックディスプレイ装置は文字および画像を
共に表示できるディスプレイ装置であり、大量の情報を
見やすい形で、表示し、オペレータの視覚に訴え、速い
レスポンスを期待できることから、画像処理装置から電
力における系統連用や、ビル設備管理、広域水道管理な
どの総合情報システムまで幅広く利用されている。
共に表示できるディスプレイ装置であり、大量の情報を
見やすい形で、表示し、オペレータの視覚に訴え、速い
レスポンスを期待できることから、画像処理装置から電
力における系統連用や、ビル設備管理、広域水道管理な
どの総合情報システムまで幅広く利用されている。
一般にフルグラフィックディスプレイ装置は、す７レツ
シユＪモリと７．アドレス発生回路と、マイクロプロセ
ッサユニットを備えている。リフレッシ為メモリはディ
スプレイ装置に青水ずべきデータを各アドレスに記憶す
るものである。アドレス発生回路はりフレッシュメモリ
からデータを読出すためのアドレスをアドレス履に巡回
的に発生するものである。マイクロプロセッサユニット
はり７レツシ島メモリに、書込むデータの制御や画面′
の編集などを行うものである。表示画面上のアドレス（
以下表示アドレスと称する）はりフレッシュメモリのア
ドレスｃ以下メモリアドレスと称する）と対応している
。通電は、アドレス発生回路が発生するアドレス（アク
セス用アドレス）によって指定されるメモリアドレスの
データが順次、表示画面上の表示アドレスに表示される
か、あるいはマイクロプロセッサユニットが発生した書
込みアドレス（以下、ＭＰＵアドレスと称する）により
て指定されたメモリアドレスにデータが書込まれかつ表
示される。
シユＪモリと７．アドレス発生回路と、マイクロプロセ
ッサユニットを備えている。リフレッシ為メモリはディ
スプレイ装置に青水ずべきデータを各アドレスに記憶す
るものである。アドレス発生回路はりフレッシュメモリ
からデータを読出すためのアドレスをアドレス履に巡回
的に発生するものである。マイクロプロセッサユニット
はり７レツシ島メモリに、書込むデータの制御や画面′
の編集などを行うものである。表示画面上のアドレス（
以下表示アドレスと称する）はりフレッシュメモリのア
ドレスｃ以下メモリアドレスと称する）と対応している
。通電は、アドレス発生回路が発生するアドレス（アク
セス用アドレス）によって指定されるメモリアドレスの
データが順次、表示画面上の表示アドレスに表示される
か、あるいはマイクロプロセッサユニットが発生した書
込みアドレス（以下、ＭＰＵアドレスと称する）により
て指定されたメモリアドレスにデータが書込まれかつ表
示される。
ところで、大量で多様な情報を簡潔に表示し、システム
の変化に対応するために、フルグラフィックディスプレ
イ銀量においては、表示画面の構ｄｉ（オフセットを与
えて画面を上下左右に移動させる、いわゆる表示画面の
画面構成の変更を迅速に行うことが要求されている。第
１ＷＪはこの５ｌｌｉ構成の変更の１例を説明するため
のブロック図である。鎮１■においてＭ４１す→レッジ
島メモリ、Ｃ１１はディスプレイ装置である。す７レツ
シ瓢メモリはｏｏｏｏ番地からＳνＦＦ番地（１６進真
示）のメモリアドレスを有しており、ｏｏｏｏ番地〜Ｉ
ＦＦＦ書地にはデータｘ、ｚｏｏｏ番地〜１ＩＦＦＦ書
地にはデータｙ、５ｏｏｏ誉地〜３ＦＦＦ番地番とはデ
ータ２が格納されている。Ｃ１丁の表示アドレスはｏｏ
ｏｏｇ地から２ＦＦＦｌＦ地まである。オフセットがｏ
ｏｏｏの場合、すなわち、画面構成を変更しない場合は
、図の上側に示すようにリフレッシ為メモリのｏｏｏｏ
〜２ＦＦＦｉｌ地のデータＸおよびＹが表示されている
。オフセットとして２０００が与えられた場合、図の下
側に示すように、リフレッシ、メモリのメモリアドレス
２０００〜３ＦＦＦのデータＹおよび２が表示される。
の変化に対応するために、フルグラフィックディスプレ
イ銀量においては、表示画面の構ｄｉ（オフセットを与
えて画面を上下左右に移動させる、いわゆる表示画面の
画面構成の変更を迅速に行うことが要求されている。第
１ＷＪはこの５ｌｌｉ構成の変更の１例を説明するため
のブロック図である。鎮１■においてＭ４１す→レッジ
島メモリ、Ｃ１１はディスプレイ装置である。す７レツ
シ瓢メモリはｏｏｏｏ番地からＳνＦＦ番地（１６進真
示）のメモリアドレスを有しており、ｏｏｏｏ番地〜Ｉ
ＦＦＦ書地にはデータｘ、ｚｏｏｏ番地〜１ＩＦＦＦ書
地にはデータｙ、５ｏｏｏ誉地〜３ＦＦＦ番地番とはデ
ータ２が格納されている。Ｃ１丁の表示アドレスはｏｏ
ｏｏｇ地から２ＦＦＦｌＦ地まである。オフセットがｏ
ｏｏｏの場合、すなわち、画面構成を変更しない場合は
、図の上側に示すようにリフレッシ為メモリのｏｏｏｏ
〜２ＦＦＦｉｌ地のデータＸおよびＹが表示されている
。オフセットとして２０００が与えられた場合、図の下
側に示すように、リフレッシ、メモリのメモリアドレス
２０００〜３ＦＦＦのデータＹおよび２が表示される。
従来の画面構成変更方式はソフトウェアによりて行って
いた。これを１ｌＩ２図によって説明する。
いた。これを１ｌＩ２図によって説明する。
菖２ａａにおいて、マイクロプロセッサｌはリフレッシ
為メモリ７に対してレジスタ３を介してｌＯ’Ｕアドレ
スを与えると共にレジスタ５を介して書込みデータを与
えて、誼ＭＰＵアドレスに一致するメモリアドレスのデ
ータを書き替えて、ビデオ信８４エアイｖｘ＠１ｊ＝ｌ
ｉｌ１９えオ、ヤ２４．４え、アドレス発生回路９を駆
動する。表示装置１３の表示アドレスおよびリフレッシ
−メモリフのメモリアドレスは１１１図の場合と同様に
、それぞれｏｏｏｏ 〜ｓｔｙνおよび００００〜ｍＦ
ＦＦから成りているとし、リフレッシ−メモリには同様
に耳。
為メモリ７に対してレジスタ３を介してｌＯ’Ｕアドレ
スを与えると共にレジスタ５を介して書込みデータを与
えて、誼ＭＰＵアドレスに一致するメモリアドレスのデ
ータを書き替えて、ビデオ信８４エアイｖｘ＠１ｊ＝ｌ
ｉｌ１９えオ、ヤ２４．４え、アドレス発生回路９を駆
動する。表示装置１３の表示アドレスおよびリフレッシ
−メモリフのメモリアドレスは１１１図の場合と同様に
、それぞれｏｏｏｏ 〜ｓｔｙνおよび００００〜ｍＦ
ＦＦから成りているとし、リフレッシ−メモリには同様
に耳。
！、ｚのデータが格納されているとする。この場合、ア
ドレス発生−路９が発生するアクセス用アドレスはメモ
リアドレスと岡ｉのｏｏｏｏ〜３ＦＦＦを巡■的にＩ［
次発生し得るものでなければならない。
ドレス発生−路９が発生するアクセス用アドレスはメモ
リアドレスと岡ｉのｏｏｏｏ〜３ＦＦＦを巡■的にＩ［
次発生し得るものでなければならない。
アクセス用アドレスの滝壷の先ｌＩおよび終端はマイク
ロブ・セ・−ｆ’ｘ−・トｌによりて制御される。
ロブ・セ・−ｆ’ｘ−・トｌによりて制御される。
例えば１１１図の上側に示したように、マイクロプロセ
ッサｌがオフセットｏｏｏｏをアドレス発生−路９に与
えた場合は、アドレス発生回路９はｏｏｏｏ〜！ＦＦＦ
のアクセス用アドレスを順次出力することにより、リフ
レッシ島メモリ７のメモリアドレス００００〜２ｆｔＦ
のデータＸおよびＹを表示する。これに対し、マイクロ
プロセッサｌが、１１１１図の下側の場合のように、オ
フセット２０００をアドレス発生回路９に与えた場合は
、アドレス発生回路９は２０００〜３ＦＦＦのアクセス
用アドレスを順次出力することにより、リフレッシ２メ
モリ丁のメモリアドレス２０００〜３ＦＦＦのデータＹ
および２を表示装置の表示アドレス００００〜３ＦＦＦ
ＧＣＩＩ示する。
ッサｌがオフセットｏｏｏｏをアドレス発生−路９に与
えた場合は、アドレス発生回路９はｏｏｏｏ〜！ＦＦＦ
のアクセス用アドレスを順次出力することにより、リフ
レッシ島メモリ７のメモリアドレス００００〜２ｆｔＦ
のデータＸおよびＹを表示する。これに対し、マイクロ
プロセッサｌが、１１１１図の下側の場合のように、オ
フセット２０００をアドレス発生回路９に与えた場合は
、アドレス発生回路９は２０００〜３ＦＦＦのアクセス
用アドレスを順次出力することにより、リフレッシ２メ
モリ丁のメモリアドレス２０００〜３ＦＦＦのデータＹ
および２を表示装置の表示アドレス００００〜３ＦＦＦ
ＧＣＩＩ示する。
このように、第２図に示した従来回路−こよれば、アド
レス発生回路９から出力されるアクセス用アドレスは、
表示偏置１３に表示されるデータの表示アドレスとは必
ずしも一致しないので、アクセス用アドレスの出力制御
はマイクロプロセッサユニットｌにおけるソフトウェア
によりて行われていた。
レス発生回路９から出力されるアクセス用アドレスは、
表示偏置１３に表示されるデータの表示アドレスとは必
ずしも一致しないので、アクセス用アドレスの出力制御
はマイクロプロセッサユニットｌにおけるソフトウェア
によりて行われていた。
書込みの場合も、同様醗こＭＰＵアドレスは表示アドレ
スと必ずしも一致せず、ＭＩ’Ｕアドレスの出力制御も
ソフトウェアによって行われていた。
スと必ずしも一致せず、ＭＩ’Ｕアドレスの出力制御も
ソフトウェアによって行われていた。
しかしながら、表示アドレスの出力制御および書込み用
のＭＰＵアドレスの出力制御をソフトウェアによりて行
う上記従来方式は、その制御に多大の時間を要するので
、画面表示が遅れ、迅速な一画構成Ｒ’ｌがで會ないと
いう問題がある。
のＭＰＵアドレスの出力制御をソフトウェアによりて行
う上記従来方式は、その制御に多大の時間を要するので
、画面表示が遅れ、迅速な一画構成Ｒ’ｌがで會ないと
いう問題がある。
本発明の目的は、上記従来方式における問題にかんがみ
、表示アドレスおよび書込みアドレスの演算をハードウ
ェアで行うことにより、フルグラフィックディスプレイ
装置において、画面構成の変更の迅速化を実現すること
にめる。
、表示アドレスおよび書込みアドレスの演算をハードウ
ェアで行うことにより、フルグラフィックディスプレイ
装置において、画面構成の変更の迅速化を実現すること
にめる。
上記の目的を達成するために、本発明において提供され
るものは、リフレッシ瓢メモリに表示内容を書き込むプ
ロセッサユニット、このリフレッシ番メモリに対する貌
出しアドレスを発生するアドレス発生回路、珈よびこの
アドレス発生回路によりて指定された内容を皺リフレッ
シュメモリから貌出し表示する表示装置を具備するフル
グラフィックディスプレイ装置において、プロセッサユ
ニットは所望のオフセットアドレスを出力する手段を具
備し、その所望のオフセットアドレスと表示アドレス発
生回路の出力アドレスを演算して得られる仮想アドレス
により咳すフレッシ為メモリをアク（スするようにした
ことを特徴とするフルグラフィックディスプレイ液量の
画面構成費１回路である。
るものは、リフレッシ瓢メモリに表示内容を書き込むプ
ロセッサユニット、このリフレッシ番メモリに対する貌
出しアドレスを発生するアドレス発生回路、珈よびこの
アドレス発生回路によりて指定された内容を皺リフレッ
シュメモリから貌出し表示する表示装置を具備するフル
グラフィックディスプレイ装置において、プロセッサユ
ニットは所望のオフセットアドレスを出力する手段を具
備し、その所望のオフセットアドレスと表示アドレス発
生回路の出力アドレスを演算して得られる仮想アドレス
により咳すフレッシ為メモリをアク（スするようにした
ことを特徴とするフルグラフィックディスプレイ液量の
画面構成費１回路である。
以下、菖３図に基づいて本発明の詳細な説明する。第３
図において、リフレッシ、メモリ７のメモリアドレス数
および表示装置１３の表示アドレス数は鎮２図の場合と
同様にそれぞれｏｏｏ。
図において、リフレッシ、メモリ７のメモリアドレス数
および表示装置１３の表示アドレス数は鎮２図の場合と
同様にそれぞれｏｏｏ。
〜３ＦＦＦおよび０Ｌ）００〜２ＦＦＦとする。マイク
ロプロセッサユニット１ｏはオフセットアドレスを出力
する手段（図示せず）を備えており、オフセットレジス
タ２０はそのオフセットアドレスを格納し、加算器２１
に与える。加算器２１はマイクロプロセッサユニット１
Ｇからの書込みアドレスであるＭＰＵアドレスまたはア
ドレス発生回路９０からのアクセス用アドレスを受は取
り、オフセットアドレスと加算して出力する。ＭＰＵア
ドレスは菖２図の従来例と異なり、オフセットをするか
否かに関らず、表示装置１３の表示アドレスと一致した
アドレスでよい。また、アドレス発生回路９０から出力
されるアクセス用アドレスも表示装置の表示アドレスと
一致したアドレスでよ＜、従って００００〜２ＦＦＦの
アドレスを順次、巡闘的に出力すればよい、加算器２１
の出力はオフセットアドレスが加算された仮想アドレス
であり、この仮想アドレスにより、す７レツシエメモリ
７はアクセスされて、マイクロプロセッサユニットｌＯ
からレジスタ５を介するデータが書込まれると共に表示
装置１３に表示されるか、またはアドレス発生回路９０
からのアクセス用アドレスがオフセットされてリフレッ
シ、メモリ７に順次与えられて表示装置１３に走査デー
タが表示される。
ロプロセッサユニット１ｏはオフセットアドレスを出力
する手段（図示せず）を備えており、オフセットレジス
タ２０はそのオフセットアドレスを格納し、加算器２１
に与える。加算器２１はマイクロプロセッサユニット１
Ｇからの書込みアドレスであるＭＰＵアドレスまたはア
ドレス発生回路９０からのアクセス用アドレスを受は取
り、オフセットアドレスと加算して出力する。ＭＰＵア
ドレスは菖２図の従来例と異なり、オフセットをするか
否かに関らず、表示装置１３の表示アドレスと一致した
アドレスでよい。また、アドレス発生回路９０から出力
されるアクセス用アドレスも表示装置の表示アドレスと
一致したアドレスでよ＜、従って００００〜２ＦＦＦの
アドレスを順次、巡闘的に出力すればよい、加算器２１
の出力はオフセットアドレスが加算された仮想アドレス
であり、この仮想アドレスにより、す７レツシエメモリ
７はアクセスされて、マイクロプロセッサユニットｌＯ
からレジスタ５を介するデータが書込まれると共に表示
装置１３に表示されるか、またはアドレス発生回路９０
からのアクセス用アドレスがオフセットされてリフレッ
シ、メモリ７に順次与えられて表示装置１３に走査デー
タが表示される。
例えばマイクロプロセッサ１０が書込みを行わない場合
て、オフセットレジスタに２０００が格納されたとする
と、アドレス発生回路９０の出力の００００〜２ＦＦ１
４こ２０００が加算された２０００〜ｍＦＦＦのメモリ
アドレスがアクセスされその内容が表示装置１３に表示
される。
て、オフセットレジスタに２０００が格納されたとする
と、アドレス発生回路９０の出力の００００〜２ＦＦ１
４こ２０００が加算された２０００〜ｍＦＦＦのメモリ
アドレスがアクセスされその内容が表示装置１３に表示
される。
マイクロプロセッサ１０は纂２図の従来例における如く
、アドレス発生回路を複雑に制御する必要はない。
、アドレス発生回路を複雑に制御する必要はない。
以上説明したように、本発明により表示アドレスおよび
書込みアドレスの演箆をノ翫−ドウニ了で行うことによ
り、フルグラフィックディスプレイ装置において、画面
構成の変更の迅速化が達成される。
書込みアドレスの演箆をノ翫−ドウニ了で行うことによ
り、フルグラフィックディスプレイ装置において、画面
構成の変更の迅速化が達成される。
なお、本発明は前述の実施例に限定されるものではなく
、表示装置のアドレス数、リフレッシ島メモリのアドレ
ス数は任意である。また、加算器に替えて任意の演算回
路を用いてもよ（、それにより画面構成の変更を上下方
向のみならず左右方向や斜め方向にも容易に行うことが
できる０
、表示装置のアドレス数、リフレッシ島メモリのアドレ
ス数は任意である。また、加算器に替えて任意の演算回
路を用いてもよ（、それにより画面構成の変更を上下方
向のみならず左右方向や斜め方向にも容易に行うことが
できる０
纂１図は画面構成の変更の１例を説明するためのブロッ
ク図、！［２図は従来の画面構成変更回路の１例を示す
ブロック図、そして１１３図は本発明の１実施例による
画藺構成変′ｌＬ回路を示すブロック図である。 図において、５はレジスタ、７はリフレツシエメモＬｉ
ｉはビデオ信号回路、１３は表示装置、２０はオフセッ
トレジスタ、２１哄加３１Ｆ！、９０はアドレス発生回
路である。 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第２図
ク図、！［２図は従来の画面構成変更回路の１例を示す
ブロック図、そして１１３図は本発明の１実施例による
画藺構成変′ｌＬ回路を示すブロック図である。 図において、５はレジスタ、７はリフレツシエメモＬｉ
ｉはビデオ信号回路、１３は表示装置、２０はオフセッ
トレジスタ、２１哄加３１Ｆ！、９０はアドレス発生回
路である。 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第２図
Claims (1)
- １、 リフレッシ瓢メモリに表示内容を書き込むプロセ
ッサユニット、咳リフレッシ、メモリに対する読出しア
ドレスを発生するアドレス発生回路、および該表示アド
レス発生回路１ζよって指定された内容を該リフレッシ
ュメモリから読出し表示する表示装置を具備するフルグ
ラフィックディスプレイ装置において、諒プロセッサユ
ニットは所望のオフセットアドレスを出力する手段を具
備し、鋏所望のオフセットアドレスと該表示アドレス発
生回路の出力アドレスを演算して得られる仮想アドレス
により該り７レツシ島メモリをアクセスするようにした
ことを特徴とするフルグラフィックディスプレイ装置の
画面構成変更回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100508A JPS582874A (ja) | 1981-06-30 | 1981-06-30 | フルグラフィックディスプレイ装置の画面構成変更回路 |
| EP82303390A EP0068882B1 (en) | 1981-06-30 | 1982-06-29 | A crt display device with a picture-rearranging circuit |
| DE8282303390T DE3274027D1 (en) | 1981-06-30 | 1982-06-29 | A crt display device with a picture-rearranging circuit |
| IE1577/82A IE53301B1 (en) | 1981-06-30 | 1982-06-29 | A crt display device with a picture-rearranging circuit |
| US07/346,308 US4940970A (en) | 1981-06-30 | 1989-05-02 | CRT display device with a picture-shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100508A JPS582874A (ja) | 1981-06-30 | 1981-06-30 | フルグラフィックディスプレイ装置の画面構成変更回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582874A true JPS582874A (ja) | 1983-01-08 |
Family
ID=14275883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100508A Pending JPS582874A (ja) | 1981-06-30 | 1981-06-30 | フルグラフィックディスプレイ装置の画面構成変更回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4940970A (ja) |
| EP (1) | EP0068882B1 (ja) |
| JP (1) | JPS582874A (ja) |
| DE (1) | DE3274027D1 (ja) |
| IE (1) | IE53301B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117286A (ja) * | 1983-11-29 | 1985-06-24 | 三菱電機株式会社 | 映像表示制御装置 |
| EP0157254B1 (en) * | 1984-03-16 | 1990-08-08 | Ascii Corporation | Video display control system |
| US5075673A (en) * | 1989-06-16 | 1991-12-24 | International Business Machines Corp. | Variable speed, image pan method and apparatus |
| JP2531795B2 (ja) * | 1989-06-29 | 1996-09-04 | パイオニア株式会社 | 画像情報再生装置 |
| SE500157C2 (sv) * | 1989-09-13 | 1994-04-25 | Ericsson Telefon Ab L M | Förfarande för att välja basstation, radiokanal och tidslucka vid en mobilstation |
| US5229759A (en) * | 1991-08-23 | 1993-07-20 | Motorola Inc. | Auto-offset lcd vertical scroll mechanism |
| JPH0580815A (ja) * | 1991-09-19 | 1993-04-02 | Fanuc Ltd | Ｐｃのメツセージ表示方式 |
| US5818417A (en) * | 1992-06-22 | 1998-10-06 | Vlsi Technology, Inc. | Automatic virtual display panning circuit for providing VGA display data to a lower resolution display and method therefor |
| US5628026A (en) * | 1994-12-05 | 1997-05-06 | Motorola, Inc. | Multi-dimensional data transfer in a data processing system and method therefor |
| US6008782A (en) * | 1995-05-05 | 1999-12-28 | Industrial Technology Research Institute | Mapping apparatus for use with a cathode-ray tube controller for generating special screen effects |
| US5774108A (en) * | 1995-06-21 | 1998-06-30 | Ricoh Company, Ltd. | Processing system with display screen scrolling |
| JP3517568B2 (ja) * | 1997-10-24 | 2004-04-12 | キヤノン株式会社 | 画像処理装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297632A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Display unit |
| US4068225A (en) * | 1976-10-04 | 1978-01-10 | Honeywell Information Systems, Inc. | Apparatus for displaying new information on a cathode ray tube display and rolling over previously displayed lines |
| US4246578A (en) * | 1978-02-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Pattern generation display system |
| US4201983A (en) * | 1978-03-02 | 1980-05-06 | Motorola, Inc. | Addressing circuitry for a vertical scan dot matrix display apparatus |
| DE2839888C2 (de) * | 1978-09-13 | 1982-06-03 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum Darstellen von Symbolen auf dem Bildschirm eines Sichtgerätes |
| DE3067400D1 (en) * | 1979-01-15 | 1984-05-17 | Atari Inc | Apparatus for controlling a display |
| US4249172A (en) * | 1979-09-04 | 1981-02-03 | Honeywell Information Systems Inc. | Row address linking control system for video display terminal |
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| US4342991A (en) * | 1980-03-10 | 1982-08-03 | Multisonics, Inc. | Partial scrolling video generator |
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| GB2130855B (en) * | 1982-11-03 | 1986-06-04 | Ferranti Plc | Information display system |
-
1981
- 1981-06-30 JP JP56100508A patent/JPS582874A/ja active Pending
-
1982
- 1982-06-29 EP EP82303390A patent/EP0068882B1/en not_active Expired
- 1982-06-29 IE IE1577/82A patent/IE53301B1/en unknown
- 1982-06-29 DE DE8282303390T patent/DE3274027D1/de not_active Expired
-
1989
- 1989-05-02 US US07/346,308 patent/US4940970A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4940970A (en) | 1990-07-10 |
| EP0068882A3 (en) | 1983-03-30 |
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