JPH0155502B2 - - Google Patents

Info

Publication number
JPH0155502B2
JPH0155502B2 JP54139992A JP13999279A JPH0155502B2 JP H0155502 B2 JPH0155502 B2 JP H0155502B2 JP 54139992 A JP54139992 A JP 54139992A JP 13999279 A JP13999279 A JP 13999279A JP H0155502 B2 JPH0155502 B2 JP H0155502B2
Authority
JP
Japan
Prior art keywords
local
isl
remote
bus
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54139992A
Other languages
English (en)
Other versions
JPS5582342A (en
Inventor
Edogaa Buruusu Kenesu
Josefu Baaroo Jooji
Uiriamu Konuei Jon
Maikeru Romubaado Juniaa Rarufu
Josefu Buratsudorii Jon
Burooneru Okiifu Deebitsudo
Harorudo Taabotsukusu Buruusu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Original Assignee
HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc filed Critical HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Publication of JPS5582342A publication Critical patent/JPS5582342A/ja
Publication of JPH0155502B2 publication Critical patent/JPH0155502B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】
本発明は自動データ処理システムに関する。 従来技術の問題点 １ データ処理技術における長い間の問題は、２つ
以上の独立データ処理システム間の情報の転送を
調整するデータ処理のアーキテクチヤの開発の問
題であつた。過去においては、データ処理システ
ム間の情報交換は第２のデータ処理システムによ
りアクセスできる媒体上に１つのシステムからの
情報を記録することにより行われた。情報の大き
なフロー速度が必要とされる商業的分野において
は、このような記録方法により生じる遅延は望ま
しくない。独立のデータ処理システム間の情報の
動的交換を行う論理システムのアーキテクチヤが
必要とされるのである。独立のデータ処理システ
ム間の情報の動的交換の実現を目指すこれ迄の試
みは、異なる通信信号バス上のデータ処理装置が
同じ情報経路により、ほとんど同時に遠隔通信バ
スと連絡しようとする時に生じ得るデツドロツク
条件と対抗することができなかつた。インターリ
ンクする論理制御システムが、情報の交換を要求
するこれ等の通信バスでのバス速度に実質的に影
響するために更に問題が生ずる。システム間の論
理動作を調整する特殊なソフトウエアの構成を要
する点でもこれ以外の問題が生じる。 本発明による１の解決 本発明においてはシステム間のリンク論理シス
テムが提供されるが、この場合デツドロツク条件
は、並列の可逆転送経路の提供と、優先順位の動
的割当てと、情報が交換される通信バス上の情報
のフローを継続するバス・サイクル取扱い能力の
提供により克服される。更に又、１つの通信バス
上のどのデータ処理装置でもISL装置により遠隔
通信バスと通信することを可能にするために一切
の特殊なソフトウエアを必要としない。このよう
に、ISL装置は、ISL装置を介して遠隔通信バス
と連絡するどのデータ処理装置に対してもインタ
ーリンクされたバスが１つのバスに見えるソフト
ウエア透過性を有する。 システムにおける各ISL装置は、１つの局部通
信バス上のデータ処理装置と、ISL装置が情報転
送仲介手段として作用するよう構成される残りの
複数個の通信バス上のどれかのデータ処理装置と
の間の情報転送を調節するための記憶セル記憶場
所に記憶されたデータ・ワード手段によつて構成
される。 もしISL装置が構成されなかつたデータ処理装
置に対する１つの仲介手段として作用する場合
は、ISL装置における構成データは変更されねば
ならない。ISL装置の作用中いつでもバス・サイ
クル要求が継続し得るので、この継続中の要求は
通信バス情報のフローにおける破断を避けること
を満足させられねばならない。更に、商業的用途
においては、可能な限り短い時間内にISL装置が
オン・ライン論理状態に戻ることを必要とする。 本発明は、ISL装置があるオン・ライン論理状
態から、継続中のバス・サイクルの要求は満たさ
れるが他のバス・サイクル要求は無視される停止
状態に変換され得る論理制御システムに関する。
ISL装置は、その後選択的に再構成される必要に
応じて通信バス資源を再び割振ることができる。
次に、このISL装置は商業的用途の要件と共用で
きる期間内でオンライン状態に戻すことができ
る。 従来技術の問題点 ２ データ処理技術における別の長い間の問題は、
各バスがこれと、CPUと、周辺制御装置と、記
憶装置をインターフエースさせるISL対装置によ
り電気的にインターフエースされる複数の通信バ
スからなるデータ処理システムにおけるデツドロ
ツクの回避の問題である。 １つの遠隔通信バス上の資源と通信しようとす
る局部通信バス上に多数のCPUがある環境にお
いては、低い優先順位のCPUバス・サイクル要
件は、遠隔バスからの応答が受取られる前に高い
優先順位のCPUによる割込みが可能である。 本発明による２の解決 本発明は、低い優先順位のCPUが遠隔バスか
らの応答を受取る迄高い順位のCPU要求の再ス
ケジユーリングを行うための論理システムを提供
する。さもなければ、低い順位のCPUは不確定
の期間で遠隔バスに対するアクセスを拒絶させる
ことがある。 従来技術の問題点 ３ 過去においては、データ処理システム間の情報
交換は直列ビツト転送と多重化双方向転送に制限
されたインターリンク論理装置により達成されて
いた。更に、通信バス間の交換を調節するシステ
ム間ロジツクはバスの作用に同期させられ、これ
により実質的にバス・サイクル速度に影響を与え
る。 本発明による３の解決 本発明は、それぞれ局部および遠隔のISL装置
の各々において局部および遠隔ISL装置と通信
し、ISL装置間の通信は同期せずかつISL装置を
介する情報転送が双方向かつ同時であるシステム
間の通信制御システムに関する。 従来技術の問題点 ４ 従来技術のシステムにおいては、遠隔通信バス
に対して要求を発する局部通信バス上のデータ処
理装置は、応答が受取られる迄局部バス上の情報
のフローを停止させるものであつた。 提案されたある解決法は、データ処理装置がこ
れに局部バスを解除させる応答を与えられるソフ
トウエア制御システムを含むものであつた。遠隔
バスからの応答の発生の検出と同時に、ソフトウ
エアはデータ処理装置に信号して遠隔バス応答を
受取るためその要求を更新する。ソフトウエアの
介入は通信バス速度に実質的に影響を及ぼし、シ
ステム間のリンク（ISL）装置がさもなければ有
する透過性を失わせる。従つて、ISL装置はこの
局部バス上の制御装置として見えるようになる。 本発明による４の解決 本発明においては、遠隔バスに対して要求を発
する局部バス上のデータ処理装置は待機
（WAIT）させられる。即ち、不定の回答が与え
られてデータ処理装置をして局部バス上のバス・
サイクルが得られる時その要求を再び発させる。
その間、この局部バス上に別の情報フローが生じ
得る。更に、このデータ処理装置からの元の要求
は、この装置が局部バスの情報の流れに影響を与
えずに待機される期間において、本発明を実施し
た論理制御システムによつてサービスされる。 従来技術の問題点 ５ 従来のシステムは、発生の順序で順次要求を満
足することにより通信バス間の情報の交換を調節
することを試みた。これによる望ましくない記憶
転送の遅れは記憶要求が非記憶応答を待機しなけ
ればならない時発生する。 本発明による５の解決 本発明は、バス要求がどんなシーケンスでも受
取られてバス速度で識別される論理システムを目
的とする。その後、トランザクシヨンは、バス速
度に実質的に影響を及ぼすことなく通信バス間の
情報の転送を調節するため最適の性能を与えるこ
とを優先され得る。特に、ISLトランザクシヨン
が識別され、１つのバスからの情報がバス速度で
専用のレジスタの記憶場所にロードされる。その
後、ISLトランザクシヨンは平行して満足させ得
る。記憶転送は非記憶転送から分離されて、記憶
転送が比較的遅い非記憶データ処理装置からの応
答を待機する時に生じる不要な遅延を回避する。 従来技術の問題点 ６ 情報処理システムの設計において、中央処理装
置と記憶装置は別々の論理アドレスを与えられ
る。従来技術のシステムは２つの通信バス間のみ
の情報転送に制限されていた。更にアドレス変位
は記憶装置および非記憶装置の相方に与えられる
１つの範囲の連続アドレスに制限されていた。こ
のような従来技術の装置は、更に遠隔データ処理
装置と連絡する１つの局部アドレスへの変位を付
加する。局部アドレスへの変位の付加プロセスは
時間がかゝり、このため実質的にバス速度に影響
を及ぼす。 従来技術のシステムの更に別の制約は、１つの
一定の変位値が可変範囲のアドレスに付加される
事実から生じた。その時の遠隔アドレス範囲外の
あるアドレスがアクセスされる場合には、その時
のアドレス範囲は一定の変位の故にシフトができ
ない。従つて、この範囲は拡大されねばならず、
このため要求側のデータ処理装置に対して必要以
上の数のアドレスを呈示することになる。 本発明による６の解決 本発明においては、２つ以上の通信バス間の通
信を可能にするため多数のアドレス変換範囲が提
供でき、ある１つのバス上のデータ処理装置が相
互に連結されたバスの全てにおける全てのデータ
処理装置を包含する明らかな連続アドレス範囲を
アクセスすることができるようにした変換ロジツ
クが提供される。更に、記憶の変換の提供におい
ては、従来技術のシステムの速度限度を克服する
ため局部アドレスは修正される代りに置換され
る。 本発明が作用する環境は、このように複数の通
信バスを有するデータ処理システムとして説明す
ることができ、この場合各バスは記憶装置と周辺
制御装置とシステム間リンク装置（ISL）とこれ
等とインターフエースする中央処理装置（CPU）
を含む複数のデータ処理装置に対する共通通信経
路を提供している。各バスはISL装置と電気的に
連絡し、ISL装置は更に対で電気的に連絡するこ
とにより、バス転送速度と干渉することなく異な
る通信バス上のデータ処理装置間のシステム間連
絡を行う。 従来技術の問題点 ７ 従来技術の解決法をISL装置における記憶デー
タと非記憶データおよび制御経路の確認テストに
ついて用いると問題が生じる。もし複数の通信バ
スの１つの局部バスと１つの遠隔バスを電気的に
連絡する対のISL装置の１つの局部および１つの
遠隔ISL装置をオフラインでテストすべき場合
は、局部および遠隔通信バスはもはや情報の交換
ができない。もしISL装置がオンラインでテスト
され、情報がこれ等のバス間で交換されるなら
ば、局部および遠隔バスの相方がテスト操作のみ
にしか用いられないと云う同様な問題がある。こ
れと同時に各バスにおける他の情報フローは停止
する。更に、このテスト・モード操作は、遠隔バ
ス上の他のデータ処理装置から遠隔ISL装置によ
つて受取られた要求により影響を受け得る。 本発明による７の解決 本発明は、局部および遠隔ISL装置の記憶およ
び非記憶データおよび制御ロジツクの作用が、遠
隔バス・サイクル速度に影響を及ぼさず、即ち遠
隔バス資源を用いてオンライン検査ができる論理
制御システムを提供する。更に、この遠隔ISL装
置は遠隔バス上の他のどんなデータ処理装置から
受取つた通信でも無視することになる。 従来技術の問題点 ８ データ処理技術における更に別の長い間の問題
は未着即ち非応答行先装置に関する情報転送エラ
ーの検出の問題であつた。過去においては、各々
が複数のデータ処理装置に対して共通の情報経路
を与える２つの通信バスを有するシステム内の通
信バスが、もし非応答行先装置の結果としてデツ
ドロツク条件が生じた場合停止状態にすることが
できた。転送エラーの克服のため、手動による再
開が必要となる。 ソフトウエア・システムも又このような転送エ
ラーの発生を表示するために使用された。もう１
つのバス上のあるCPUがソフトウエアを実行し
てエラー条件をフラツグしても、このソフトウエ
アの補助作用はバスがデツドロツクの状態になる
と失われる。その後、エラーの出所の表示は得ら
れない。他の考えとしては、インターリンク・ロ
ジツクにエラー検出ソフトウエアを含むCPUを
おくことであつた。この代替案は、インターリン
ク・ロジツクの透過性を破壊する許りでなく、イ
ンターリンク・ロジツクを不当に複雑化した。こ
の透過性の消失において、インターリンク・ロジ
ツクは１つのバス上の別のコントローラとして見
えるようになる。これにより、転送速度は実質的
に妥協された。複数の通信バスをインターリンク
するシステムにおいては、インターリンク・ロジ
ツクを経る情報の転送を可能にする各通信バスに
対して特殊なソフトウエアが必要となると云う別
の問題が生じた。 データ処理環境における殆んどのエラー検出シ
ステムの共通の幣害はエラーが単に表示されるの
みで除去されないことである。 本発明による８の解決 本発明は、特殊な通信バスのソフトウエア又は
フアームウエアを何等必要とせずに各ISL装置に
盛込まれたエラー検出および除去作用論理システ
ムに関する。１つの局部バスと、及び遠隔ISL装
置により遠隔バスと通信する局部ISL装置におけ
るエラー検出ロジツク・システムは、局部バス出
所においてエラーが生じる時エラーの存在を検出
し表示するのである。生じ得るハードウエアとソ
フトウエアのエラーの相方が予期されるため、こ
れ等エラーは１つのバス上に破壊的なデツドロツ
クが生じる前に検出さる。エラーの検出と同時
に、この検出システムはこの局部バスに対する応
答を発して１つの局部バス・サイクルを完了し、
これによりこれ以上の情報転送のためのバス解放
する。 発明の構成 望ましい実施態様においては、電気的にインタ
ーフエースする複数のCPUを含む複数のデータ
処理装置に対する共通の情報経路を各々が提供す
る１つ以上の通信バス間の情報の転送を調節する
複数のシステム間通信リンクを有するデータ処理
システムにおいて使用するシステム間リンク
（ISL）論理装置が提供される。 特に、非同期情報取得論理システムは、バス速
度で連続局部バス上に生じ、かつ複数の専用フア
イル場所の切離された１つに記憶されて異なるタ
イプの複数の並行なバス通信の転送を調節する２
進情報を補捉する。情報取得論理システムと電気
的に通信する情報復号論理システムは、実質的に
バス速度でISL装置により更に処理されるべき前
記２進情報を識別する。前記情報取得論理システ
ムと電気的に通信する情報変換論理装置は、局部
アドレス情報を遠隔アドレス情報へ、又遠隔アド
レス情報を局部アドレス情報へ実質的に前記バス
速度で選択的に変換する。復号兼変換論理システ
ムと電気的に連絡し、情報取得論理システムに応
答する論理制御システムは、ISL装置の選択的な
再構成を行つて、情報および非情報読出しおよび
書込み要求、CPU対CPU割込み、およびISL装
置を介する周辺制御装置からCPUへの割込みを
含む情報の多方向転送を制御する。 システム間リンク（ISL）装置のアーキテクチ
ユアは、局部通信バスと、周辺制御装置、中央処
理装置およびデータ処理システムにおける複数の
通信バスと電気的に連絡するISL装置を含むデー
タ処理装置との間の情報転送を可能にするため
ISL装置が選択的に再構成でき、データ処理装置
では前記の複数の通信バスの各々が１つのISL装
置と電気的に通信し、ISL装置が対で電気的に連
絡されているものである。 特に、通信バスに応答し、かつ１つの局部通信
バスと電気的に連絡するCPUからの１つの出力
制御指令に応答するサイクル制御論理システム
は、オンライン論理状態と停止論理状態との間
で、あるアドレス指定されるISL装置を変換す
る。停止論理状態では、ISL装置は継続中の通信
バス要求に応答するがこれ以外の通信バス応答は
禁止する。局部通信バスと電気的に連絡するプロ
グラム可能記憶論理システムは、複数の通信バス
のどれかから受取られる２進符号化情報を記憶す
るための記憶セル場所を有し、これにより複数の
通信バス間の情報転送を可能にする。サイクル制
御論理システムに応答する構成制御論理システム
は、プログラム可能記憶論理理システムの記憶セ
ル場所の選択されたものに記憶された２進符号化
情報を変更する。このような変更動作はCPUか
ら受取る構成データに従つて生じ、これにより前
記の複数の通信バス間にデータ処理システム資源
の動的再割当てを行う。 システム間リンク（ISL）装置におけるある論
理システムは局部通信バス上の複数の中央処理装
置（CPU）の遠隔通信バスへのアクセルを制御
してCPUのデツドロツクを回避する。 特に、局部バスと電気的に連絡する局部ISL装
置の論理記憶システムはバス速度で前記局部バス
から受取る２進符号化情報を記憶する。局部ISL
装置にあつて論理記憶システムと電気的に通信す
るバス・サイクル比較論理システムは、遠隔ISL
装置により遠隔バスから受取るACK、NAK、お
よびWAIT信号に応答する。このバス・サイク
ル比較論理システムは、論理記憶システムに記憶
された２進符号化情報と局部バス上の２進符号化
情報との間の等価および非等価の発生を表示す
る。 局部ISL装置にあつて、論理記憶システムと遠
隔ISL装置の両方と電気的に連絡するモード制御
論理システムは、１つのISL構成モードにおいて
局部バスおよび遠隔バスによつて与えられる
NAK再試行ビツト信号を記憶する。これにより
局部バス上の複数のCPUの存在が表示される。
NAK論理制御システムはバス・サイクル比較論
理システムにより表示される非等価に応答し、最
も低い優先順位のCPUの順位よりも高いアクセ
ル順位を有する局部バス上の複数のCPUに対し
てNAK信号を発するためのNAK再試行ビツト
信号に応答する。これにより、最も低い順位の
CPUは遠隔バスに対するアクセスを与えられる。
システム間リンク（ISL）装置における論理通信
システムは、通信バス間の情報交換を調節する
が、各通信バス上では情報のフローがバス速度で
継続し、通信バス間のこれ以上の情報の転送はバ
スと電気的にインターフエースするISL装置によ
る取扱いが継続する。 特に、局部通信バスと電気的に通信する論理記
憶システムは局部バスからバス速度で受取られた
２進符号化情報を記憶し、これにより１つのバ
ス・サイクル期間内に局部バスによる情報転送を
完了する。局部ISL装置における書込み選択論理
制御システムは局部バスからのBSDCNN信号に
応答し、この論理記憶システムを、それぞれ記憶
システムの使用中および作用継続中の状態を表示
する完全な活動状態ビツト信号を含む２進符号化
情報でロードする。この論理制御システムは更に
局部バスに対してWAIT信号を発してこれ以上
の局部バス情報のフローを可能にする。 局部ISL装置におけるサイクル認識論理システ
ムは、局部バスから受取つた２進符号化情報に応
答し、２進符号化情報が転送されるべき遠隔通信
バス上の非記憶データ処理装置に対して遠隔ISL
装置をそれぞれ識別するチヤネル的中ビツトと記
憶的中ビツトの信号を与える。更に、必要とされ
るISLのアクテイビテイのタイプが識別される。
局部ISL装置における局部サイクル発生論理シス
テムは、アクテイビテイ・ビツトとチヤネル的中
ビツトと記憶的中ビツト信号に応答して局部ISL
装置における局部RRQサイクルと局部転送サイ
クルを開始する。これにより論理記憶システムか
らの２進符号化情報が前記の遠隔ISL装置に転送
される。遠隔ISL装置における遠隔サイクル発生
論理システムは局部サイクル発生論理システムか
らの２進符号化制御信号に応答し、遠隔ISL装置
における遠隔RRQサイクルを開始して局部ISL装
置から２進符号化情報を受取る。この遠隔サイク
ル発生論理システムは更に局部ISL装置に対して
局部転送サイクルの完了を信号して、これにより
局部ISL装置における更に別の局部サイクルを調
節する。 遠隔ISL装置におけるバス・サイクル発生論理
システムはBSDCNN信号を遠隔バスに対して発
し、遠隔バスに対して２進符号化情報を与えるた
め遠隔RRQサイクルに応答する。遠隔ISL装置に
おける遠隔応答論理制御システムは遠隔バスから
受取られるACK、NAK、WAIT信号を局部ISL
装置に転送する。局部ISL装置における論理比較
システムは、前記ACK、NAK、WAIT信号と、
局部ISL装置における遊休状態の発生に応答す
る。局部比較システムは、論理記憶装置に記憶さ
れる２進符号化情報と、局部バスにおける２進符
号化情報との間の等価の発生と同時に、ACK、
NAK、WAIT信号を局部バスに対して与える。
これにより、局部バス上のデータ処理装置からの
前に発された指令が識別される。 局部のシステム間リンク（ISL）装置のフアイ
ル・レジスタにおける専用場所を識別するための
論理システムが提供され、この場合各専用場所は
局部通信バス上のデータ処理装置によつて行われ
た要求に応答してISLトランザクシヨンを表示す
る。遠隔ISL装置により局部通信バス又は遠隔通
信バスのいずれかからバス速度において受取られ
る複数の要求に応答して複数のISLトランザクシ
ヨンの優先化がこれにより可能になる。更にに、
情報は、データ処理システムにおける複数の通信
バス間に転送され得るが、この場合各バスは記憶
装置と周辺制御装置とISL装置と電気的にインタ
ーフエースされた中央処理装置を含む複数のデー
タ処理装置に対する情報の共通経路を与え、前記
各バスは１つのISL装置と電気的に連絡し、ISL
装置は更に対で電気的に連絡する。 特に、局部バスおよび遠隔ISL装置から受取る
２進符号化情報に応答する論理制御システムは、
１つのバス・サイクル期間において複数のISLト
ランザクシヨンの局部のものの識別を行うことに
より局部ISL装置の作用を制御する。論理制御シ
ステムに応答する第１のプログラム可能記憶論理
システムはその１つのセル場所において、局部
ISL装置が記憶要求又は再試行要求のいずれかの
発生を表示すべき遠隔バス上のこれ等の記憶装置
を表示する第１の２進ビツト信号を記憶する。論
理制御システムに応答する第２のプログラム可能
記憶論理システムは、その１つのセル場所におい
て、局部ISL装置が再試行要求の発生を表示すべ
き遠隔バス上のこれ等の非記憶データ処理装置を
表示する第２の２進ビツト信号を記憶する。 局部バスと電気的に連絡し、論理制御システム
に応答する論理記憶システムは複数のISLトラン
ザクシヨンの局部のものの１つに各々が専用とさ
れる複数の場所を有する。局部バスから受取つた
２進符号化情報は、第１の２進ビツト信号に応答
する論理制御システムによつて選択される専用化
された場所の再試行を要求するものに記憶させる
ことができる。この情報は、更に、第２の２進ビ
ツト信号と記憶参照信号とバス・ロツク信号に応
答して論理制御装置により選択される専用化され
る場所の記憶を要求するものと再試行を要求する
もののいずれかに記憶できる。更に、この情報は
専用化された場所の再試行の応答するものおよび
記憶の応答するものに記憶され、この場所は、局
部の第２の半バス・サイクル（BSSHBC）と、
１つの遠隔記憶要求サイクルの間遠隔ISL装置に
生成され前記BSSHBC信号に応答して論理制御
システムにより感知される記憶応答コードの双方
に応答して、論理制御システムによつて選択され
る。これにより専用化された場所の充填された場
所における使用条件は論理制御システムに対して
信号される。 局部バスおよび遠隔バスから遠隔ISL装置によ
り受取られる２進符号化情報に応答する変換制御
論理システムは、記憶的中ビツト信号とチヤネル
的中ビツト信号に感応する。この論理システム
は、記憶アドレス変換論理システムと、論理記憶
システムと、行先アドレス変換論理システムと、
出所アドレス変換論理システムと、チヤネル的中
ビツト記憶装置の作用を制御する。 特に、記憶アドレス変換論理システムは局部通
信バスから局部ISL装置により受取られる２進ア
ドレスコードに応答し、要求されるISLアクテイ
ビテイのタイプを識別する記憶的中ビツト信号を
与える。論理システムは、更に、遠隔バス上のア
ドレス記憶装置に対して変換された記憶アドレ
ス・コードを与えるか、遠隔バス上の非記憶デー
タ処理装置に対して変換された記憶アドレス・コ
ードを与える。局部バスと電気的に連絡する論理
記憶システムは局部バスからバス速度で受取つた
２進符号化情報を記憶し、これによりバス・サイ
クル期間内に局部バスによる情報転送を完了す
る。CPUの行先アドレス変換論理システムは論
理記憶システムに応答し、変換されたCPUアド
レス・コードを与えて遠隔バス上の遠隔CPUを
アドレス指定するか、遠隔CPUに対してアドレ
ス・コードを与える。CPU出所アドレス変換論
理システムは遠隔バスの遠隔ISL装置と電気的に
連絡し、CPUアドレス・コードを変換して遠隔
バス上の遠隔CPUを局部バス上のデータ処理装
置に対して識別する。 論理バスと電気的に連絡するチヤネル的中ビツ
ト記憶論理装置はチヤネル的中ビツト信号を提供
し、局部ISL装置が局部バスから受取る２進符号
化情報を転送すべき遠隔バス上の非記憶データ処
理装置のこれ等のアドレスを識別する。 局部ISL装置における局部論理システムは、局
部バスから受取つた第２の局部２進符号化情報に
応答し、局部ISL装置における局部的中ビツト生
成論理システムにより生成される局部的中ビツト
信号に応答する。局部制御論理システムは局部
ISL装置において局部要求サイクルと転送サイク
ルを開始し、第１の局部２進符号化情報を遠隔
ISL装置に転送する。遠隔ISL装置における遠隔
サイクル選択論理サイクルは局部バスから受取つ
た出力制御指令のテスト・モード・ビツトに応答
して遠隔データ処理装置による要求を無視する。
遠隔サイクル選択論理システムは、遠隔ISL装置
における遠隔ISLアドレス生成論理システムと遠
隔的中ビツト生成論理システムによりそれぞれ生
成される遠隔ISLアドレス信号と遠隔的中ビツト
信号の検出を可能にする。 遠隔ISL装置における遠隔制御論理システム
は、局部ISL装置の局部要求サイクルと遠隔サイ
クル選択論理システムとに応答し、遠隔ISL装置
において遠隔要求サイクルを開始して遠隔ISLア
ドレス信号を遠隔バスに対して転送する。遠隔制
御論理システムは、更に、遠隔的中ビツト信号の
検出と同時に遠隔ISL装置の局部要求サイクルを
開始し、遠隔論理記憶システムにおいて遠隔バス
から受取つた遠隔ISLアドレス情報を記憶し、遠
隔バスから受取られた遠隔２進符号化情報を局部
ISL装置に転送する。 これ等の非記憶要求サイクルに対しては、局部
ISL装置における記憶参照信号生成論理装置は、
遠隔ISL装置における遠隔RRQサイクルに応答し
て局部制御論理システムにより局部ISL装置にお
いて開始される遠隔RRQサイクルの間局部バス
に対して記憶参照信号を発する。これにより遠隔
２進符号化情報は局部バスと電気的に連絡する局
部記憶装置に転送される。テスト・モード・ビツ
トと、局部ISL装置の遠隔RRQサイクルとに応答
する局部ISL装置におけるチヤネル・アドレス変
換論理システムは、遠隔２進符号化情報のアドレ
ス・ビツトを局部バスに与えられる記憶アドレス
指令に変換する。局部記憶装置からの第２の局部
２進符号化情報の読出しがこれにより可能にな
る。 遠隔ISL装置における記憶制御ワード禁止論理
システムは局部ISL装置における遠隔RRQサイク
ルに応答して、局部ISL装置により生成される記
憶制御ワードの記憶応答（MRS）制御ビツトを
論理値１に変換する。遠隔書込み選択論理システ
ムは局部ISL装置にあつて、局部バスと電気的に
連絡する。MRS制御ビツトの感知と同時に、遠
隔書込み選択論理システムは局部制御論理システ
ムに信号して局部ISL装置において局部RRSサイ
クルを開始する。局部バスから受取るバスの第２
の半バスサイクル（BSSHBC）および局部記憶
装置から受取られた第２の局部２進符号化情報は
これにより局部ISL装置における再試行応答
（RRS）論理経路に送られる。遠隔ISL装置にお
ける遠隔アドレス選択論理システムは、第２の局
部の２進符号化情報と、局部ISL装置における局
部RRSサイクルに応答して遠隔制御論理システ
ムにより生成された遠隔ISL装置における遠隔
RRSサイクルに応答する。記憶要求サイクルに
対しては、局部ISL装置は、遠隔MRQサイクル
を生成し、局部記憶装置からのBSSHBCに応答
して非テスト・モードにおける如く局部MRSサ
イクルを生成してデータを遠隔ISL装置に転送す
る。遠隔アドレス選択論理システムは、遠隔バス
に与えかつ遠隔バスからの受取りと同時に遠隔制
御論理システムによる識別のため遠隔論理記憶シ
ステムに記憶された遠隔ISLアドレス情報を選択
する。これにより遠隔制御論理システムに遠隔
ISL装置における局部サイクルを開始させ、局部
制御論理システムは局部ISL装置における遠隔応
答サイクルを開始させて第２の２進符号化情報の
局部バスに対する転送を行う。 システム間リンク（ISL）装置においては通信
バス間の情報転送デツドロツクを検出し隔離する
ためのタイマー制御装置が設けられる。 特に、局部通信バスと電気的に連絡する局部
ISL装置における局部論理制御システムは、局部
ISL装置を経る情報の流れを制御する。局部バス
からの第１のBSDCNN信号に応答するバス・タ
イマー論理システムは、第１のBSDCNNに対す
る応答が第１の予め定めた期間内に局部バスから
受取られない場合にNAK応答を生成する。局部
バスと電気的に連絡する局部CPUからの予期さ
れた応答の代りの応答がこれ以上の情報の転送の
ため局部バスを解放するように与えられる。ISL
MYDCNNタイマー論理システムは、遠隔バス
と電気的に連絡する遠隔ISL装置によつて遠隔通
信バスから受取つたバス・サイクル要求に応答し
て局部ISL装置により生成され、局部バスと電気
的に連絡する局部データ処理装置に対して発され
る要求に応答する。MYDCNNタイマー論理シ
ステムは、局部バスに対するNAK応答と遠隔
ISL装置に対するタイマー制御信号を生成して、
局部データ処理装置からの予期された応答が第２
の期間内に受取られない場合に遠隔バスに対して
第２の予め定めた期間の満了を信号する。これに
より１つの局部バス・サイクルが完了し、局部バ
ス上のどのCPUも第２の期間の満了を検出する
ことを禁止される。 記憶サイクル・タイマー論理システムは、局部
バスと電気的に連絡された要求側のデータ処理装
置からのバス・サイクル要求に応答して局部の論
理制御システムによつて開始される記憶読出し要
求操作の間局部MRQサイクルに応答する。この
記憶サイクル・タイマー論理システムは、遠隔
MRSサイクルが第３の予め定めた期間内で局部
ISL装置において開始されない場合に局部論理制
御システムに対して１つの状況ビツトを生成す
る。これにより局部論理制御システムは局部ISL
装置において遠隔MRSサイクルを開始させて局
部ISL装置におけるバス・サイクルを完了し、要
求側のデータ処理装置に対する無効記憶応答を表
示する。局部バスと電気的に連絡しかつ要求側の
データ処理装置からのバス・サイクル要求に応答
して局部論理制御システムにより開始される局部
ISL装置において局部RRQサイクルに応答する再
試行タイマー論理システムは、ACK又はNAKが
第４の予め定めた期間内に遠隔ISL装置から受取
られない場合に、再試行状況ビツトを局部論理制
御システムに対して生成する。要求側のデータ処
理装置に対する局部論理制御装置によるACK、
NAK又はWAIT応答の生成は禁止され、局部バ
スはこれ以上の情報転送のため解放される。局部
バスと電気的に連絡するＩ／Ｏタイマー論理シス
テムは局部ISL装置における読出し操作の間局部
RRQサイクルに応答する。局部RRQサイクル
は、要求側のデータ処理装置からのバス・サイク
ル要求に応答して局部論理制御システムによつて
生成される。Ｉ／Ｏタイマー論理システムは局部
論理制御システムに対してＩ／Ｏ状況信号を生成
して、予期された応答が第５の予め定めた期間内
に遠隔バスから受取られない場合には、局部ISL
装置において遠隔RRSサイクルを開始する。こ
れにより局部論理制御システムは局部ISL装置に
おいて遠隔RRSサイクルを開始させ、局部ISL装
置において１つのバス・サイクルを完了させ、要
求側のデータ処理装置に対して無効応答を表示す
る。 局部バスと電気的に連絡する局部ISL装置にお
ける局部バス制御ロジツクは局部バス上の
BSDCNN信号に応答し、局部ISL装置が応答す
べき局部バスから受取るこれ等のバス・サイクル
要求を識別する。局部サイクル制御論理システム
は局部ISL装置および遠隔ISL装置からのアクテ
イビテイ・ビツト制御信号に応答し、局部バスお
よび遠隔バスから受取られた局部２進符号化情報
の遠隔ISL装置に対する転送を制御し、遠隔ISL
装置から受取つた遠隔２進符号化情報の局部バス
に対する転送を制御する。 局部サイクル制御論理システムに応答する局部
ISLインターフエース記憶論理システムは、遠隔
ISL装置に対する転送のための局部２進符号化情
報を記憶する。これにより、局部サイクル制御論
理システムは遠隔ISL装置から遠隔２進符号化情
報を受取るため解放され、同時の双方向の情報転
送を行う。遠隔バスと電気的に連絡する遠隔ISL
装置における遠隔バス制御論理システムは、遠隔
バス上のBSDCNN信号に応答する。この信号の
検出と同時に、遠隔バス制御論理システムは、遠
隔ISL装置が応答すべき遠隔バスから受取つたこ
れ等バス・サイクル要求を識別する。局部ISL装
置と遠隔ISL装置からのアクテイビテイ・ビツト
制御信号に応答する遠隔サイクル制御論理システ
ムは、遠隔バスから受取つた遠隔２進符号化情報
の局部ISL装置に対する転送を制御する。遠隔サ
イクル制御論理システムは、更に局部ISL装置か
ら受取つた局部２進符号化情報を遠隔ISL装置を
経て遠隔バスに送る。遠隔ISLインターフエース
論理記憶システムは遠隔サイクル制御論理システ
ムに応答し、局部ISL装置に対する遠隔２進符号
化情報転送を記憶する。これにより遠隔サイクル
制御論理サイクルが局部ISL装置から局部２進符
号化情報を受取るため解放され、同時の双方向の
情報転送を行う。 実施例の説明 本発明による諸構成については添付図面に関し
て以下の実施態様の説明により説明する。 第１図〜第３図 第１図乃至第３図は機能ブロツク図で本発明を
実施した４つのシステムのアーキテクチユアを示
している。 第１図においては、２つのシステム間リンク
（ISL）装置１０と１１が示され、各々が通信バ
スを有する２つのデータ処理システム間のインタ
ーフエースを提供する。各通信バスは、優先順位
で記憶装置と、周辺制御装置（PCU）と、中央
処理装置（CPU）をインターフエースする。特
に、ISL装置１０は通信バス１２により記憶装置
１３とPCU１４，１５と、CPU１６と電気的に
連絡している。ISL装置１１は記憶装置１７と、
PCU１８，１９と、CPU２０と通信バス２１に
より電気的に連絡している。この通信バス・シス
テムの詳細な開示は本発の譲受人に譲渡され、本
文中に参考として引用される米国特許第3993981
号に見出される。 第１図に示されるシステムのアーキテクチユア
は、各通信バス上の諸装置によりどれかの通信バ
スとの連絡を可能にする。例えば、CPU１６は
通信バス１２上の諸装置１０と連絡でき、あるい
はISL装置１０，１１により通信バス２１上の諸
装置と連絡できる。本システムの特有の特性は以
下に説明するISLの変換可能な記憶機能である。
これにより記憶装置１３と１７、およびCPU１
６と２０が同じアドレスを持ち得る。周辺制御装
置は又これ等が共用されなければ同じアドレスを
持ち得る。 第２図は、複数のISL装置が同じ通信バスとイ
ンターフエースする若干異なるシステムのアーキ
テクチユアを示している。これにより複数の通信
経路がある通信バスから別の通信バスに与えられ
る。更に、全てのPCUは１つの通信バスに接続
され得、これ等のPCUに対するアクセスが前記
通信バスとインターフエースするISL装置により
得られる。 ISL装置３０と３１の各々は通信バス３２と電
気的に接続されている。ISL装置３０は更にISL
装置３４により１つの通信バス３３と連絡でき
る。更に、ISL装置３１はISL装置３６により通
信バス３５と連絡できる。ISL装置３６は更に、
通信バス３５と連絡でき、かつISL装置３０，３
１，３４を有するインターフエースを経て通信バ
ス３２，３３と連絡できる。同様に、ISL装置３
４は、通信バス３３と、ISL装置３０，３１，３
６を有するインターフエースを経て通信バス３２
と３５と連絡できる。従つて、３つの通信バスの
どれかのどの装置も第２図のシステムの他のどれ
装置とも連絡できる。CPUおよび記憶装置は前
記のものと同じアドレスを有し、時分割が可能で
ある。しかしPCUは時分割できずとも同じアド
レスを有する。 第３図において、余分な通信経路を有するシス
テムのアーキテクチユアが示される。例えば、通
信バス４０は、対のISL装置４２ａ，４２ｂを有
する通信リンク４２により通信バス４１と連絡で
き、通信リンク４３と４４によりその各々の対の
ISL装置の各々と連絡できる。リンク４２が作動
不能となる場合には、通信はリンク４３と４４に
よつてのみ依然として実施可能である。この多路
能力は各ISL装置において常駐する以下に述べる
タイム・アウト論理システムにより可能となり、
この場合別の通信経路はその時点の通信経路がブ
ロツクされる時求められる。 第４図 第４図は簡素化した機能ブロツク図で１対の通
信バス間に１つの通信経路を与える対のISL装置
を示している。 第４図においては、ISL装置５０と５１の各々
が通信バス５２と５３に取付けられたシステム構
成要素間のデータおよび制御情報に対する経路を
提供する。ISL装置は同一のもので、各々が十分
な巾のレジスタ・フアイルを有し保全および制御
情報を含む通信バス転送の全てを記憶する。特
に、局部通信バス５２からのチヤネル番号とアド
レスの情報は局部ISL装置５０のロジツク認識装
置５４により感知される。もしこの情報が前記認
識装置により認識されるあるチヤネル番号又はア
ドレスを含むならば、アドレスおよびデータ・バ
スの情報は４つの場所を有するレジスタ・フアイ
ル５５に記憶される。もし局部バス５２と遠隔バ
ス５３間の通信が要求されると、局部ISL装置５
０によつて受取られるチヤネル番号およびアドレ
スの情報は、遠隔ISL装置５１を経て遠隔バス５
３に転送される前に変換論理装置５６による変換
を受ける。 通信要求が遠隔バス５３によつて開始される場
合は、チヤネル番号およびアドレスの情報は遠隔
ISL装置５１の論理認識装置５７により認識され
る。もしこの情報が認識されると、遠隔バスから
のデータおよびアドレス情報が４つの場所を有す
る遠隔レジスタ・フアイル５８に記憶される。も
し局部バス５２との連絡が要求されれば、チヤネ
ルおよびアドレスの情報は、局部ISL装置５０を
経て局部バス５２に転送される前に変換論理装置
５９を経て与えられる。便宜上、この２つのバス
は局部又は遠隔バスのいずれかとして表示しよ
う。この局部／遠隔の関係は通常どのバスがある
サイクルを始めたかに依存する。従つて、隣のバ
スからバス情報を受取るISL装置は論理ISL装置
と表示される。 レジスタ・フアイル５５と５８の４つのフアイ
ル場所の論理名は制御ISLの通信量迄実行された
ISL論理操作を表示する。このレジスタ・フアイ
ルはバス情報の一時的記憶のために使用される。
このように、１つのISLはもしある遠隔バスに対
するアクセスを得る間遅延が生じるならば１つの
局部バスをタイ・アツプしない。レジスタ・フア
イルを使用すれば、全ての局部バスの通信量は通
常のバス速度で作動し、各レジスタ・フアイルの
場所は特定のタイプのバス転送のための機能を専
用化する。表はバス情報がフアイル・レジスタ
に記憶される間に生じ得るバス・サイクルのタイ
プを示している。記憶書込みバス・サイクルは、
これ等が割当てられる特定のレジスタが空である
ことを要求する。この条件は、各ISL装置におか
れるフアイル一杯のフリツプフロツプを介してテ
ストされる。読出しサイクルは、特定の応答が遠
隔ISL装置において予約されることを要求する。
この要件は、第２の半（応答）サイクルが常に受
入れられることを要求する汎用バス特性に関連
し、フアイル一杯のフリツプフロツプのリセツテ
イングにより達成される。一たん書込み要求が局
部ISL装置から遠隔ISL装置迄進むと、フアイル
一杯のフリツプフロツプがリセツトされて１つの
操作を完了する。逆に、１つの応答が遠隔バス上
のアドレス指定された装置から受取られる迄の読
出し要求中にフアイル一杯のフリツプフロツプは
リセツトされない。従つて、前の応答が遠隔ISL
装置によつて完了される迄は一切の要求が局部
ISL装置により受入ることができない。
【表】 ISL装置がバス要求に応答する２つの明瞭に異
なる転送経路がある。レジスタ・フアイルの
MRQ場所を通過する記憶要求（MRQ）に応答
して、ISL装置は第１の遠隔バス質疑なしに局部
バス上に応答を発する。ISL装置がこのような要
求に応答して従来の記憶装置とできるだけ同じ速
さで局部バスを解除することが重要である。再試
行要求（RRQ）場所を経るこれ等の要求に対し
ては、ISL装置が遠隔バス上の行先装置の応答を
求める。行先装置が肯定応答（ACK）、否定応答
（NAK）、又は待機（WAIT）の信号のいずれか
に応答を得るため、ISL装置は実際の応答が得ら
れる迄要求側の装置に有意の応答を与え得ない。 局部のISL装置がRRQ要求を受取る時、この装
置はWAIT応答で応答する。次に局部バス上の
要求側の装置は、非WAIT応答を受取る迄要求
サイクルを再び開始するよう進行する。要求側の
装置が占有される間、遠隔ISL対は行先装置をア
ドレス指定し、１つの応答（ACK、NAK又は
WAIT）を得る。要求側の装置が要求サイクル
を出す毎に、局部ISL装置は行先装置からACK又
はNAKが受取られる迄WAIT応答で応答する。
局部ISL装置は、この時、要求バス・サイクルの
間に受取られた情報をRRQレジスタ場所の内容
と比較する。もし要求側の装置が元の要求を行つ
たと同じ装置であれば、局部ISL装置は遠隔ISL
装置から受取つた応答を局部バスに送る。もし遠
隔ISL装置が行先装置からACK、NAK、又は
WAIT信号を受取ると、局部ISL装置は局部通信
バスに対して同様な応答を発する。 各ISL装置は、１つのバス上のバス転送を割込
みこれを異なるバス上に再び開始する時毎に、メ
モリー、Ｉ／Ｏコントローラ又はプロセサのバ
ス・ビジビリテイを得る。各ISL装置はマスクお
よび変換RAMにおけるデータの記憶を介して構
成されてあるメモリー・アドレス、CPUアドレ
スおよびチヤネル番号に応答する。システムのオ
ペレーシヨンの間、各ISL装置は全てのバス通信
量を監視し、サイクルが指向される遠隔バス上の
行先装置の代りにある範囲の識別数内の個々のバ
ス要求サイクルに応答する。局部ISL装置がある
バス要求サイクル（BSDCNN）に応答する時、
これと同時に遠隔ISL装置は遠隔バス上でバス要
求サイクルを再開する。行先装置からの応答サイ
クルは逆の方向の同様な経路に従い、最後に元の
装置に対して送られる。 以下に説明するISL構成モードを除いては、
ISL装置は最小のソフトウエアのビジビリテイを
有する。その目的は透過性を有するISL装置を提
供して、これにより同じバス上に存在する２つの
装置間に生じる同じ機能を異なるバス上の２つの
装置間に生じることを許容する。 １つのISL装置が２つの通信バスを連結するた
め、この装置は多重バスの構成における一構成要
素として使用できる。ISL装置は、１つのバス延
長から、共用される記憶容量と、中央処理装置対
中央処理装置の割込み、およびＩ／Ｏコントロー
ラに対する２重アクセスを要求する構成迄の範囲
のどんなシステム構成でも支持ができる。更に、
リンクされたシステムは多重ISL装置によりリン
クされたある多重バスを含んでよい。 第５図および第６図 第５図は簡素化した機能ブロツク図で、通信バ
ス間の情報の転送中に実施される動作の順を示し
ている。第６図はタイミング図により動作の同じ
順序を示す。 第５図においては、要求サイクル
（BSDCNN）が通信バス６０とインターフエー
スする装置により生成される。要求サイクルの
間、要求されるサイクルのタイプに対応するフア
イル・レジスタ６１ａの場所は別の要求がこの時
レジスタ・フアイルに存在するかを決定するため
走査される。フアイル・レジスタ場所が空白の場
合、BSDCNN信号と関連するデータが局部フア
イル・レジスタ６１ａに記憶される。更に、関連
するISLインターフエース装置６２ａが通信バス
６０の要求のための手段として作用できるかどう
かを決定される。もしそうでなければ、
BSDCNN信号は無視される。ISLインターフエ
ース装置が信号を受入れられる場合は、ACK又
はWAIT応答が通信バス６０に送られる。特に、
もし通信が伝送される装置が１つの通信バス６３
とインターフエースする記憶装置であれば、
ACKは通常１つの応答として送出される。もし
この装置がPCUならば、周辺装置がACK、
NAK、又はWAITを生成するかどうかを決定す
る迄WAITが生成される。この時通信バス６０
が解放されて別のサイクル要求の処理を続行す
る。ISLインターフエース装置６２ａが局部バス
要求に対する一手段として作用することが決定さ
れた後この装置が一時的に使用中の状態になる場
合は、この装置はWAIT応答で応答する。 情報が転送されるべき装置が使用可能であるこ
との確認の後、局部ISLサイクルをISL装置６１
内で計画する。この計画は、通信バス６３により
開始される応答又は要求との競合を避けるために
必要とされる。ISL装置における第１の局部サイ
クルが完了すると、ISL装置６２ａは通信バス６
０からのアドレス、制御およびデータ信号でロー
ドされる。ISL装置６４における遠隔サイクルが
完了してISLインターフエース装置を空にする迄
第２の局部サイクルは開始されない。前記計画に
関連して、ISL装置も又、記憶要求がこれ等を他
の装置に置換し局部サイクルが遠隔サイクルを置
換する優先規定に従う。ISL装置６４が遠隔サイ
クルに入る時、ISLインターフエース装置６２ａ
に記憶される情報はフアイル・レジスタ６４ｂに
転送される。この時、ISL装置６４はMYDCNN
信号を通信バス６３に発しようとする。バス・サ
イクルがISL装置６４に与えられる時、フアイ
ル・レジスタ６４ｂに記憶された情報は通信バス
６３とインターフエースするアドレス指定された
装置に送られる。通信バス６０により与えられる
情報は、これにより実質的にその元の形態で通信
バス６３に転送される。 通信バス６３とインターフエースする装置が通
信バス６０とインターフエースする装置と連絡す
るサイクル要求を開始する場合、前記の動作が反
復されて局部サイクル動作がISL装置６４に生
じ、遠隔サイクル動作がISL装置６１に生じる。
特に、通信バス６３はフアイル・レジスタ６４ａ
に記憶されたBSDCNN信号を発する。この時局
部ISLサイクルが開始されて通信バス６３から
ISLインターフエース装置６２ｂへのアドレス、
制御およびデータ信号を記憶する。ISL装置６１
における遠隔ISLサイクルの発生と同時に、ISL
インターフエース装置６２ｂに記憶された情報は
フアイル・レジスタ６１ｂにより通信バス６０に
送られる。 第６図においては、波形６５がサイクル要求に
応答して通信バスにより発されるBSDCNNを示
し、波形６６は局部ISLサイクルの発生を示す。
波形６７は、情報が局部フアイル・レジスタから
ISLインターフエース装置を介して遠隔レジス
タ・フアイル迄転送される期間を示す。波形６８
は遠隔ISLサイクルの発生を示し、波形６９は遠
隔レジスタ・フアイルと遠隔通信バスとインター
フエースする装置との間の通信が確保される期間
を示す。 第６図の波形は近似図であつて正確な期間を示
すものでないことを理解すべきである。これは必
らず生ずる波形の発生順序を示すものであつて持
続期を示すものではない。 第１の局部通信バスが、通信バスとインターフ
エースする局部ISL装置により受取られるパルス
６５ａにより表示されるBSDCNN信号を生成す
る。もしインターフエース装置が使用可能であれ
ば、局部通信バスにより与えられる情報はインタ
ーフエース装置において記憶される。これと同時
に、局部ISL装置は、信号BSDCNNに対する応
答が生成されてISLインターフエース装置の可用
度を示すパルス６６ａにより表わされる局部ISL
サイクルに入る。６７ａで示される転送サイク
ル・パルスの発生と同時に、遠隔ISLサイクル要
求が計画される。パルス６８ａで示される如き遠
隔サイクルの間、ISLインターフエース装置に記
憶される情報は遠隔通信バスとインターフエース
する遠隔フアイル・レジスタに送られる。これと
同時に、遠隔ISL装置によりバス・サイクル要求
が行われ、バス・サイクルは優先順位に基いて
ISL装置に対して使用可能となる。パルス６９ａ
で示される如きこの期間中、BSDCNNサイクル
がパルス６９ａに応答して遠隔通信バス上に生成
されて通信バスとインターフエースする装置と遠
隔フアイル・レジスタとの間の通信チヤネルを確
保する。これと同時に局部通信バスにより与えら
れる情報は遠隔通信バス上におかれる。この時、
情報を有するチヤネル番号によりアドレス指定さ
れる装置は情報を受取つてACK信号を発するか、
あるいは前述の如くNAK又はWAIT信号を発す
る。 第７図 第７図は、機能ブロツク図で本発明を実施する
別のシステムのアーキテクチユアを示し、この場
合、複数の通信バスはデータ処理システムの全て
のPCUがインターフエースされ得る１つの通信
バスとインターフエースできる。更に、もし仮想
の記憶概念が用いられると、遠隔システムの記憶
装置が１つの通信バスとインターフエースされ、
局部のシステムの記憶装置は直接CPUと連絡す
るこれ等の通信バスとインターフエースされ得
る。 第７図において、遠隔記憶装置７０〜７２およ
びISL装置７３と７４は通信バス７５と電気的に
接続する。ISL装置７３は更に、通信バス７７に
接続されたISL装置７６と電気的に接続する。更
に、ISL装置７４は通信バス７９と接続された
ISL装置７８と電気的に連絡する。又、CPU８０
とISL装置８１と局部記憶装置８２も通信バス７
９と接続されている。更に、CPU８３とISL装置
８４と局部記憶装置８５は通信バス７７と接続さ
れる。 このように、これ迄に述べたシステムのアーキ
テクチユアは仮想記憶の概念の使用を可能にする
が、CPU８３は局部記憶装置８５のみならず遠
隔記憶装置７０〜７２もアクセスできる。同様
に、CPU８０は局部記憶装置８２と遠隔記憶装
置７０〜７２をアクセスできる。 ISL装置８１は、更に通信バス８７に接続され
るISL装置８６と電気的に連絡する。ISL装置８
４は通信バス８７に接続されたISL装置８８と電
気的に連絡する。複数のPCU８９も又通信バス
８７に接続されてCPU８０と８３の共通情報出
所に対するアクセスを行う。 第８図 第８図は、更に詳細な機能的なブロツク図によ
り１つのISL装置におけるデータのフローを示す
ものである。このISL装置に対する制御論理につ
いては第１４図の説明に関して以下に記述する。 データ・トランシーバ９０は局部通信バスから
データを受取り、このようなデータを記憶のため
４×16ビツトのデータ・フアイル・レジスタ９２
の入力側に接続される16ビツトのデータ・バス９
１に与える。このバス９１は又、データ・フアイ
ル・レジスタ９２に記憶されたデータとの比較の
ためバス・コンバータ９３の１入力側に接続され
る。バス９１のデータ・ビツト零回線はマスタ
ー・クリア・ゼネレータ９４の入力に接続され
る。このマスター・クリア・ゼネレータは、更
に、24ビツトの局部アドレス・バス９６のビツト
回線８乃至１６によつて６ビツトの初期設定命令
を受取る。前記入力信号に応答して、前記ゼネレ
ータは導線９７上にマスター・クリア信号を発し
て、第１４図の説明に関連して更に説明する如く
ISL装置をリセツトする。 バス９６は、局部通信バスからアドレス情報を
受取るアドレス・トランシーバ９８の出力に接続
される。バス９６の回線８〜１６はアドレス検出
のためISLアドレス・コンバータ９９の入力側に
与えられ、ビツト回線０〜９は10ビツトの記憶ア
ドレス・マルチプレクサ１００のI2入力に与えら
れる。データ・ビツト回線０〜１は、Ｉ／Ｏ出力
ロード指令に対する応答期間中マルチプレクサ１
００のI1入力側に与えられる。バス９６のビツト
回線８〜１７は10ビツトのチヤネル・アドレス・
レジスタ１０１のI2入力側に与えられ、ビツト回
線１８〜２３は機能デコーダPROM１０２の入
力側に与えられる。バス９６は更に、記憶のため
４×24ビツトのアドレス・フアイル・レジスタ１
０３に与えられ、データ・フアイル・レジスタ９
２の内容との比較のためバス・コンパレータ９３
の第２の入力側に与えられるのである。 アドレス・レシーバ１０４は遠隔通信バスから
アドレス情報を受取り、この情報を、ビツト回線
２０乃至２３からなる４ビツトのバス１０７によ
り機能コード・デコーダ１０６の入力側に接続さ
れる24ビツトの３状態アドレス・バス１０５に与
える。アドレス・バス１０５のビツト回線２０乃
至２３はPROM１０２の４ビツト出力側に接続
される。バス１０５のビツト回線５乃至１７は13
ビツトのRAM制御レジスタ１０８の出力側に接
続され、ビツト０〜23はバス１１０によりアドレ
ス・フアイル・レジスタの23ビツト出力に対して
接続される。更に、バス１０５はバス・コンパレ
ータ９３の24ビツト入力側に接続され、バスのビ
ツト回線８〜２３はアドレス・マルチプレクサ１
１１のI2入力側に接続される。このバスのビツト
回線１４〜１７はアドレス・マルチプレクサ１１
２のI1入力側に接続されている。バス１０５のビ
ツト回線１４〜１７は16×４ビツトのCPU出所
変換RAM１１３の４ビツトの入力I1に接続され、
ビツト回線１４〜１７はCPUアドレス・レジス
タ１１４の４ビツト入力I2に又ビツト回線０〜２
３はISLインターフエース出力ドライバ１１５の
24ビツト入力に、ビツト回線８〜１７はレジスタ
１０１の10ビツトの入力I2に接続される。 遠隔通信バスからのデータはデータ・レシーバ
１１６を経て16ビツトの３状態データ・バス１１
７に与えられ、そのビツト回線２〜１５は10ビツ
トのRAM順算カウンタ１１８の入力側に与えら
れる。このカウンタ１１８は３ビツトの書込み可
能制御信号を導線１１９に与え、又10ビツトのカ
ウントをバス１２０によりRAM制御レジスタ１
０８の入力側に与える。更に、データ・バス１１
７は、データ・フアイル・レジスタ９２からの情
報を３状態バスに与える16ビツトのデータ・フア
イル・トランスミツター・レジスタ１２１の出力
側に接続される。レジスタ１２１の入力は、バ
ス・コンパレータ９３の16ビツト入力と、デー
タ・フアイル・レジスタ９２の出力と、マルチプ
レクサ１１１の16ビツト入力I1に接続される。マ
ルチプレクサ１１１に対する第３の入力I3は、そ
の第２の入力I2が４ビツトのバス１２２に接続さ
れるアドレス・マルチプレクサ１１２の出力側に
接続されている。マルチプレクサ１１１の16ビツ
ト出力はアドレス・トランシーバ１２３の入力側
に与えられる。アドレス・トランシーバ１２３の
出力は局部通信バスに与えられる。 データ・フアイル・レジスタ９２は局部通信バ
ス・サイクルの間バス・コンパレータ９３にデー
タを与え、応答サイクルの間アドレス・マルチプ
レクサ１１１に、内部ISLサイクルの間データ・
フアイル・トランスミツタ・レジスタ１２１にデ
ータを与える。 データ・バス１１７のビツト回線６〜１５は、
その書込み可能入力I2がデータ・バス１１７のビ
ツト５データ入力に接続される11ビツトの記憶ア
ドレス変換RAM１２５によつて1.0KのI1入力側
に与えられる。RAM１２５に対する第３の入力
はマルチプレクサ１００の10ビツト出力側に接続
される。10ビツトの記憶照合レジスタ１２６の入
力側か、10ビツトのIOLD（入力／出力ロード）
レジスタ１２７のいずれかに対して、前記RAM
が変換された記憶アドレス・データの10ビツトを
与える。このRAM１２５は又、内部データ・マ
ルチプレクサ１２９の入力に至る導線１２８によ
り的中ビツト制御信号を与える。レジスタ１２６
の出力は、10ビツトの３状態バス１３０によりマ
ルチプレクサ１２９の第２の入力に対し、又ドラ
イバ１１５を経て遠隔通信バスに対して与えられ
る。レジスタ１２７の出力は、バス１３０により
ドライバ１１５およびマルチプレクサ１２９の第
３の入力側に与えられる。 データ・バス１１７のビツト回線６〜９はレジ
スタ１１４のI1入力側に与えられ、このレジスタ
の出力は16×４ビツトCPU定義RAM１３１のI1
入力側に与えられる。RAM１３１に対するI2入
力はデータバス１１７のビツト回線０〜３に接続
され、RAMに対するI3入力データ・バス１１７
のデータ・ビツト３回線に接続される。RAMの
出力は、マルチプレクサ１２９の４ビツト入力I5
とドライバ１１５の４ビツト入力に与えられる。 データ・バス１１７のビツト回線６〜９は４ビ
ツトの割込みチヤネル・レジスタ１３２に接続さ
れ、ビツト回線０〜１５はタイマー兼状況論理装
置１３３の入力側に、ビツト回線１０〜１５は６
ビツト割込みレベル・レジスタ１３４の入力側
に、ビツト回線０〜１５はデータ・マルチプレク
サ１２９の16ビツト入力I1に接続される。デー
タ・バス１１７のビツト回線０〜４は５ビツト・
モード制御レジスタ１３５の入力側に接続され、
ビツト０〜３は４ビツトCPU出所アドレス・レ
ジスタ１３６のI1入力側とレジスタ１３６のI1入
力側に、ビツト回線６〜９はレジスタ１３６のI2
入力側に接続される。データ・バス１１７のビツ
ト回線３はCPU行先RAM１３１の書込み可能入
力に与えられる。 レジスタ１３２の４ビツト出力は、前に説明し
たように、バス１２２によりアドレス・マルチプ
レクサ１１２のI2入力側と、データ・マルチプレ
クサ１２９の４ビツト入力I4に与えられる。論理
装置１３３は、ISL状況ビツトをマルチプレクサ
１２９のI3入力側に与え、レジスタ１３４の出力
はデータ・マルチプレクサのI2入力側に与えられ
る。モード制御レジスタ１３５の出力は、第１４
図の説明に関連して更に説明する制御ロジツクに
与えられる。レジスタ１３６の４ビツト出力は
RAM１１３のI2入力側に与えられ、このRAM
の出力はデータ・マルチプレクサ１３７のI1入力
側に与えられる。 データ・マルチプレクサ１３７に対するI2入力
は、データ・マルチプレクサ１２９の出力側と、
データ・マルチプレクサ・レジスタ１３８のI3入
力側と、ISL出力ドライバ１３９を経て遠隔通信
バスとに接続される。データ・マルチプレクサ１
３８の出力はデータ・マルチプレクサ１３８のI2
入力側に与えられる。データ・マルチプレクサ１
３８に対するI1入力は16進ロータリ・スイツチ１
４０のISLアドレス出力側に接続され、マルチプ
レクサの出力はデータ・トランシーバ１４１を経
て局部通信バスに対して与えられる。 マルチプレクサ１３８はトランシーバ１４１に
対する16ビツト出力を与える。この出力の６〜９
ビツトはマルチプレクサ１３７により与えられ、
ビツト０〜５および10〜15はマルチプレクサ１２
９により与えられる。マルチプレクサ１２９の出
力のビツト０〜15はドライバ１３９に与えられ
る。 1024×１ビツトのRAM１４２の１入力はレジ
スタ１０１の出力側に接続される。RAM１４２
に対する書込み可能入力I2はデータ・バス１１７
のビツト４回線に接続され、RAMの出力はデー
タ・マルチプレクサ１２９のI8入力側に与えられ
る。 更に第１４図の説明に関連して説明する制御ロ
ジツクは、サイクル・ゼネレータ１４６の入力側
に至る導線１４３〜１４５上に制御信号を与え
る。これに応答して、ゼネレータ１４６は更に説
明するようにタイミング信号を発する。 通信バスの作用の簡単な説明は、通信バスから
ISL装置により受取られる指令および他の情報の
タイプと書式の理解のためのものである。次に、
ISL／バス・インターフエースの説明の後にISL
間インターフエースの説明と、特定のバス・サイ
クル要求に応答する第８図のISL装置の作用の説
明が続く。 通信バスは、これとインターフエースする全て
の装置に対する共通の通信経路を提供する。この
バスは非同期構造となつており、これにより同じ
システム内で種々の速度の諸装置が有効に作動す
ることを可能にする。バスの両方向特性のため２
つの装置が一時に通信することができる。両装置
間の情報の転送はマスター／スレーブ関係を形成
し、バスに対するアクセスを要求し与えられる装
置はマスターとなりマスターによりアドレス指定
される装置はスレーブとなる。 全ての情報転送はマスターからスレーブに対し
て行われ、各転送はバス・サイクルと呼ばれる。
このバス・サイクルは、要求側（マスター）がバ
スの使用を要求する期間である。もしより高い優
先順位の他の装置がバス要求を行わなければ、こ
のバスの使用は要求側（マスター）に許与され
る。次にマスターはその情報をスレーブに送り、
スレーブはこの通信を確認する。 もしマスターの要求が応答を要求するならば、
応答側のスレーブ装置はマスターの役目をとり、
要求側の装置（前のマスター）はスレーブとな
る。マスターとスレーブ間の通信は、スレーブが
データを転送中スレーブから応答を要求する。こ
の場合、情報に対する要求は１サイクルを必要と
し、要求側への情報の返送はこのタスクの完了の
ために別のバス・サイクルを必要とする。 マスター装置は、バスのアドレス回線上にスレ
ーブ装置のアドレスをおくことによりスレーブと
してバス上の他のどんな装置でもアドレス指定で
きる。24のアドレス回線があり、これは記憶照合
（BSMREF）信号の状態に従つて２つの解釈のい
ずれかを取り得る。もしBSMREF信号が論理値
１のレベルにあるならば、下記の様式がアドレス
回線に与えられる。
【表】 もしBSMREF信号が誤りであれば、下記の様
式がアドレス回線に与えられる。
【表】 １つのバスには３つのタイプの通信が許され
る。即ち、記憶転送、Ｉ／Ｏ転送、および割込み
である。１つのバス上の各装置が制御情報、デー
タ又は割込みを転送中、これ等の装置はチヤネル
番号により相互にアドレス指定する。チヤネル番
号に従つて、６ビツトの機能コードが転送されて
実施すべき機能を指定する。 マスター装置がスレーブ装置から応答を要求す
る場合、マスター装置はバス書込み（BSWRIT
−）信号を論理値零のレベルに変換する。更に、
マスター装置はそれ自体の識別属性をチヤネル番
号によりスレーブ装置に対して与える。これは、
下記の如くバスのデータ回線上に符号化されてい
る。
【表】 チヤネル番号は、記憶アドレスによつてのみ識
別される記憶を除いてシステム内の各装置に対し
て存在する。スレーブ装置のチヤネル番はあらゆ
る非記憶転送に対するアドレス・バス上に現われ
る。各装置はこのチヤネル番号をそれ自体の内部
に記憶されるチヤネル番号と比較する。このが等
しいことを検出する装置はスレーブ装置であり、
前記サイクルに応答しなければならない。この応
答サイクルは非記憶照合転送によりマスター装置
に向けられる。第２の半バス・サイクル
（BSSHBC−）信号はこのバス・サイクルをマス
ター装置により待機されるバス・サイクルとして
識別する転送を伴う。 CPUチヤネル番号は00016乃至00F16の範囲に制
限される。チヤネル番号の６つの最上位ビツトは
CPUロジツクにより零に固定され、最下位の４
ビツトだけが使用可能となる。CPUチヤネル番
号は他のどんな装置によつても使用されない。 表2Aと2Bは、各々が１つ又は２つのバス・サ
イクルを要求する共通タイプのバス操作を列記す
る。書込み操作と考えられる情報転送は１つのバ
ス・サイクルを必要とするが、読出し操作と考え
られる転送は応答のため別のバス・サイクルを必
要とする。
【表】
【表】 表３は、ISLロジツクをバスとインターフエー
スするために使用される信号の完全リストを提供
する。更にこれ等の信号は第９図に示されてい
る。下記のインターフエース信号は、別の装置か
らのバス・サイクルに対する要求の開始、受諾又
は拒絶のいずれかを行うため通信バス上の装置に
より要求される初期接続機能を提供する。信号の
説明においては、用語「真」および「偽」は信号
の簡略記号と関連するプラスおよびマイナスに関
して解釈されねばならないことを理解すべきであ
る。例えば、BSREQT−は真の時の論理値零に
あり、偽の時は論理値１のレベルにある。しか
し、信号BSAUOK＋は真の時論理値１のレベル
であるが偽の時は論理値零のレベルにある。 バス要求（BSREQT−）信号は、真の時バス
に接続された各装置の１つ以上が１つのバス・サ
イクルを要求していたことを示す。この信号が偽
の時、要求は一切存続していない。データ・サイ
クル・ナウ（BSDCNN−）信号は、真の時は特
定のマスター装置（即ち、CPU、メモリー又は
制御装置）が所要のバス・サイクルを与えて特定
のスレーブ装置により使用するため情報をバス上
においたことを示す。この信号が偽の時は、バス
は使用中でなく、バス・サイクル間にある。肯定
応答（BSACKR−）信号は、真の時にはマスタ
ー装置に対してスレーブ装置がマスター装置から
の特定の転送を受取り受入れたことを表示する。
否定応答信号（BSNAKR−）は、マスター装置
に対してスレーブ装置が特定の転送を拒絶してい
ることを表示する。例えば、スレーブ装置は、使
用中の制御装置がデータ転送のためアドレス指定
される時、転送の受入れを拒絶するかも知れな
い。待機信号（BSWAIT−）は、真の時はマス
ター装置に対して、スレーブ装置がこの時特定の
転送を受入れることができないことを表示する。
スレーブ装置は一時的に使用中であり、又マスタ
ー装置は転送が肯定応答される迄連続的な再試行
を開始しなければならない。 下記の信号は、１つのバス・サイクルの間情報
の転送を行う。このバス・データ・ビツト回線
（BSDT00−乃至BSDT15）は、１つのデータ・
ワード、チヤネル番号符号化、下位のアドレス・
ビツト、又は優先順位レベルの復号に対して実施
されるべき操作に従つて様式化できる。このよう
に、データ、アドレス、制御、記録、又は状況の
諸情報は通信バスの16データ回線により反映され
得る。１つのバスの24のアドレス回線（BSAD00
−乃至BSAD23−）は、800万個のワードからの
１つを選択するため１つの23ビツトの主記憶装置
アドレスに対して様式化できる。このアドレス回
線は又、チヤネル番号コード、回線１８乃至２３
上のＩ／Ｏ機能コード、又は以下に更に説明する
IOLD操作のための３つの全ての組合せに対して
様式化できるのである。
【表】
【表】 下記の信号は、１つのバス・サイクルの間に情
報の転送および制御を行うデータ、アドレス、お
よび情報の制御信号として作用する。記憶照合信
号（BSMREF−）は、真の時、バス・アドレス
回線０乃至23がマスター装置からの完全な主記憶
装置アドレスを含むことを表示する。偽の場合
は、BSMREF−信号は、このバス・アドレスが
回線18乃至23上に機能コードを持つか持たない回
線８乃至17上のチヤネル番号を含むこと、あるい
はこのバス・アドレス回線が回線０乃至７上に主
記憶装置モジユール・アドレス・コードを含むこ
とを示す。書込み信号（BSWRIT−）は、真の
時、マスター装置がデータをスレーブ装置に対し
転送中であることを表示する。この信号が偽の時
は、開始バス・サイクルは読出し要求を信号し、
バスのデータ回線は要求側の装置のチヤネル番号
を含む、もしスレーブ装置がこの要求を受入れる
ならば、第２の半バス・サイクル（BSSHBC）
内に読出し応答で回答することが予期される。
BSWRIT−信号は、制御装置又はCPUのメモリ
読出し要求およびCPUI／Ｏ読出し指令を除く全
ての操作について真である。これ等の操作は、別
のバス転送により情報をマスター装置に対して与
える応答要求を要求する。第２の半バス・サイク
ル（BSSHBC−）信号は、真は時は、マスター
装置に対して、スレーブ装置により生成されるそ
の時の情報が最初のバス・サイクルの間前に要求
された情報であることを表示する。 バイト（BSSYTE−）信号は、真の時、その
時の転送がワード転送ではなくてバイト転送であ
ることを表示する。この信号は、メモリー書込み
操作の間にのみ使用される。ロツク（BSLOCK
−）信号は、真の時は、マスター装置が記憶装置
ロツク・フリツプフロツプの状況において変更を
要求することを表示する。このBSLOCK−信号
は又、割込みなしに要求側の装置に対して３つの
サイクルの実行を可能にする３サイクルの読出
し／修正／書込み操作をも可能にする。第１のサ
イクルは読出しサイクルで、バス・サイクルのア
ドレス回線が記憶アドレスを含み、バスのデータ
回線が要求側の装置のチヤネル番号を含む。第２
のサイクルは応答サイクルで、バスのアドレス回
線は要求側の装置のチヤネル番号を含み、バスの
データ回線は主記憶装置から読出されたデータを
含む。第３のサイクルは書込みサイクルで、バス
のアドレス回線は記憶アドレスを含み、バスのデ
ータ回線はメモリーに書込まれるべきデータを含
む。このように、１つの装置は、１つのバス上の
別の装置による読出し／修正／書込みの割込みを
阻止しながら特定の記憶場所の読出しおよび修正
ができる。しかし、メモリーは、前記の３サイク
ルの２番目に続いて他の記憶要求によつてアクセ
スが可能である。 ２倍プル（BSDBPL−）信号は、真の時は、
マスター装置がスレーブ装置から１つの２倍ワー
ド・オペランドを要求中であることを表示する。
最初の第２半バス・サイクルの間、信号は
BSDBPL−は要求側の装置に戻されて別のワー
ドが続くことを表示する。 次の信号回線は、使用可能な装置に対する主記
憶装置エラー通知信号と、１つの通信バス上にお
かれるアドレスおよび（又は）情報ビツトと共に
用いられる奇数パリテイ信号に対する２路のバ
ス・パリテイ回線を提供する。２本回線は、バス
継続検査を行い、各装置における常駐論理テスト
の保全性をテストする。バス・レツド・エラー信
号（BSREDD−）はEDACロジツクを含み主記
憶装置によつてのみ生成される。この信号は、真
の時、読出し操作の第２半バス・サイクルの間メ
モリーが１つのエラーを検出したことを表示す
る。バス・イエロー・エラー信号（BSYELO−）
はEDACロジツクを含む主記憶装置によつてのみ
生成される。この信号は真の時、読出し操作の第
２半バス・サイクルの間メモリーがエラーの検出
および訂正を行つたことを表示する。バス・アド
レス・パリテイ信号（PSAP00−）の論理レベル
はアドレス・ビツト０乃至７（即ち、モジユー
ル・アドレス・ビツト）に対する奇数パリテイを
提供する。バス・データ・パリテイ左方バイト信
号（BSDP00−）の論理レベルは、16ビツトのデ
ータ・ワードのビツト０乃至７に対する奇数パリ
テイを提供する。バス・パリテイ右方バイト信号
（BSDP08−）の論理レベルは、16ビツトのデー
タ・ワードのビツト８乃至15に対する奇数パリテ
イを与える。バス特性論理テスト・アウト／イン
信号（BSQLTO−およびBSQLTI−）は静的保
全性信号で、これはも継続的に真であれば、各テ
ストが成功裡に完了したことを表示する。信号
は、バスの一端部から他端部又はその逆の装置か
ら装置に中継される。この作用のため全ての使用
可能な装置に対する連続性検査が効率的に行われ
る。 タイ・ブレーキング信号（BSAUOK＋乃至
BSIUOK＋）と呼ばれる信号が９つあり、その
全ては、バス・サイクルを要求する装置に対する
使用可能状態を提供するため真でなければならな
い。もし１つ以上の装置が同時に１つのバス・サ
イクルを要求するならば、このサイクルは前述の
如く位置的な優先順位に基いて唯一の装置に与え
られる。メモリーは最も高い位置的な優先順位を
有し、CPUは最も低い順位を有する。従つて、
同時の要求条件下では、最高順位の要求装置は全
ての９つのタイ・ブレーキング信号から真の使用
可能信号を受取る。残りの要求側装置はその順位
の下る相対的位置に従つて８以下を受取る。 信号（BSMYOK＋）は次に低い順位の装置に
対して、生成装置およびある他の更に位置的順位
の高い装置が予め定めた期間内に１つのバス・サ
イクルを要求しなかつたことを表示する。従つ
て、必要に応じて１つのバス・サイクルが低順位
の装置に与えられる。 以下の制御信号は、これ等がバス・サイクルの
正規の開始および制御において実施する諸機能に
対して非同期的関係にある。割込み再開信号
（BSRINT−）は、真の時、全ての制御装置が否
定応答信号によりCPUに前に拒絶された割込み
を再開することを許容する。マスター・クリア信
号（BSMCLR−）は、CPU制御盤上に位置する
マスター・クリア・ボタンが押されるか、パワ
ー・オン・シーケンスが動作中であることを表示
する。もしこれ等の条件のいずれかが存在するな
らば、初期設定操作が全ての使用可能な装置に対
して有効に実施される。バス・パワー・オン
（BSPWON＋）信号が真ならば、全ての電源部
が正確に機能していることを表示する。電源が安
定している時は、この信号は真の状態に変換し、
電源異常の数ミリ秒前に偽の状態に変換する。 通信バスは、全てのバス結線の所要の等しい電
気的特性を与える１グループのトランシーバによ
りISL装置とインターフエースして、これにより
データ・アドレスおよび殆んどの制御信号のISL
装置に関する出入りを許容する。 ISL装置間のインターフエースは、第１０図に
おける全体的な機能ブロツク図において示され
る。ISL装置間で交換されるインターフエース信
号は第１１図および第４図に示されている。
【表】
【表】 非同期ISL間インターフエースは第１０図に示
す如く２つの同じ両方向性バスからなり、これに
よりISL装置間の並列の両方向の処理を行う。第
１１図は２つのバスの一方における情報転送を示
す。以下の項はこのようなバス上に現われるISL
信号を簡単に説明する。 局部ISL装置が遠隔ISL装置に対して転送する
情報を有する時、局部ISL装置は遠隔ISL装置に
対して遠隔ストローブ（RMTSTB＋）信号を発
する。この遠隔ISL装置は、RMTSTR＋信号を
含む４つの制御信号の状態によりバス・サイクル
のタイプの識別ができる。バス・サイクルの各タ
イプ（即ち、記憶要求、記憶応答、再試行要求、
および再試行応答）に対して１つの制御信号があ
る。遠隔ISL装置はRSTSTR＋信号を用いて４
つの制御信号をその制御ロジツクの優先順位回路
網にストローブし、転送完了バス信号
（XFRDUN＋）を局部ISL装置に対して送ること
により情報の受取りを確認する。局部ISL装置が
XFRDUN＋信号を受取る時、転送サイクルが完
了する。 記憶要求生成（GENMRQ−）信号は、真の
時、局部ISL装置が局部記憶要求サイクルを完了
して遠隔記憶要求サイクルを実施するため遠隔
ISL装置を要求中であることを表示する。記憶応
答生成（GENMRS−）信号は、真の時、局部
ISL装置が局部記憶応答サイクルを完了し、遠隔
記憶応答サイクルを実施するため遠隔ISL装置を
要求中であることを表示する。再試行要求生成
（GENRRQ−）信号は、真の時は、局部ISL装置
が局部再試行要求サイクルを完了し、遠隔再試行
要求サイクルを実施するため遠隔ISL装置を要求
中であることを表示する。再試行応答生成
（GENRRS−）信号は、真の時、局部ISL装置が
局部再試行応答サイクルを完了し、遠隔再試行応
答サイクルを実施するため遠隔ISL装置を要求中
であることを表示する。再試行応答（RMRESP
−）信号は、真の時は、遠隔再試行要求サイクル
の間遠隔ISL装置が応答を受取つたことを表示す
る。RMRESP−信号は局部ISL装置により使用
されて、２つの遠隔通信バス応答回線、ACKと
NAKにストローブし、バス比較サイクルを開始
する。遠隔バス肯定応答（RMACKR＋）信号
は、真の時、遠隔対が遠隔通信バスから確認応答
（ACK）を受取つたことを表示する。この信号は
再試行要求サイクルの間使用され、このサイクル
ではスレーブ装置の応答はマスター装置に対して
応答を発する前に得られねばならない。遠隔バス
否定応答（RMNNAKR＋）信号は、真の時、遠
隔ISL装置が遠隔通信バスから否定応答（NAK）
を受取つたことを表示する。再試行要求サイクル
の間RMNAKR＋信号が使用され、このサイク
ルではスレーブ装置の応答がマスター装置に対し
て応答を発する前に得られねばならない。回答確
認（ANSWAK＋）信号は、真の時、局部ISL装
置が局部再試行要求サイクルを完了する間肯定応
答（ACK）を転送したことを表示する。この
ANSWAK＋信号は、関連した再試行応答サイク
ルの取扱いの際タイミング信号として遠隔ISL装
置により使用される。 チヤネル番号変換（XLATOR＋）信号は、真
の時、局部ISL装置が局部通信バス上のCPUチヤ
ネル番号を検出したことを表示する。信号
XLATOR＋の受取りと同時に、遠隔ISL装置は
通信バスのビツト６乃至９上でCPUチヤネル番
号の変換を行う。この信号XLATOR＋は、ISL
装置がCPU間の割込みを転送中、又は出力割込
み制御指令又は入力割込み制御指令のいずれかの
処理中に使用される。 遠隔機能（RMTFUN＋）信号は、真の時は、
局部ISL装置が遠隔ISL装置にアドレス指定され
たISL指令を受取つたことを表示する。 ISLクリア（MYMCLR−）信号は、真の時、
局部ISL装置がクリア・シーケンスを実施中であ
ることを表示する。対接続（TWINCN−）信号
は、真の時、遠隔ISL装置が適正に接続されるこ
とを表示する。アドレス・パリテイ・エラー
（LCAPER＋）信号は、真の時、局部ISL装置が
通信バス・アドレス・パリテイ・エラーを検出し
たことを表示する。この信号の受取りと同時に、
遠隔ISL装置は遠隔通信バス転送の間不正確なア
ドレス・パリテイを生成する。このように、エラ
ーは通知前に実質的な行先に送出することができ
る。 データ・パリテイ・エラー（LCDPER＋）信
号は、真の時、局部ISL装置が通信バス・デー
タ・パリテイ・エラー又はバス・レツド・ラーを
検出したことを表示する。信号LDCPER＋の受
取りと同時に、遠隔ISL装置は、遠隔通信バス転
送の間不正確なデータ・パリテイおよびバス・レ
ツド・エラーを生成する。このように、エラーは
これが通知される前に実質的な行先に転送され
る。 違法記憶（NOXMEM−）信号は、真の時は、
遠隔ISL装置がロツクされない記憶書込み要求の
１つにおける否定肯定（NAK）応答を受取つた
ことを表示する。信号NOXMEM−の受取りと
同時に、局部ISL装置は違法資源割込みを生成し
ようとする。遠隔監視タイム・アウト
（WTIMOT＋）信号は、真の時、遠隔監視タイ
マーが時間切れとなつたことを表示する。信号
WTIMOT＋信号の受取りと同時に、局部ISL装
置は監視タイムアウト割込みを生成しようとす
る。遠隔デツド・マン・タイム・アウト
（RMTOUT−）信号は、真の時、遠隔ISL装置
が応答を受取らなかつたこと即ちACK、NAK、
WAIT応答のいずれも受取らなかつたことを表
示する。 ISL装置間の情報の転送は局部／遠隔関係を形
成する。情報を転送中のISL装置は局部ISL装置
として表示され、情報を受取りつゝあるISL装置
は遠隔ISL装置として表示される。ISL装置間の
全ての情報転送は局部から遠隔の方向であり、各
転送は転送サイクルと呼ばれる。 この局部／遠隔関係は通信バス上のマスター／
スレーブ関係と類似している。マスター装置がバ
ス上のバス・サイクルを要求する時、サイクルに
割込むISL装置は局部ISL装置となる。 バス・サイクル要求の他のタイプにおいては、
スレーブ装置はACK、NAK又はWAIT応答のい
ずれかで応答しなければならず、３つの応答のど
れかが生じ得る可能性が大である。このような場
合、ISL装置は、行先スレーブ装置が応答する迄
マスター装置に対して有意な応答を与えることが
できない。バス・サイクル応答の以下のタイプが
ある。即ち、Ｉ／Ｏ出力要求、Ｉ／Ｏ入力要求、
記憶読出し要求テスト兼セツト・ロツク信号、お
よび割込みである。 これ等のタイプのバス・サイクル要求の１つが
局部ISL装置で受取られる場合、ISL装置は
WAITと応答する。従つて局部バス上のマスタ
ー装置は、非WAIT応答が受取られる迄バス・
サイクル要求を再び開始するよう進行する。マス
ター装置はこのように占有される間、遠隔ISL装
置はスレーブ装置をアドレス指定してACK又は
NAK応答を得る。マスター装置からの次のバ
ス・サイクル要求と同時に、局部ISLはスレーブ
装置の応答を与える。遠隔バス上のスレーブ装置
をアドレス指定するISL装置は遠隔ISL装置とな
る。しかし、通信がある応答を要求する場合、前
のスレーブ装置がマスター装置となる。更に、前
の遠隔ISL装置は局部ISL装置となる。 １つのISL装置に生成される基本サイクルは３
つある。即ち、局部、遠隔、および転送の３サイ
クルである。局部サイクルは一般にアドレス・フ
アイル・レジスタ１０３とデータ・フアイル・レ
ジスタ９２における情報について作用するようエ
ントリする。局部サイクルは又、遠隔サイクル又
はフアイル情報サイクルが継続中でなく、ISL割
込み、記憶タイム・アウト又はＩ／Ｏタイム・ア
ウトが継続中の場合にも入る。局部サイクルは
又、RAMカウンタ１１８をカウント零から1024
迄増進し、ISL装置における全てのRAMの場所
を初期設定するマスター・クリア・シーケンスの
間にも生じる。ISL装置が局部サイクルに入つて
アドレス・フアイルとデータ・フアイルの情報を
処理する時、転送サイクルは一切進行しない。 遠隔サイクルには局部ISL装置から情報を受取
る遠隔ISL装置により入れられる。もし局部およ
び遠隔サイクル要求が同時に受取られるならば、
局部サイクル要求が最初に満たされる。遠隔サイ
クルは４つの遠隔ISL指令、即ち、記憶要求生成
指令、記憶応答生成指令、再試行要求生成指令、
又は再試行応答生成指令のいずれかに応答して生
じる。遠隔サイクルに入るには、ISL装置は局部
サイクル又はバス比較サイクルのいずれかになけ
ればならない。 転送サイクルは、局部ISL装置から遠隔ISL装
置へ情報を転送するために入る。遠隔ISL装置に
対するデータに転送する局部ISL装置は転送サイ
クルを生成し、対応する遠隔サイクルを生起させ
る。転送サイクルは、遠隔ISL装置における遠隔
サイクルの検出と同時に局部ISL装置により終了
される。 前記の各サイクルの生成においては、ISL装置
は３つの主な状態の１つにある。特に、CPU指
令はモード制御レジスタ１３５を３つの論理状態
即ちクリア、ストツプおよびオン・ラインの１つ
にISL装置をおくビツト・パターンでロードでき
る。状態間の変換はＩ／Ｏ出力制御指令又はパワ
ー・オン・シーケンスに応答して生じる。この
Ｉ／Ｏ指令は、局部又は遠隔通信バスのいずれか
らでも開始できる。 クリア状態は過渡的である。この状態には、
Ｉ／Ｏ出力制御指令がISL装置の初期設定を要求
する時、又はパワー・オン・シーケンスが開始さ
れる時に入る。クリア状態においては、局部
CPUは、RAM１２５の各変換記憶セルを論理値
１のレベルにセツトすることにより局部ISL装置
をリセツトできる。その結果、ISL構成情報が
RAM１１３，１２５，１３１，１４２から除去
される。従つて、ISL装置は、ISLチヤネル番号
に与えられたものを除いてどのバス・サイクルに
も応答しない。 ISL装置は、クリア状態から自動的に、あるい
はISL装置に停止状態に入ることを要求するＩ／
Ｏ出力制御指令に応答して停止状態に入る。オン
ライン状態から停止状態に入る時、ISL装置は、
停止状態の前に存在したRAM１１３，１２５，
１３１，１４２における全ての構成情報を保持す
る。停止状態にある間、ISL装置は、ISL装置の
チヤネル番号に向けられたバス・サイクルを除い
て、どのバス・サイクルにも応答しない。ISL装
置がＩ／Ｏ指令を受入れて構成情報を変更するの
は停止状態のみにおいてである。 特にISL装置にデータ転送モードに入ることを
要求するＩ／Ｏ出力制御指令に応答してオン・ラ
イン状態に入る。オン・ライン状態おいては、構
成制御指令でないことを前提してISLチヤネル番
号に向けられたバス・サイクルに対し、およびチ
ヤネル的中ビツトと呼ばれる論理値１を有する
RAM１４２の場所、および記憶的中ビツトと呼
ばれる論理値１のビツトを有するRAM１４３の
場所に向けられたバス・サイクルに対してISL装
置が応答する。しかし、ISL装置は特殊なテス
ト・モードにおいて動作するよう構成することが
できる。このテスト・モードは以下に更に説明す
るテストおよび検査の間に生じるバス応答と関連
する。 ISL装置は更に、Ｉ／Ｏ出力指令ワードにより
表示される５つの論理制御モードの１つにおかれ
る。制御モードは、クリア・モードと、ストツ
プ・モードと、再開モードと、循環モードと、
NAK再試行モードとを含む。 制御モード・レジスタ１３５により示される如
きクリア・モードは、下記の条件のどれかが存在
する時に生じる。即ち、(1)マスター・クリア機能
がISL装置に対する給電中活動状態にされる、(2)
電源異常の発生、(3)初期設定ビツト（バス９０又
は１１６のデータ・ビツト回線零）が出力制御指
令において可能にされる。又は(4)オペレータ制御
パネル上でマスター・クリア・ボタンが押された
時マスター・クリア機能が活動状態におかれる、
の４条件である。 最初の３条件のどれかの発生の結果、ISL装置
における全ての構成データの初期設定を惹起す
る。 マスター・クリア機能が活動状態に入れられる
時、ISL装置はその時の論理状態を維持し、ISL
構成は変化しない侭である。マスター・クリア・
シーケンスは局部および遠隔ISL装置の相方で同
時に開始される。このシーケンスは、割込みチヤ
ネル・レジスタ１３２と、割込みレベル・レジス
タ１３４と、モード制御レジスタ１３５を含む
ISLレジスタがクリアされる迄継続する。ISL装
置の割込みレベルはこれにより零にセツトされ
る。局部再試行サイクルはマスター・クリア・シ
ーケンスの間生成され、RAMカウンタ１１８は
1024のカウント（CNTR1K）迄増進される。信
号CNR1Kは有効である時、マスター・クリア・
シーケンスを終了させる。これと同時に、ISL装
置の全てのRAM場所が初期設定され、その後
ISL装置はその独自のISLチヤネル番号に向けら
れるバス通信量のみに応答する。 停止モードにおいては、全てのISL装置はそれ
自体のチヤネル番号に向けられたバス・サイクル
にのみ応答する。ISL装置を介して通信しようと
する命令は無視され、以降に述べるようにタイ
ム・アウトとなる。停止モードに入る前に受入れ
られる記憶即ちＩ／Ｏ読出しサイクルは停止モー
ドに入る前に完了される。 再開モードにおいては、ISL装置はオン・ライ
ン状態に戻る。このISL装置は、バス・サイクル
が構成制御指令でないことを前提として、その
ISLチヤネル番号に向けられたバス・サイクルに
応答する。更に、ISL装置はRAM１２５および
１４２の出力側の的中ビツトの発生に応答する。 論理状態とISL装置がとり得る論理制御モード
との間の関係は第１２図に示されている。ISL装
置がとり得る３つの論理状態は、オン・ライン状
態１５０と、停止状態１５１と、クリア状態１５
２である。もしISL装置がオン・ライン状態にあ
つてＩ／Ｏ出力制御ワード指令を受取り再開論理
制御モードに入るならば、オン・ライン状態には
論理制御ループ１５３により示される如くに再び
入る。もし論理決定フローやオン・ライン状態１
５０から停止状態１５１に変換するならば、ISL
装置は停止論理制御モードに入つてこのような変
換を行わねばらない。 ISL装置が停止状態にある間停止論理制御モー
ドに入ることを指令するＩ／Ｏ出力制御ワードを
受取ると同時に、停止状態には論理制御ループ１
５４により図示される如く再び入る。もしISL装
置が停止状態１５１からクリア状態１５２に変換
するならば、ISL装置はクリア論理制御モードに
入つて前記の変換を行わねばならない。クリア状
態１５２は第１２図の点線で示される如く一時的
なものである。クリア状態に入ると同時に、ISL
装置は点線の論理経路１５５により示された如く
停止状態１５１に自動的に変換する。又、クリア
状態には、クリア論理制御モードによつてオン・
ライン状態１５０からパワー・オン又はパワー・
オフ動作に応答して入ることもできる。もしパワ
ー・オフ条件がISL装置がオンライン論理状態に
ある間に生じるならば、ISL装置は約1.50ミリ秒
間オン・ライン状態に存続させられて通信バス間
の状態の通知を許容する。 Ｉ／Ｏ出力制御ワード指令が第８図のモード制
御レジスタ１３５に記憶される時、レジスタの出
力は所要のISL応答のタイプを制御ロジツクに対
して信号する。ビツト零が論理値１のレベルにあ
る時、マスター・クリア制御モードに入る。しか
し、ビツト１が論理値１である時、論理制御再開
モードに入る。ビツト１が論理値零のレベルにあ
る時、論理制御停止モードに入る。レジスタ１３
５のビツト２と３が循環論理制御モードを制御
し、ビツト４はNAK再試行論理制御モードを制
御する。特に、ビツト４が論理値１のレベルにあ
る時、ISL装置がNAK応答を発し、ビツト４が
論理値零のレベルにある時WAIT応答を発する。 循環論理制御モードおよびNAK論理制御モー
ドはISL論理状態に何の作用も及ぼさないため、
前記モードは状態ダイヤグラムには示さないこと
を了解すべきである。循環論理制御モードは、局
部および遠隔ISL装置および内部ISLインターフ
エース・ロジツクがテストされるテスト条件であ
る。NAK再試行論理制御モードは、ISL使用中
条件においてサービス要求したある装置に対して
NAK応答を送出させる。この制御モードは、
ISLがCPUに応答する間通信バスからより高い順
位の装置を一時的に除くために使用される。 第８図のISL装置の作用について次に説明す
る。作用においては、トランシーバ９０と９８に
より局部通信バスから情報が受取られ、レジスタ
９２と１０３において記憶される。レジスタ９２
と１０３は一緒に、生じさせられる情報転送のタ
イプを識別するため４つの40ビツトの記憶場所
（零〜３）を提供する。記憶応答（MRS）は最高
順位の場所（場所３）を割当てられる。次に高い
優先順位は記憶要求（MRQ）が記憶される場所
２に与えられる。再試行応答（RRS）は場所１
に記憶され、再試行要求（RRQ）は場所零に記
憶される。 バス・サイクル要求の取扱いにおいてはISL装
置によりとられる２つの明らかに異なる論理判断
経路がある。その１つにおいては、ISL装置は最
初に遠隔バスを質疑することなくバス・サイクル
要求に応答する。第２の経路では、行先装置の実
際の応答がバス・サイクル要求に対する応答がな
される前にISL装置により取得されねばならな
い。各バス・サイクル要求に対しては、３つの可
能な応答、即ちACK、NAK、WAITがある。 もしフアイル場所が一杯でなければACK応答
で、又もしフアイル場所が一杯であればWAIT
応答でバス・サイクル要求の下記のタイプに対し
てISL装置が応答する。ISL装置は次のようなバ
ス・サイクル要求に対しては決してNAK応答に
より応答することはない。即ち、記憶読出し要
求、記憶書込み要求、記憶読出し応答、記憶読出
し要求、およびリセツト・ロツク、記憶書込み要
求およびリセツト・ロツク、およびＩ／Ｏ入力応
答である。 ISL装置がバス・サイクル要求に対して応答
し、バスがバス・サイクル速度の不当な減速を避
けるよう解放することが重要である。従つて、も
しISL装置が記憶要求サイクルを受入れ遠隔バス
においてNAK応答を受取るならば、ISL装置は
書込みサイクルに対する局部バス上で違法資源割
込みを開始するか、更に説明するように記憶停止
タイマーを用いて読出し要求に対する不正パリテ
イにより第２半バス・サイクルを生成しなければ
ない。 局部MRQサイクルは、局部バス情報が記憶さ
れる時、フアイル・レジスタ９２と１０３にセツ
トされるアクテイビテイ・ビツトに応答して生じ
る。記憶要求は遠隔メモリーにおける読出し又は
書込みを可能にするため生成される。読出しの場
合には、レジスタ９２と１０３の場所２は充填状
態を維持し、遠隔メモリーからの応答を受取る迄
はリセツトされない。MRSデータの形態の応答
は、第８図のレジスタ９２と１０３に対応する遠
隔ISLレジスタの場所３にロードされる。その
後、遠隔ISLは、レシーバ１０４と１１６に対し
てMRSデータを転送するISLサイクルに対抗す
る。これによりMRSデータはバス１０５と１１
７により局部通信バスに至るトランシーバ１２３
と１４１に与えられる。局部ISL装置における遠
隔MRSサイクルの間、MRSアドレス情報がデー
タ・フアイル・レジスタ９２から得られる。遠隔
通信バスから第８図のISL装置を経るデータの転
送の完了と同時に、新らしい要求が局部通信バス
から受取られる。 ISL装置対によりリンクされる通信バス間の読
出し操作に含まれる４つの通信バス・サイクルが
あることは理解されている。対照的に、１つの通
信バス上の読出し操作は唯２つのバス・サイクル
を含むことになる。１つのISL装置に対して与え
られる各局部バス・サイクルは遠隔バスに重複さ
れねばならない。このように、通信バス間の情報
転送に必要とされるサイクル数は、１つのバス情
報フローに対して要求されるサイクル数の２倍と
なる。 更に２つの情報転送、即ちRRQおよびRRSに
ついて説明する。RRQ（再試行要求）は決して最
初にACK信号で肯定応答されることはない。遠
隔バス上のある装置からの応答が受取られる迄、
WAIT信号は最初に発されねばならない。例え
ば、ある記憶場所が使用されるかどうかを決定す
るためこの場所が感知されねばならない時に
RRQトランザクシヨンが生じる。もしそうでな
ければ、この記憶場所におけるデータは修正又は
置換され得る。一たんRRQ要求がなされると、
レジスタ９３と１０３の場所零に全ビツトがセツ
トされて使用条件を表示する。これと同時に局部
ISLサイクルが生成され、これに続いて前述の如
く遠隔ISLサイクルと遠隔通信バス・サイクルが
生成される。このようなACK、NAK、WAITの
如き応答が遠隔バスから受取られると、その応答
と遠隔応答制御信号（RMRESP）は局部ISL装
置に送られる。WAIT応答がACK又はNAK応答
の不存在により表示されることが理解されるであ
ろう。 前述の如く、ISL装置が１つのバス・サイクル
要求を受取る時、バス上の２進化情報の捕捉にお
いてフアイル・レジスタ９２と１０３の４つの場
所のどれが用いられるかを決定するため選択的な
バス制御信号が質疑される。４つの場所の各々は
これに関連する全ビツトと呼ばれる場所使用中ビ
ツトを有する。関連する場所がロードされISL装
置により動作させられるよう指示される時は、全
ビツトが真にセツトされる。このような指示は第
８図のRAM１２５と１４２により的中ビツトの
生成と関連して生じる。この全ビツトはこれ以上
の情報が関連する場所にのみロードされることを
禁止する。レジスタ９２と１０３の他の３つの場
所は関連する全ビツトがセツトされなければロー
ドされる。関連する場所の内容がこれ以上内部
ISLの用途に対して必要とされない時は常にリセ
ツトされる。例えば、記憶要求場所の全ビツト
は、ISLインターフエースの出力装置１１５と１
３９がある記憶書込み操作の局部MRQ記憶要求
サイクルの間ロードされる時にリセツトされる。
しかし、記憶読出し操作の場合には、遠隔記憶応
答サイクル（MRSCYR）が生じる迄リセツトさ
れない。 レジスタ９２と１０３の各場所と関連するの
は、サイクル・ゼネレータ１４６を駆動する。
「2D0」ビツトと呼ばれる局部アクテイビテイ・
ビツトである。時に、サイクル・ゼネレータは、
局部ISL装置（FIL2D0−）のアクテイビテイ・
ビツトと、遠隔アクテイビテイ・ビツト
（RMT2D0−）により駆動される。局部サイクル
が生成される時、関連するアクテイビテイ・ビツ
トがリセツトされる。 局部ISL装置における遊休状態と局部バス上の
バス・サイクル要求の発生と同時に、局部ISL装
置においてバス比較サイクルが開始される。バ
ス・コンパレータ９３は、フアイル・レジスタ９
２と１０３の場所零の40ビツト全てを局部バスの
トランシーバ９０と９８から受取る情報と比較す
る。もし等しい状態が生ずれは、遠隔バスから受
取るACK、NAK、又はWAIT応答は局部通信バ
ス上の要求側の装置に送られる。 このように、局部バス上の装置が遠隔バス上の
１つのバス・サイクルを要求する時は常に応答が
遠隔バスから受取られる迄前記装置が局部ISL装
置によりWAIT応答を発されることが明らかで
ある。もしこの応答がACK又はNAKであれば、
局部装置は再試行を継続しない。しかし応答が
WAITである限り、この局部装置はRRQ信号を
生成させ続ける。Ｉ／Ｏ指令又は記憶テストおよ
びセツト命令が発される時、CPUがRRQ信号を
ISL装置において生成させる。割込み指令が遠隔
バス上のCPUに対して発される時、PCUがRRQ
信号を生成させることができる。 もしWRITE操作が要求されると、レジスタ９
２と１０３における全ビツトは、フアイル・レジ
スタ９２と１０３に記憶された情報がドライバ１
１５と１３９にロードされる時にリセツトされ
る。その後、これ以上の通信要求が局部バスから
行われる。しかし、もし読出し操作が要求される
と、データが遠隔バスから受取られる迄CPUは
WAIT状態に入る。従つて、データが遠隔バス
から受取られる迄レジスタ９２と１０３の全ビツ
トはセツトされた状態を維持する。 多重CPU環境においては、優先順位が低い
CPUからフアイル・レジスタ９２と１０３への
情報を前に記憶した局部ISL装置をアクセスする
ことを局部バス上の高い優先順位のCPUが試み
る場合、バス・コンパレータ９３は不等状態を表
示する。CPUのデツドロツクを避けるため、以
下に更に記述するNAK再試行ロジツクが低い順
位のCPUにより活動状態にさせられてNAK信号
を高い優先順位のCPUに対して発される。 第８図に示されるISL装置の構成が局部および
遠隔通信バス間の複数の通信経路を提供すること
が判るであろう。特に、局部ISL装置は、レジス
タ９２と１０３において４つの情報転送トランザ
クシヨン、即ちRRQ、RRS、MRQ、および
MRSを待機させることができる。他の３つのサ
イクルが継続中１つの局部ISLサイクルの間トラ
ンザクシヨンの１つが活動状態になることができ
る。この期間中、遠隔ISL装置からの選択された
制御信号のみが受取られる。レシーバ１０４およ
び１１６に対し遠隔ISL装置により与えられる他
の情報が禁止される。局部サイクルおよびその他
の継続中のサイクルの完了と同時に、局部ISL装
置は、それぞれトランシーバ１２３と１４１に対
し３状態バス１０５と１１７に沿つてレシーバ１
０４と１１６の情報が送れる遠隔期間に入る。こ
のように局部ISL装置の典型的な作葉が下記の方
法で進行し得る。局部通信バスは局部ISL装置に
対してBSDCNNを生成してフアイル・レジスタ
９２と１０３をロードする。その後、遠隔ISL装
置は情報をレシーバ１０４と１１６に対して与え
ることができる。局部サイクルが遠隔サイクル操
作よりも高い優先順位を有するため、最初レジス
タ９２と１０３の情報がそれぞれ３状態バス１０
５と１１７に沿つてインターフエース出力ドライ
バ１１５と１３９により遠隔ISL装置に与えられ
る。その後、この３状態バス１０５と１１７の論
理レベルが変更されてレシーバ１０４と１１６の
出力をそれぞれ局部通信バスに至るトランシーバ
１２３と１４１に与える。 ４つのタイプのトランザクシヨンと、このトラ
ンザクシヨンおよびISLサイクルに割当てられた
優先順位レベルと、ISLアーキテクチユアとは、
実質的に通信バス速度に影響を及ぼすことなく一
体となつてISL情報転送を行うよう作用する。本
文に示した望ましい実施態様においては、１つの
バス・サイクルの期間は１７５〜３００ナノ秒と
なる。この近似範囲内では通信バス上の情報フロ
ーに対する影響については検出されなかつた。 次に、局部および遠隔通信バス間のデータのフ
ローの更に詳細な説明を前記事項に照して行うこ
とにする。ISL装置は、２つのモード即ち情報転
送モードとISL構成モードにおいて動作する。 情報転送モードにおいては、局部通信バスから
の初期信号BSDCNNが第８図のトランシーバ９
０と９８により受取られ、その後もレジスタが空
白であることが判ればそれぞれレジスタ９２と１
０３にロードされる。もし記憶要求（MRQ）が
局部ISLサイクルの間に活動状態になるならば、
局部バス情報がレジスタ９２と１０３の場所２に
書込まれる。もしこれ等レジスタの全ビツトが論
理値１でなければ、局部ISL装置がこのサイクル
に対する手段として使用可能であるかどうかにつ
いての情報で無条件にロードされる。データ情報
がレジスタ９２と１０３に書込まれる間、トラン
シーバ９０と９８はマルチプレクサ１００によつ
て記憶アドレス変換RAM１２５をアドレス指定
する。以下に説明する的中ビツトがアドレス指定
された場所に存在するならば、MRQが開始され
る。更に、アドレス指定されたRAM１２５の場
所における記憶アドレス・データは記憶照合レジ
スタ１２６にロードされる。従つて局部ISL装置
が局部サイクルに入る時、ある記憶アドレスが使
用可能となる。 記憶変換はRAM１２５の出力側のビツト０〜
９に生じる。ビツト０〜９はメモリーの1024個迄
の8.0Kモジユールを表わすが、ビツト10〜23は
１つの8.0Kモジユールを表わす。従つて、通信
バスによりアドレス指定できる合計8.0メガバイ
トのメモリーがある。RAM１２５は、記憶要求
サイクルの間アドレス指定される1024個の8.0K
モジユールのどれでも変換するための装置を提供
する。この変換動作は別個の通信バス上の諸装置
間の通信を可能にし、この場合同様な記憶装置は
同じアドレス割当てを有する。 各ISL装置はチヤネル・マスクRAM１４２の
如き1024ビツトのチヤネル番号RAMを含む。
RAMの各ビツトは的中ビツトと呼ばれ、１つの
チヤネル番号を表わす。特に、このチヤネル番号
的中ビツトは、局部バスには実際には存在しない
が応答するISL装置を要求するチヤネルを表わし
ている。ISL装置は、そのチヤネル番号が論理値
１のレベルのチヤネル番番号的中ビツトに対応す
る非記憶照合を受入れる。 データ・フアイル・レジスタ９２とアドレス・
フアイル・レジスタ１０３の場所２のローデイン
グの完了と同時に、もし３つの事象が各々占有
し、記憶的中ビツトが記憶アドレス変換RAM１
２５により発され、局部バスから受取つた記憶照
合信号が真であり、局部バスからのバス・ロツク
信号が偽であれば記憶要求の全ビツトがセツトさ
れる。この全ビツトは更にアクテイビテイ
「2D0」ビツトをセツトさせ、これにより１つの
サイクル・ゼネレータ１４６を駆動し、局部
MRQサイクルを開始する。 ドライバ１１５がレジスタ１０３と１２６から
ロードされる期間中は、データ・フアイル・レジ
スタ９２における16ビツト・データ・ワードがデ
ータ・フアイル・トランスミツタ・レジスタ１２
１を経てバス１１７に沿つてデータ・マルチプレ
クサ１２９のI1入力に与えられる。マルチプレク
サ１２９の出力は入力I1に選択され、ISL出力ド
ライバ１３９に与えられる。ドライバ１１５と１
１９は、点線により示される如く第５図のISLイ
ンターフエース装置６２ａの局部ISL半部からな
る。インターフエース装置６２ａの残りの半部は
遠隔ISL装置６４に存在する。 局部サイクルの完了と同時に、論理制御システ
ムストローブを発してドライバ１１５と１３９を
使用可能の状態にし、これにより転送サイクルを
開始して局部通信バスからの情報を遠隔ISL装置
に対して送る。 遠隔ISL装置が記憶要求（MRQ）を開始する
場合、第８図の局部ISL装置が遠隔サイクルに入
り、このサイクルで遠隔通信バスからのアドレス
およびデータ情報がレシーバ１０４と１１６によ
りそれぞれ３状態バス１０５と１１７に与えられ
る。局部ISL装置が遠隔サイクルに入る時、局部
ISL論理制御システムは遠隔ISL装置に対して転
送サイクルの完了を信号する。その後、ISL装置
間のインターフエースは自由にこれ以上の情報転
送を可能にする。 バス１０５のビツト０〜23はマルチプレクサ・
レジスタ１１１を経てトランシーバ１２３のI2入
力に与えられる。バス１１７上の16ビツトのデー
タ・ワードはデータ・マルチプレクサ１２９のI1
入力側に与えられ、このマルチプレクサの出力は
データ・マルチプレクサ・レジスタ１３８を経て
トランシーバ１４１に与えられる。論理制御シス
テムがストローブを発してトランシーバ１２３と
１４１を使用可能にする時、遠隔通信バスからの
情報は局部通信バスに与えられて遠隔サイクルを
完了する。前の説明は、記憶要求に応答する局部
および遠隔の両サイクル下のISL装置の作用につ
いて説明した。 もしRRQ（再試行要求）が局部バスから局部
ISL装置により受取られると、局部通信バスから
の情報はそれぞれトランシーバ９０と９８を経て
バス９１と９６に与えられる。この情報は前述の
如くレジスタ９２と１０３にロードされる。局部
通信バス上のマスター装置（指令を発する装置）
を識別するアドレス情報のビツト８〜17はバス９
６からチヤネル・アドレス・レジスタ１０１のI1
入力に与えられる。これに応答して、レジスタ１
０１はチヤネル・マスクRAM１４２をアドレス
指定する。もし論理値１のビツトがアドレス指定
された場所に存在すると、RAMの出力は論理値
１のレベルに変換し、これによりマスター装置に
より発される要求に対するエージエントとして局
部ISL装置を識別する。制御ロジツクはRAM１
４２の出力を感知し、これに応答してレジスタ９
２と１０３にRRQ全ビツトをセツトする。その
後、これ以上の情報は、遠隔通信バスから応答を
受取る迄レジスタにはロードされ得ない。制御ロ
ジツクは更に前述の如く指令ストローブを発して
ドライバ１１５のI2入力に対してバス１０５と１
４７に沿つてアドレス・フアイル・レジスタ１０
３に記憶されたアドレス情報を送る。データ・フ
アイル・レジスタ９２からの１６のデータ・ビツ
トはトランスミツタ・レジスタ１２１を経てバス
１１７に沿つてマルチプレクサ１２９のI1入力側
に送られる。しかし、レジスタ９２は有効データ
を含んでも含まなくてもよい。もしマスター装置
が出力即ち書込み指令を発したら、データは遠隔
通信バス上のアドレス指定された装置に転送され
ることになる。しかし、読出し指令が発された
ら、遠隔ISL装置に送られる必要のある唯一の情
報はマスター装置のアドレスである。データは転
送される必要がない。 もし読出し指令が局部指令バスから受取られる
と、遠隔バス上のマスター装置のアドレスはデー
タ・フアイル・レジスタ９２に記憶される。更
に、読出し指令は、第１４図の説明に関して以下
に更に説明される如く、遠隔ISL装置の制御ロジ
ツクに転送される。遠隔ISL装置の制御ロジツク
は読出し指令を感知し、これに応答してスイツチ
１４０に対応する６路ロータリスイツチを作動さ
せることにより遠隔ISL装置のアドレスを発す
る。これと同時に、ISLアドレスは、マルチプレ
クサ１３８と類似のデータ・マルチプレクサを介
し、トランシーバ１４１に類似の遠隔トランシー
バを介して遠隔再試行要求サイクルの間遠隔通信
バスに対して与えられることになる。第２半バ
ス・サイクルの間トランシーバ９０，９８に類似
の遠隔トランシーバにおける遠隔通信バスからの
応答の受取りと同時に、遠隔トランシーバにより
受取られるアドレス情報はコンパレータ９９の如
きISLアドレス・コンパレータにより遠隔ISLア
ドレス・コードに対して比較されることになる。
もし同じ結果が得られたら、コンパレータは遠隔
制御ロジツクに信号することになる。これと同時
に、遠隔アドレスおよびデータ・フアイル・レジ
スタの場所１のアクテイビテイ2D0ビツトが遠隔
制御ロジツクによりセツトされて遠隔ISL装置に
おいて再試行応答（RRS）サイクルを開始する
ことになる。これと同時に、遠隔フアイル・レジ
スタからのデータは遠隔ISLインターフエース出
力ドライバに転送されることになる。遠隔ISL装
置における転送サイクルの開始と同時に、このデ
ータはドライバから局部ISL装置のレシーバ１０
４と１１６に送られることになる。転送サイクル
に応答して、局部ISL装置RRS再試行応答サイク
ルに入り、レシーバ１１６からのデータを局部バ
ス迄伸びるトランシーバ１４１に転送する。特
に、レシーバ１１６により遠隔ISL装置から受取
つたデータはバス１１７によりマルチプレクサ１
２９のI1入力側を経てマルチプレクサ１３８の入
力I3側に与えられる。更に、マルチプレクサ１３
８の出力はトランシーバ１４１を経て局部通信バ
スに与えられる。読出し操作を完了するため、デ
ータ・フアイル・レジスタ９２に記憶されたマス
ター装置アドレスはマルチプレクサ１１１を経て
局部バスに至るトランシーバ１２３に与えられ
る。 ISL装置を介する情報の転送についてはISL装
置を経由された特定のＩ／Ｏ指令と関連して次に
説明する。このような指令の様式は、この指令が
遠隔通信バスにおける装置に固有のため、ISL装
置にとつて重要でない。これ等の指令は単にISL
装置に対するデータとして現われ、ISL装置を介
して通信バスに送られる。もし出力Ｉ／Ｏ指令が
局部ISL装置により遠隔ISL装置に対して転送さ
れたならば、Ｉ／Ｏ指令に応答して遠隔ISL装置
から受取つたACKはレジスタ９２と１０３にお
ける全ビツトをして論理値零に変換させる。これ
により局部通信バスからの別の情報転送が可能に
なる。しかし局部ISL装置からの読出し指令の場
合、前記全ビツトは遠隔ISL装置からデータが受
取られる迄論理値１のレベルの状態を維持するこ
とになる。更に、遠隔バスからデータは、遠隔バ
ス上のアドレス指定された装置からのACK応答
が局部バス上のマスター装置に対して転送される
迄、局部ISL装置に対して逆方向にフローさせら
れない。 バス比較サイクルが実行される前に局部ISL装
置が遊休状態に入らねばならないから、遠隔バス
からの要求されたデータを受取ることができるこ
とが判る。要求に対するACK応答が生じる迄、
データが遠隔ISL装置から局部ISL装置へ転送さ
れないとを遠隔制御ロジツクが保証するため、適
当な肯定応答が行われる後迄遠隔バスからのデー
タが遠隔データ・フアイルおよびアドレス・フア
イル・レジスタに記憶される。 遠隔ISL装置から要求されたデータが局部ISL
装置に送られる時、レジスタ９２と１０３におけ
る全ビツトは論理値零に変換してこれ以上の情報
通信量に対するRRQ経路を解放する。 入力Ｉ／Ｏ指令が遠隔および局部ISL装置を経
て局部通信バスに送られる時、局部ISL装置は６
路ロータリ・スイツチ１４０にセツトされたISL
チヤネル・アドレスをマルチプレクサ１３８とト
ランシーバ１４１を経て局部通信バスに対して与
える。これに対応する局部バスは１つのバスの第
２半バス・サイクル（BSSHBC）信号および装
置アドレスを生成する。信号BSSHBCはトラン
シーバ９０により受取られ、装置アドレスはトラ
ンシーバ９８により受取られる。この装置アドレ
スはコンパレータ９９により局部ISL装置の識別
コードと比較される。もしその結果が等しいと、
コンパレータ９９は局部制御ロジツクに信号す
る。これと同時に制御ロジツクは局部通信バスに
対してACK応答を生成する。全ての第２半バ
ス・サイクルがACKされ、WAITはNAKされな
いことが理解されよう。その後、局部バスからの
データは即時データ・フアイルおよびアドレス・
フアイル・レジスタ９２と１０３に記憶される。
その後、局部RRSサイクルが局部制御ロジツク
により待機させられ、サイクルの開始と同時に、
データ・フアイル・レジスタ９２に記憶された情
報がデータ・フアイル・トランスミツタ・レジス
タ１２１を介し３状態バス１１７に沿つて内部デ
ータ・マルチプレクサ１２９のI1入力側に送られ
る。マルチプレクサの出力はISL出力トランシー
バ１３９に与えられる。転送サイクルの間、トラ
ンシーバ１１５および１３９における情報は遠隔
ISL装置のレシーバに与えられる。局部通信バス
上のある装置からの要求に応答して遠隔ISL装置
からレシーバ１１６によつて情報が受取られる
時、データ・フアイル．レジスタ９２に記憶され
た局部バス装置のアドレスは、マルチプレクサ１
１１のI1入力とトランシーバ１２３のI2入力を経
て局部バスに与えられる。遠隔ISL装置からのデ
ータは３状態バス１１７に沿いマルチプレクサ１
２９の入力I1とマルチプレクサ１３８の入力I3を
介してトランシーバ１４１に与えられる。 情報転送モードの記憶テストおよびセツト命令
は、内部のISL再試行経路を用いて局部マスター
に対する応答の前に遠隔メモリーをテストする記
憶要求である。関連するデータ経路は、アドレス
情報が記憶照合レジスタ１２６から検索される点
を除いて局部MRQサイクルのデータ経路と同じ
である。残りのビツト０〜23は、トランシーバ１
１５のI2入力側のバス１０５によりアドレス・フ
アイル・レジスタ１０３から受取られる。ビツト
２３はテストおよびセツト命令に対する記憶アド
レス変換ビツトである。トランシーバ１１５に対
するI2およびI3入力は多重化されることが理解さ
れるべきである。このように、局部ISLサイクル
においては、アドレス情報は記憶照合レジスタ１
２６とフアイル・レジスタ１０３からトランシー
バ１１５に送られる。フアイル・レジスタ９２か
らのデータは、データ・フアイル・トランスミツ
タ１２１を経てトランシーバ１３９に対するデー
タ・マルチプレクサ１２９に与えられる。変換は
遠隔ISL装置において生じる。テストおよびセツ
ト命令における残りのISL操作は標準的なＩ／Ｏ
サイクルに対するものと同一である。 ISL装置を介する通信バス割込みの送出につい
て論議する前に、CPUチヤネル番号変換の更に
詳細な論議が必要とされる。チヤネル番号の識別
機能に加えて、ISL装置はレンジ00016乃至00F16
内のどんなCPUチヤネル番号のチヤネル番号変
換でも実施する。CPUのアーキテクチユアにお
いては、CPUチヤネル番号は１つのバス上に専
用化された記憶の場所を決定する。チヤネル０は
場所０乃至255を用い、チヤネル１は場所256乃至
511を用いる等、等である。通常、あるバス上の
最下位の優先順位のCPUはチヤネル０を割当て
られ、バス上の次に順位の高いCPUはチヤネル
１に割当てられる。１つ以上のバス上で同じチヤ
ネル番号の割当てが生じると、このCPUのチヤ
ネル番号は競合を避けるため変えなけれならな
い。 第１３図においては、チヤネル番号の認識およ
び変更の情報のフローが２つの場合について示さ
れている。即ち、バス・サイクル要求がある局部
通信バスにより開始される場合、および遠隔バ
ス・サイクル要求に対する局部応答が生じる場合
とである。第１の場合は、１つの行先チヤネル番
号が１５６で示される書式に従つてアドレス・バ
ス９６によりチヤネル番号マスクRAM１４２お
よびCPU行先変更RAM１３１に与えられる。チ
ヤネル・マスクRAM１３１は、局部ISL装置が
特定のチヤネル番号を受入れるかどうかを表示す
るための的中ビツトを有する。１つのチヤネル番
号変更表は、一方が局部ISL装置にあり他方が遠
隔ISL装置にある２つの16×４ビツトRAMに記
憶されている。局部ISL装置に配置されるRAM
は、CPU行先チヤネル番号変更RAM、即ちＲ１
３１と呼ばれる。遠隔ISL装置に配置される
RAMは、CPU出所チヤネル番号変更RAM即ち
RAM１１３と呼ばれる。 遠隔バス・サイクル要求に対する局部応答が行
われる第２の場合には、出所チヤネル番号がデー
タ・バス９１により遠隔ISL装置のCPU出所チヤ
ネル変更RAM１１３に与えられる。 各ISL装置も又１つのチヤネル番号セレクタを
含む。第１３図において、局部ISL装置は１つの
チヤネル・セレクタ１５７を含み、遠隔ISL装置
は１つのチヤネル・セレクタ１５８を含んでい
る。非CPUチヤネル番号に対する非変更チヤネ
ル番号又はCPUチヤネル番号に対する変更チヤ
ネル番号のいずれかが選択される。変更されたチ
ヤネル番号は、下記の３つの条件の内の１つが生
じる時常に選択される。即ち、(1)アドレス・バス
上のCPUチヤネル番号は行先変更表により変更
される。(2)CPU同志がCPU同志を割込む間デー
タ・バス上にあるCPUチヤネル番号が出所変更
表により変換される。(3)「出力割込み制御指令」
の一部としてデータ・バス上にあるCPUチヤネ
ル番号がISLに向けられる時を除いて出所変更表
により変換される。 遠隔通信バスに対して遠隔ISL装置により与え
られる行先と出所のチヤネル番号の情報の様式が
それぞれ１５９と１６０に示される。 CPU変換が生じる４つの条件がある。その第
１の条件では、局部通信バス装置が遠隔通信バス
上のCPUに割込みを行うため試みることができ
る。これと同時に、局部ISL装置が、もしフアイ
ル・レジスタ９２と１０３の場所零が空白であれ
ば、チヤネル・マスクRAM１４２のアドレス指
定されたセルにおける的中ビツトの検出と同時に
局部RRQ再試行要求サイクルを開始する。ISLイ
ンターフエース出力ドライバ１３９が内部のデー
タ・マルチプレクサ１２９からロードされ、この
マルチプレクサのI1入力はデータ・フアイル・ト
ランスミツタ・レジスタ１２１からデータを受取
る。ISLインターフエース出力ドライバ１１５の
ビツト０〜13および18〜23がアドレス・フアイ
ル・レジスタ１０３からロードされ、ビツト14〜
17はCPU行先RAM１３１からロードされる。
RAM１３１は更に、フアイル・レジスタ１０３
のビツト14〜17の出力を受取るCPUアドレス・
レジスタ１１４によりアドレス指定される。 遠隔通信バス装置に対するＩ／Ｏ指令が機能コ
ード03からなる時に第２の条件が生じる。このよ
うな機能コードは出力割込み制御命令を識別す
る。 遠隔RRQサイクルの間、バス１１７のビツト
６〜９はレジスタ１３６を介して与えられて
RAM１１３をアドレス指定する。このRAMの
出力は、データ・マルチプレクサ１３７と、マル
チプレクサ・レジスタ１３８と、トランシーバ１
４１を介して局部バスに与えられる。このよう
に、RAM１１３は、遠隔通信バス上の装置に与
えられる割込み制御情報内のCPUチヤネル・ア
ドレスを表わすデータ・ビツトを置換する。 第３の条件においては、CPU出所変換RAM１
１３が遠隔CPU割込みに対する局部CPUのデー
タ・フイールドにおける出所CPUチヤネル・ア
ドレスを表示する点を除いて、情報のフローは条
件２のそれと同一である。即ち、割込み指令にお
けるデータ・フイールドは割込みおよび割込みレ
ベル情報の出所のアドレスを含む。 第４の条件は、遠隔通信バス装置に対するＩ／
Ｏ指令が入力割込み制御指令を識別する機能コー
ド02を有することを見出す場合に生じる。遠隔通
信バス上のアドレス指定された装置からの第２の
半バス・サイクルに応答して生成される遠隔ISL
装置における局部RRS再試行応答サイクルの間、
データ・フアイル・トランスミツタ・レジスタ１
２１からのデータ・ビツト６〜９がCPUアドレ
ス・レジスタ１１４を介してCPU行先RAM１３
１に与えられ。RAM１３１の出力はISLインタ
ーフエース・ドライバ１３９のビツト６〜９にロ
ードされる。ビツト６〜９は割込まれる遠隔
CPUのアドレスを表わす。 再びISL装置を通るＩ／Ｏ指令の送出について
は、割込みがCPU又はPCUにより生成されCPU
に対して発されるサイクルであることを理解すべ
きである。特に、BSDCNNサイクルの間、トラ
ンシーバ９８により局部通信バスから受取られた
アドレス情報はチヤネル・アドレス・レジスタ１
０１に与えられてチヤネル・マスクRAM１４２
における1024の場所の１つをアドレス指定する。
もしRAM１４２の出力が論理値１のレベルに変
換すれば、第８図の局部ISL装置はBSDCNNサ
イクルに対するエージエントとなる。特に、
CPUアドレスは16進数00乃至0F間に生じる。
RAM１４２の出力が論理値１のレベルに変更
し、バス９６上のアドレス情報の上位の６ビツト
０乃至５が零である時はスレーブはCPUとなる。
このような発生が第２半バス・サイクル以外のバ
ス・サイクルに生じるため、このサイクルは割込
みサイクルとなる。このように、もし局部ISL装
置がこれがエージエントとなるCPUのアドレス
を受取るならば、このバス・サイクルは割込みサ
イクルでなければならない。ある割込みサイクル
の間、CPUアドレスは変更可能である。 局部ISL装置が割込みサイクルに対するエージ
エントとなる時、局部ISL装置の制御ロジツクは
次のRRQサイクルを待機する。局部ISL装置が
RRQサイクルに入ると同時に、遠隔ISL装置は局
部ISL装置から変更されたアドレスおよびデータ
を受取る。この変更アドレスは遠隔通信バスに与
えられてアドレス指定されたCPUに割込みを行
う。これと同時に、CPUはこの割込みをACK又
はNAKする。このACK又はNAKは、前述の如
くバス・コンパレータ９３により直接局部ISL装
置に戻される。もし局部ISL装置の再試行経路が
前の指令のサービスで使用中であれば、割込みは
処理することができない。従つて、ISL装置は割
込み要求をNAKし、その後、前の指令が完全に
サービスされる時、局部バスに対して再開割込み
指令を生成する。これと同時に、局部バスは再び
割込み要求を隣接のISL装置に発する。もし割込
みがNAKされなければ、割込み動作はCPUがこ
れ以上の通信バス・サイクルを取らないようにす
る。多重CPUの場合には、NAK RETRYと呼
ばれるISL制御指令が与えられ、更に低い優先順
位のCPUが応答を待機する１つのバス・サイク
ルを取得した後高い順位のCPUが要求を発する
条件を許容するために与えられる。このNAK
RETRY応答は更に高い順位のCPUを満足して
一時的に低い順位のCPUがそのタスクを完了す
ることを許容する。これにより、通信バス間の
ISL通信経路を凍結するデツドロツクが阻止され
る。 指令CPUがPCUに対して割込まれるあるCPU
のアドレスおよびこの割込みの優先レベルを識別
する２つのCPUI／Ｏ命令がある。この２つの命
令は、出力割込み制御命令と入力割込み制御命令
である。もし指令CPUが１つの通信バス上にあ
り、又PCUが別の通信バス上にあれば、このよ
うな割込み制御情報は変更されねばならない。
CPU出所変更RAM１１３とCPU行先RAM１３
１は割込み制御情報の変更を許容する。この変更
データのフロー経路は、前に述べた如く、条件２
と条件４のCPU変更と関連している。 第８図のISL装置の情報転送モードの説明を完
結するため、データ転送モードの間用いられた残
りの機能装置の作用について、同じ装置がISL構
成モードの間更に別の機能を持ち得ると云う了解
に立つて説明しよう。機能デコーダPROM１０
２はバス９６上のアドレス情報のビツト18乃至23
に現われるISL装置に対する局部通信バス指令を
復号する。このような指令は、情報転送および
ISL構成モードの間に受取られ得る。しかし、情
報転送モードにおいて、バス指令は入力状況、入
力IDコード、リセツト・タイマー／割込み・マ
スク、および出力制御ワード指令を含み得る。以
下に説明するように、全てのバス指令はISL構成
モードにおいて応答される。 表５は機能デコーダPROM１４２に対する復
号表である。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】 モード制御レジスタ１３５は、情報転送モード
又はISL構成モードの操作のいずれかについて更
に説明される制御ワード指令の実行中にロードさ
れる。タイマーおよび状況論理装置１３３は、
ISL装置に対して内部の監視タイマー、Ｉ／Ｏタ
イム・アウト装置、ISLバス・サイクル・タイ
ム・アウト装置、およびISL装置がCPUを持たぬ
通信バスに付設される時にのみ遭遇する通信バ
ス・サイクル・タイム・アウト装置を含んでい
る。前記タイマー装置は、総括的に通信バスの作
用に対してISL装置を透過状態にさせる。論理状
態１３３は、更に、ISLの操作モード、使用可能
の状態にされるクロツク、割込みの存在、割込み
タイプ等を表示する状況ビツト・ゼネレータから
なる。 割込みチヤネル・レジスタ１３２と割込みレベ
ル・レジスタ１３４はISL装置に対する出力割込
み制御命令の間ロードされる。この割込みチヤネ
ルおよびレベル・レジスタ１３２と１３４は割込
み生成の間ISL装置により使用される。 割込みチヤネル・レジスタ１３２は、割込みさ
れるCPUのアドレスを表示する４ビツトのレジ
スタである。割込みレベル・レジスタ１３４は６
ビツト巾であり、割込みのため割当てられた優先
順位レベルを表示する。通信バス上のCPUは割
込みレベルを検出してCPUに対し内部のソフト
ウエア操作を制御できる。 CPUが割込みされると、割込みチヤネル・レ
ジスタ１３２の出力はアドレス・マルチプレクサ
１１２のI2入力側に与えられる。マルチプレクサ
１１２の出力は、マルチプレクサ１１１とトラン
シーバ１２３を経て割込みされるCPUのアドレ
スを与える。このため、アドレス・バスのビツト
６乃至９は割込みチヤネル・レジスタ１３４から
４ビツトでサープラントされる。レジスタ１３４
の出力はデータ・マルチプレクサ１２９の入力I2
を経てデータ・マルチプレクサ／レジスタ１３８
のビツト10〜15に与えられる。マルチプレクサ／
レジスタのビツト０〜９は16進ロータリ・スイツ
チ１４０により与えられ、割込みされたCPUに
対してISL装置が割込みを行う装置であることを
信号する。 更に説明するマスク・アドレス命令に応答し
て、RAMカウンタ１１８およびRAM制御レジ
スタ１０８は的中ビツトおよび変更RAMの各々
に対するアドレス指定および書込み可能情報でロ
ードされる。出力マスク・データ命令は変更デー
タを出力マスク・アドレス命令によりアドレス指
定される変更RAMの場所にロードする。 サイクル・ゼネレータ１４６は、操作サイクル
の選択および選択されたサイクル間のISL装置の
作用を制御するためのタイミング信号の生成のた
めの決定制御ロジツクからなる。サイクル・ゼネ
レータは２つの入力を受取る。その第１は遠隔
ISL装置から伸びる回線１４３上の遠隔サイクル
信号である。第２の入力は局部ISL装置のサイク
ル要求を表示する回線１４４により支持されるフ
アイル・レジスタ・アクテイビテイ2D0ビツトで
ある。この２つの入力に応答して、サイクル・ゼ
ネレータ１４６はISL装置の作用を制御するため
のタイミング信号を与える。 Ｉ／Ｏロード（IOLD）レジスタ１２７は、
Ｉ／Ｏロード指令がコントローラに対して発され
る時、変換された記憶モジユールのアドレスでロ
ードされる。Ｉ／Ｏロード指令は２つのサブ指
令、即ち記憶アドレスおよび記憶範囲の指令から
なる。Ｉ／Ｏ指令の記憶アドレス部分は記憶の変
換を要求する。このように、RAM１２５からの
変換ビツトはＩ／Ｏ指令に応答してIOLDレジス
タにロードされる。 IOLD命令に応答してISL装置の作用のこれ以
上の説明においては、記憶場所は記憶モジユー
ル・アドレスに関して説明する。モジユール・ア
ドレスは記憶アドレスの変換ビツトである。例え
ば、１つの局部記憶装置は、各々が0.8Kの記憶
場所からなる４つのモジユールからなる32.0Kビ
ツトのメモリーを有する。このように、１つの局
部記憶装置はモジユール・アドレス０，１，２，
３に対して応答することになる。本文の望ましい
実施態様においては、局部および遠隔通信バス
は、共に各々４つの記憶モジユールを含む記憶装
置を有する。更に、局部および遠隔ISL装置は各
通信バスに対してビジビリテイを提供するよう構
成されている。このように、各バスはメモリーの
８つの記憶モジユールに対してアクセスを行う。 局部通信バス上のCPUが遠隔通信バス上の周
辺制御装置（PCU）に命令して遠隔バス上の記
憶モジユールと通信する時、局部CPUは遠隔
PCUに対してIOLD命令を発する。このIOLD命
令は、局部バス上で使用可能などの記憶モジユー
ルよりも上位の記憶モジユール・アドレスを指定
する。このように、局部ISL装置は、遠隔PCUに
対応するRAM１４２のチヤネル的中ビツトに応
答し、アドレス・バス９６のビツト回線０〜７お
よびデータ・バス９１のビツト回線０と１上のア
ドレス・ビツトを用いて記憶変換RAM１２５を
アドレス指定する。RAM１２５のアドレス場所
においては、遠隔PCUの変換された記憶モジユ
ールが記憶される。この変換されたアドレスは、
RRQサイクルの間遠隔ISL装置に対する転送のた
めIOLDレジスタ１２７に転送される。遠隔PCU
は、この変換されたアドレスを受取ると同時に、
直接遠隔記憶モジユールをアクセスする。 局部CPUが局部記憶モジユールと通信するよ
う遠隔PCUに命令する場合、局部CPUはIOLD命
令を局部ISL装置に対して発する。局部ISL装置
は命令即ち指令を受入れ、バス９１と９６上の24
ビツトのアドレスを用いてRAM１２５をアドレ
ス指定する。RAMの出力はIOLDレジスタ１２
７に記憶され、前述の如く後で遠隔PCUに対し
て送られる。遠隔PCUは更に、遠隔バス上のど
の記憶モジユールよりも上位のアドレスを有する
記憶モジユールをアドレス指定する。遠隔ISL装
置は、遠隔PCUが通信することを命令された局
部バス上の記憶モジユール・アドレスに対して遠
隔PCUにより与えられる記憶モジユール・アド
レスを変換するように構成されている。IOLD指
令と標準的なＩ／Ｏ指令の間の唯一の差異は、ト
ランシーバ１１５に対する入力経路である。
IOLD命令においては、ビツト０乃至９はレジス
タ１２６ではなくレジスタ１２７により与えられ
る。 IOLD命令がチヤネル・マスクRAM１４２に
より認識されるチヤネル番号をアドレス指定する
時常に、IOLD命令はISL装置により受入れられ
る。ISL装置はIOLD命令のアドレス部分での変
換を行う。IOLD命令の様式は表６に示される。
この変換は、アドレス・バス９１のビツト０乃至
７およびデータ・バス９６のビツト０と１に含ま
れるアドレスの最上位の10ビツトについて行われ
る。IOLD命令のアドレス部分の最上位の10ビツ
トは、記憶アドレス変換RAM１２５のアドレス
指定された場所の内容により置換される。 ISL装置の初期設定操作中、記憶アドレス変換
RAM１２５は全て論理値１でロードされる。通
信バス上のCPUソフトウエアは、IOLD命令のア
ドレス指定が予期されるこれ等の特定のRAMの
場所をロードするだけでよい。もしIOLDアドレ
スが指定された場所の外側になる場合、このアド
レスは8.0ミリオンと8.0ミリオンマイナス8.0Kワ
ードの間のアドレスに変換される。アドレス指定
されたメモリーがISL装置を含むシステム上で使
用されない限り、プログラミング・エラーはＩ／
Ｏコントローラからの違法資源状況に至る。 IOLD命令を取扱うようISL装置を構成する際
には２つの場合を考えることができる。 第１の場合には、コントローラは、局部バスの
記憶モジユールを照合する局部バス上に発される
IOLD命令に応答して遠隔バス上の記憶モジユー
ルをアクセスする。局部記憶モジユールに対応す
るRAM１２５におけるアドレス変換場所は、遠
隔バスの記憶モジユールの最上位ビツトでロード
されねばならない。その後コントローラは遠隔バ
ス上のIOLD記憶アドレスを探査する。
【表】 RAM１２５における遠隔記憶モジユールに対
する的中ビツトはIOLDアドレス変換に対しては
何の効果もないことが理解されよう。もしアドレ
ス指定された場所において論理値零の的中ビツト
があれば、記憶は局部バス上に物理的に存在す
る。もし論理値１の的中ビツトがあれば、記憶モ
ジユールは局部バス上のCPUに対してビジブル
であるが、遠隔バス上には物理的に配置されな
い。 ここで考えられる第２の事例では、遠隔コント
ローラが局部バス上のIOLD命令に応答して局部
バス上の記憶モジユールをアクセスする。局部バ
スには記憶モジユールが実際に存在するため、
RAM１２５は論理値零の的中ビツトを発する。
この場合、２つのアドレス変換が要求されること
が判る。遠隔コントローラに対して一たんIOLD
命令が転送されると、遠隔コントローラが局部メ
モリーをアクセスすることを許容する。 ISL構成モードにおいては、ISL装置は、デー
タをISL装置に関して出入れ転送する合計で９つ
のＩ／Ｏ命令又は指令に対して応答する。この
Ｉ／Ｏ指令については表７に示される。構成モー
ドにおいては、通信バス間にはデータ転送は生じ
ない。むしろ、ISL装置は構成モードにおいてロ
ードされてISL情報転送モードにおけるバス間の
通信を可能にする。
【表】 ISL装置に対しては、第１４図の説明に関連し
て更に説明する能動／受動状態スイツチが内部と
なる。このスイツチは構成指令に対するISL装置
のビジビリテイを制御する。局部および遠隔バス
指令のISL装置の受入れに対するスイツチの効果
については第８図において示され、又以下に説明
する。能動状態においては、ISL装置はISL構成
モードにおいて受取つた構成指令に応答する。も
し受動状態にあれば、ISL装置は選択された構成
モード指令に対してのみ応答する。能動／受動状
態スイツチの使用により、局部および遠隔ISL装
置は１つのバス又は独立バスから構成可能であ
る。 以下の論議においては、通信バスから生成され
る時サイクルは局部となる。しかし、サイクルが
内部のISLインターフエースから生成される時に
は、このサイクルは遠隔となる。ISL装置に対し
てバス指令が発される時、このISL装置の検出
は、アドレス・コンパレータ９９におけるアドレ
スであり、PROM１０２におけるバス９６上の
６ビツトの機能コードを復号する。PROM１０
２の４ビツト出力は内部の使用に対しては出力レ
ジスタに保持される。ISLアドレス・コンパレー
タ９９の信号はRRQアクテイビテイ2D0ビツト
と全ビツトをセツトし、これにより全てのISL指
令に対するデータのフローの制御のために使用さ
れる局部RRQサイクルを開始する。RRQサイク
ルは機能コード・デテクタ１０６を活動状態にお
く。PROM１０２の出力ビツトがアドレス・バ
ス１０５によつてデコーダ１０６に与えられる
時、可能な16本の出力制御回線の１本が活動状態
におかれて実行される特定の指令を開始する。 ISL指令は１つ、又は２つ、又は３つの内部の
ISLサイクルを生じさせる。局部入力又は出力の
指令は１つのRRQサイクルを開始し、このサイ
クルではデータが特定のレジスタにロードされ、
あるいは特定のレジスタから読出される。入力指
令も又、データを要求した
【表】
【表】 マスターCPUに対して局部ISL装置により生成
されつゝある１つの（BSSHBC）第２半バス・
サイクルを生じる。遠隔ISL出力指令は２つのサ
イクルをもたらす。第１のサイクルは、データ・
フアイル・レジスタ９２からのデータが標準的な
RRQサイクルにおける如く遠隔ISL装置に対して
転送される局部RRQサイクルである。更に、
PROM１０２からの機能コードを含むバス１０
５に関する情報および他の機能コードの特定の情
報は更に遠隔ISL装置に対して転送するためISL
装置１１５に与えられる。第２のサイクルは遠隔
RRQサイクルとして遠隔ISL装置に生じ、この間
データは局部ISL装置のバス１０５および１１７
に生じる情報と同じ方法で記憶される。 遠隔ISL入力指令は３つのサイクルを必要とす
る。第１のサイクルは出力指令と同じである。第
２のサイクルは、データが特定のレジスタから読
出されて遠隔ISL装置におけるバス１１７に対応
するデータ・バスに与えられ、ドライバ１３９と
対応するインターフエース・ドライバにより局部
ISL装置に転送される点を除いて、出力指令に対
するものと同じである。局部ISL装置において
は、データは遠隔RRSサイクルの間データ・レ
シーバ１１６により受取られる。RRSサイクル
は、局部バスに対するデータをデータ・マルチプ
レクサ１２９と、データ・マルチプレクサ１２９
を介してデータ・トランシーバ１４１に対して転
送するよう生成する。データ・フアイル・レジス
タ９２からアドレス情報を検索し、アドレス・マ
ルチプレクサ／レジスタを介してトランシーバ１
２３に与えられる。 前述の如く、各ISL装置は、CPUがISL装置を
アドレス指定する時に使用されるチヤネル番号を
有する。しかし、指令がISL装置に送られるべき
時は、CPU行先チヤネル番号が使用される。特
定のバス上のCPUは局部バス上の局部ISL装置を
アドレス指定するか、あるいは局部ISL装置を介
して遠隔ISL装置をアドレス指定することができ
る。各ISL装置のチヤネル番号はDIPスイツチに
よつて決定される。従つて、原理的には、表７の
ISL指令はいずれのISL装置に対して妥当し、ど
ちらのバスからも発することができる。各ISL対
における能動／受動スイツチは、前記ISL装置が
局部バスから制御されるようにもできないように
もする。 以下に説明する第１のバス命令は表７に示され
る如く機能コード01を有する出力制御指令であ
る。指令ワードのデータ・フイールドは、データ
転送／構成、初期設定、停止、再開、NAK／
RETRY、およびテストの表９に示す如き諸モー
ドを含むモード制御を提供し、同表においてはＸ
は生じ得る論理値零又は論理値１のいずれかを示
す。２つのテスト・モード・ビツト、即ちビツト
２と３がある。一方のビツトは記憶照合モードを
示し、他方は局部又は遠隔バス・サイクルに対す
るISL装置の応答を制御する。
【表】
【表】 システムの初期設定は制御ワード指令のビツト
０により制御される。このビツトはマスター・ク
リア・ゼネレータ９４により感知されて
ISLRAMをクリアする。制御ワード指令のビツ
ト０および１は、存在する要求のサービスと同時
にISL装置をして非データ転送状態に入らせる。
このように、もしISL装置が通信バス・サイクル
に対するエージエントとして作用することを確認
するならば、前記要求を満足するため必要な全て
の通信が完了する迄、ISL装置がこの要求をサー
ビスし続ける。構成モード指令が開始された後に
生じる他のデータ転送要求は無視される。この指
令はISL装置を標準的な通信バス要求のサービス
を可能にするモードにおく。多重CPUシステム
の場合には、NAK／RETRYロジツクは、制御
ワード指令のビツト４により開始され、比較的低
い優先順位のCPUに対してISLデータ転送を継続
させる更に高い順位のCPUをNAKする。 制御ワード指令は、操作モードを制御するた
め、ISLシステムにおいて最高の優先順位を割当
てられる。しかし、ISL装置が活動状態にある時
にのみこの制御ワード指令が発行できる。受動状
態においては、ISL装置は出力制御指令を受入れ
ることはない。出力制御指令が２つのサイクルを
要することは前に述べたが、これはモード制御レ
ジスタ１３５を局部および遠隔ISL装置の相方に
ロードする。 機能コード03を有する出力割込み制御指令は、
構成モードで能動状態のみにおいて割込みデータ
でレジスタ１３２と１３４をロードする。もし
ISL装置が受動状態にあれば、この指令は受入れ
られない。出力割込み制御指令は、局部又は遠隔
ISL装置のいずれかに対して発することができ、
前記の如く１つ又は２つのサイクルを必要とす
る。 この指令は16ビツトの指令で、CPチヤネル番
号を識別してCPUに割込む時ISL装置が用いるレ
ベルに割込みを行う。この指令は下記の様式を有
する。
【表】 レジスタ１３２は、割込み条件に遭遇する時
ISL装置が割込みを行うCPUの４ビツト・アドレ
スでロードされる。CPUのアドレスの最上位の
６ビツトは常に論理値零である。レジスタ１３４
は、割込みされたCPUが割込み順位を規定する
際使用する割込みレベルを示す６ビツト・フイー
ルドでロードされる。 機能コード２７のリセツト・タイマー指令は、
全てのタイマー状況ビツトのリセツテイングを制
御する。この指令は、更に、局部又は遠隔監視タ
イマーの使用可能又は使用禁止と、Ｉ／Ｏ又は再
試行タイマーの使用可能又は使用禁止と、遠隔
ISL割込みの使用可能又はブロツキングを制御す
る。記憶タイマーは常に使用可能にされる。タイ
マーのエラーの１つがエラーの発生により活動状
態にされる時、タイマーはリセツト・タイマー指
令によつてリセツトされねばならない。 前述の如く、出力タイマー・データおよび状況
情報の相方は論理装置１３３にロードされる。論
理装置はこれにより各タイマーの動作状況を表示
できる。 リセツト・タイマーは、更に、データ転送モー
ド又は構成モードにある間、あるいは能動又は受
動状態において、監視タイマーをONおよびOFF
に切換えるために使用することができる。もしタ
イマーが予め定めた期間内にストローブされない
時は、高い優先順位の割込みがCPUの割込みの
アーキテクチユア内で取扱われる。論理判断のフ
ローがCPUの制御ループから出られない場合は、
監視タイマーが出口手段を提供することはできな
い。本文に説明した望ましい実施態様において
は、局部監視タイマーと遠隔監視タイマーがあ
る。各タイマーとこれから出る割込みはCPUで
制御される。リセツト・タイマーは局部又は遠隔
ISL装置のいずれかに割当てられ、前に述べた如
く１つ又は２つのサイクルを生成する。リセツ
ト・タイマー指令の様式は下の表10において規定
される。
【表】 機能コード0Bを有する出力マスク・アドレス
指令、および機能コード１１を有する出力マス
ク・データ指令は、記憶アドレス変換RAM１２
５、チヤネル・マスクRAM１４２、およびCPU
変換RAM１１３および１３１に書込むことによ
りISL構成を開始する。 出力マスク・アドレス指令は能動状態にある時
ISL装置に対し、又局部ISL装置のみに対して発
することができる。このように、前述の如く唯一
のサイクルが必要となる。出力マスク・アドレス
命令は、出力マスク・データ命令の間与えられる
データが書込まれるべき特定の変換RAMに関す
るアドレスおよび書込み可能情報をRAMカウン
タ１１８にロードする。特に、RAMカウンタ１
１８は、ISL構成期間中、記憶アドレス変換
RAM１２５、チヤネル・マスクRAM１４２、
CPU行先RAM１３１、およびCPU出所RAM１
１３をアドレス指定するため使用される。修正さ
れるべきRAMの場所のアドレスはRAMカウン
タ１１８に記憶され、RAM制御レジスタ１０８
に与えられる。レジスタ１０８はアドレス・バス
１０５とインターフエースする３状態装置であ
る。レジスタの内容を用いて、記憶アドレス変換
RAM１２５と、チヤネル・アドレス・レジスタ
１０１と、CPUアドレス・レジスタ１１４と、
CPUアドレス・レジスタ１３６とをアドレス指
定する。これにより、データ・バス１１７に現わ
れるデータはアドレス指定された場所に書込むこ
とができる。 出力又は入力マスク・データ指令はカウンタ１
１８を増分する。カウンタの使用中、ISLRAM
の連続する場所は出力マスク・アドレス指令を再
び発する必要なしにアドレス指定することができ
る。カウンタは、開始場所から順次アドレス指定
することによりこの操作を容易にする。 出力マスク・アドレス命令が局部ISL装置に対
して発される時、局部通信バスから受取られデー
タ・フアイル・レジスタ９２に記憶されたデータ
はレジスタ１２１を経てバス１１７に沿つて
RAMカウンタ１１８の入力側に与えられる。 前述の如く、記憶アドレスの10ビツトを用い
て、記憶アドレス・マルチプレクサ１００とチヤ
ネル・アドレス・レジスタ１０１によりメモリー
の1024の場所をアドレス指定する。RAMカウン
タ１１８に対する13ビツトの入力は、RAM１４
２又は１２５における1024の場所の１つを表わす
アドレスと、いずれか又は全ての変換RAMへの
書込みの可能を含んでいる。下位の４ビツトは
RAM１３１と１１３をアドレス指定するために
使用される。バス１１７のビツト３，４および５
は書込み可能信号を表わす。 バス１１７のビツト３，４、および５がRAM
カウンタ１１８とRAM制御レジスタ１０８を経
てバス１０５に与えられる時、これ等はそれぞれ
アドレス・ビツト５，６，７になる。アドレス・
ビツト５はCPU RAM１３１と１１３への書込
みを可能にする。アドレス・ビツト６はチヤネ
ル・マスクRAM１４２を可能化し、アドレス・
ビツト７は記憶マスクRAM１２５を可能にす
る。このように、出力マスク・アドレス命令に応
答して、ISL装置はカウンタ１１８にデータが書
込まれるべきRAMアドレスを記憶する。この目
的のため、データ・フアイル・レジスタ９２のビ
ツト０乃至15がカウンタ１１８に記憶される。16
ビツトの内、10ビツトがRAMアドレスを表わ
し、３ビツトが書込み制御ビツトである。 構成モードの間にのみ能動状態において発され
る出力マスク・データ指令は出力マスク・アドレ
ス指令によりアドレス指定される場所に書込まれ
るべきデータを与える。この出力マスク・データ
は、局部又は遠隔ISL装置のいずれかに発され、
前述の如く１つ又は２つの内部サイクルを必要と
する。これに応答して、データ・フアイル・レジ
スタ９２に記憶されたデータがレジスタ１２１を
介してデータ・バス１１７に与えられる。機能コ
ード情報は、前述の如く、PROM１０２により
与えられ、機能コード・デコーダ１０６により復
号される。デコーダ１０６の出力は、局部制御ロ
ジツクがバス１１７上のデータを書込み操作のた
めRAM１４２，１２５，１１３又は１３１の１
つに送るように命令する。データが書込まれるべ
き識別されたRAMの場所の開始アドレスはカウ
ンタ１１８によつて識別される。このアドレス
は、RAM制御装置１０８を経てバス１０５に沿
つて与えられて、識別されたRAMの記憶セルの
１つのアドレス指定する。このように、カウンタ
１１８のレジスタ出力のビツト５，６，７は、
RAM１３１，１１３，１２５および１４２に対
する使用可能ストローブとなる。 書込み操作の特定のタイミングはサイクルゼネ
レータ１４６により取扱われる。書込みパルスは
局部ISL装置の使用可能となつた各RAMに対し
て生成される。これにより、データはRAMのい
ずれか又は全てに書込まれることができる。 局部又は遠隔ISL装置のいずれかは出力マス
ク・データ命令によりロードできる。しかし、出
力・アドレス命令は局部ISL装置のみに与えられ
る。このように、もしデータが場所零から局部
RAMに書込まれるならば、別の出力マスク・ア
ドレス命令は場所零から遠隔RAMへ書込むよう
発されねばならないことはない。遠隔ISL装置に
対して発された出力マスク・データ命令のみが必
要とされる。 このように、出力マスク・アドレスおよび出力
マスク・データ指令は対で作用して４つの構成
RAMをISLにロードする。記憶アドレス変換マ
スクRAM１２５をロードする指令の様式は下記
の如くである。
【表】
【表】 出力マスク・アドレス指令はRAMカウンタ１
１８の開始場所を確立する。この出力マスク・デ
ータ指令は10ビツトの量を前に指示した場所にロ
ードしてカウンタを増進させる。次の連続する場
所をロードするためには、出力マスク・データ指
令のみを発することが必要となる。Hm（記憶的
中）ビツトは全て零に初期設定され、記憶マス
ク・データは全て論理値１に初期設定される。 チヤネル・マスクRAM１４２のロードにおい
ては指令は下記の様式を有する。
【表】
【表】 出力マクク・アドレス指令はRAMカウンタ１
１８の開始場所を確立する。この出力マスク・デ
ータ指令はHc（チヤネル的中）ビツトをロードし
てISLをこのチヤネル番号に応答させる。更に、
この出力マスク・データ指令はカウンタ１１８を
増進させる。的中ビツトを次の連続場所にロード
するため、出力マスク・データ指令のみが発され
る必要がある。 CPU変換RAM、即ちRAM１３１又は１１３
をロードするためには、出力マスク・アドレスお
よびマスク・データ指令は次の様式を有する。即
ち、
【表】
【表】 出力マスク・アドレス指令はCPUチヤネル番
号を識別する。この出力マスク・データ指令は、
チヤネル番号がISL装置を通る時変換される値を
規定する。更に、出力マスク・データ指令はカウ
ンタ１１８を次の連続する値に増進させる。 次に、入力指令について説明する。入力割込み
制御指令、機能コード02は出力割込み制御指令と
類似している。この指令は、前述の如く、局部又
は遠隔ISL指令に対する１つ又は３つのサイクル
を必要とし、このISL装置は構成モードにあつて
能動状態でなければならない。しかし、この割込
みチヤネル・レジスタ１３２と割込みレベル・レ
ジスタ１３４の代りに、指令はデータを内部デー
タ・マルチプレクサ１２９に送る。その後、デー
タはマルチプレクサ１２９およびトランシーバ１
３８を介してデータ・トランシーバ１４１に送ら
れる。マスター装置のアドレスを含むデータ・フ
アイル・レジスタ９２の内容は、アドレス・マル
チプレクサ／レジスタ１１１を経てアドレス・ト
ランシーバ１２３に送られる。 入力割込み制御指令はISL装置をして割込みレ
ジスタ１３２と１３４の内容をデータ・マルチプ
レクサ１２９に与えさせる。割込みチヤネル・レ
ジスタ１３２はCPUチヤネル番号を示す４ビツ
トを与え、割込みレベル・レジスタ１３４は６ビ
ツトの割込みレベル情報を与える。この指令の様
式は、出力割込み制御指令に対するものと同じで
ある。 機能コード１０の入力マスク・データ指令は、
ISL装置をして出力マスク・アドレス指令により
前にアドレス指定された記憶セルの内容を読出さ
せる。特に、局部制御ロジツクはカウンタ１１８
にロードされたアドレスを感知し、各RAM１１
３，１２５，１４２の読出しを開始する。１つの
チヤネル・マスク・ビツトはRAM１４２から読
出され、１０の記憶変換ビツトおよび１つの的中
ビツトはRAM１２５から読出され、４つのCPU
規定ビツトはRAM１３１から読出される。従つ
て、合計16ビツトがトランシーバを経て局部又は
遠隔通信バスのいずれかに与えられる。入力マク
ス・データは局部および遠隔ISL装置の相方に発
され、こうして前述の如く１つ又は３つのサイク
ルを生じる。 入力マスク・データ指令は、更に、RAMカウ
ンタ１１８が最初のカウントでロードされた時通
知増分能力を与える。RAMの場所零は最初に読
出すことができ、これに続いて合計1024場所から
の1024個の入力マスク・データ指令読出しが行わ
れる。RAMデータは初期設定時に16進数03FFで
なければならないため、他のデータは変換即ち的
中ビツトがアドレス指定された記憶場所に存在す
ることを表示する。ISLは構成モードにあつて能
動状態になければならない。 出力マスク・アドレス指令と比較された入力マ
スク・データ指令の様式は下記の如くである。 即ち、
【表】
【表】 出力マスク・アドレス指令はカウンタ１１８に
おける開始場所をセツトする。入力マスク・デー
タ指令はアドレス指定された場所の内容を与えて
このカウンタを増進する。次の場所を読出すた
め、入力マスク・データ指令のみが発されること
が必要である。入力マスク・データ指令は同時に
全てのISL構成RAMの内容を戻す。特定のアド
レスに対しては、対応する記憶変換アドレス、
Hm（記憶的中）ビツト、Hc（チヤネル的中）、ビ
ツトおよびCPU変換チヤネル番号が戻される。
CPUチヤネル番号変換メモリーが16の場所だけ
しか持たないため、０の出力アドレスが同じ場所
を01016、02016等の如く戻す。 機能コード１８の入力状況ワード指令は、論理
装置１３３に記憶された状況ビツトを読出させ
る。タイマーの状態、継続中の割込みの発生、お
よびISL装置の論理状態はこれにより決定され
る。状況ワード指令は、データ転送又は構成モー
ドのいずれかで発され、又能動又は受動状態のい
ずれかで発される。この状況ビツトは表11に示さ
れる。 更に別の入力指令は入力装置識別（ID）指令
で、これは情報転送又はISL構成モードのいずれ
か、および能動又は受動状態のいずれかで発され
る。ISL IDはアドレスの如何に拘わらず各ISL装
置に対して同一な固定番号である。この指令は局
部又は遠隔のISL装置のどちらがアドレス指定さ
れようとも局部IDのみが読出される点で特異で
ある。しかし遠隔ISL装置が局部ISL装置と電気
的に接続されていなくても、局部バスに対して読
出されるID番号は、例えば16進数2400となる。
もし各ISL装置が電気的に接続されて給電されて
も、このID番号は例えば16進数の2402となる。
このように、入力装置のID指令は診断プログラ
ムにより用いられて局部および（又は）遠隔ISL
装置が接続されるかどうかを決定する。 ISL装置のテスト・モード操作の更に詳細な論
議については以下に記載する。出力制御ワード命
令においては、前述の如く２つのテスト即ち循環
モード・ビツトがある。ビツト２は総テスト・モ
ード・ビツトと呼ばれ、ビツト３は遠隔テスト・
モード・ビツトと呼ばれる。総テスト・モード・
ビツトがセツトされると、各ISL装置はテスト・
モードに入る。しかし遠隔テスト・モード・ビツ
トがセツトされると、遠隔ISL装置のみが作用を
受ける。 テスト・モードにおいては、２つの論理経路の
内の一方が使用される。総テスト・モード・ビツ
トがセツトされると、記憶折返し論理経路が使用
される。Ｉ／Ｏ折返し論理経路は総テスト・モー
ドおよび遠隔テスト・モードの両方のビツトがセ
ツトされることを必要とする。 記憶折返し論理経路においては、局部および遠
隔ISL装置は局部通信バスにより発されたアドレ
スについて動作するよう構成されねばならない。
特に、CPUが局部記憶アドレス以外のアドレス
が表示される局部通信バスに対して記憶照合命令
を発する時、局部ISL装置はこの情報の変換を遠
隔ISL装置に対して転送する。もし表示されたア
ドレスが遠隔ISL装置内に構成されるならば、遠
隔ISL装置はこの情報を局部ISL装置に対して戻
すのである。これにより、折返しが開始され、再
び局部バスに対して与えるよう局部ISL装置にお
ける情報を変更する。たとえ記憶アドレスは局部
又は遠隔記憶バスのいずれかに存在しても、局部
および遠隔ISL装置に記憶アドレスを認識し、関
連する記憶サイクルに対するエージエントとして
作用するように構成できることが理解されよう。
従つて、ISL装置は前述の如く記憶アドレスに応
答してACKを発する。
【表】
【表】 テスト・モードの特色は、遠隔通信バスにおけ
るシステム・オペレーシヨンの割込みを行うこと
なく局部および遠隔ISL装置が動的にテストでき
る点にある。遠隔バス上の装置を使用せず、１つ
のバス・サイクル以上のロスがない。別の特色
は、操作中のタスクは完了前に割込みを受けるこ
とがないことである。 Ｉ／Ｏ折返しテストが行われる時、データにつ
いては同じ論理経路は使用されない。しかし、
ISL装置に生成されるISLサイクルは異なる。更
に、記憶の折返しテストにおいて使用された記憶
アドレス・レジスタ１００および記憶アドレス変
換RAM１２５の代りに、チヤネル・アドレス・
レジスタ１０１およびチヤネル・マスクRAM１
４２が使用される。作用においては、チヤネル番
号に対するＩ／Ｏ指令が発される。チヤネル番号
が記憶要求ではなくＩ／Ｏ要求により支持される
ため、チヤネル番号は変換されない。その代り、
局部又は遠隔バス上のチヤネル番号を表示しない
チヤネル番号が遠隔通信バスに対する折返しにお
ける記憶アドレスに変換される。局部メモリーに
対する読込み又は書込みにおいては、記憶要求は
局部ISL装置を経て遠隔ISL装置に転送され、再
び局部ISL装置に送られる。もし選択されたチヤ
ネル番号が遠隔バス又は局部バスのいずれかに生
じたならば、ACKがISL装置の外側に生成される
ことになることが理解されよう。このように、局
部又は遠隔バスのいずれかにより認識されるチヤ
ネル番号がチヤネル・マスクRAM１４２に与え
られねばならない。RAMはこのチヤネル番号を
認識するよう構成できるから、このチヤネルは局
部ISL装置から遠隔ISL装置に転送され、それか
ら再び局部ISL装置に戻される。アドレス・バス
情報の残りを含むチヤネル番号は、検出すべき成
功テストのためには局部バス上の実際の記憶アド
レスに変換しなければならない。 Ｉ／Ｏ折返しテストを開始するようセツトされ
たテスト・モード・ビツトは又、局部制御ロジツ
クにおける記憶照合回線を論理値１の状態に変換
する。従つて遠隔ISL装置からレシーバ１０４お
よび１１５において折返し情報が受取られてマル
チプレクサ１１１と１３８にロードされると、チ
ヤネル番号を含むアドレス情報は記憶アドレスと
なる。これにより、局部バス上の記憶場所は論理
テストを行うように読出されあるいは書込まれ
る。記憶折返しテストとＩ／Ｏ折返しテスト間の
差異は、記憶折返しテストの間はメモリー間サイ
クルMRQとMRSのみが使用されることである。
しかし、Ｉ／Ｏ折返しテストの間は、内部サイク
ルRRQとRRSが使用される。記憶サイクルは常
に確認されるが、Ｉ／Ｏサイクルは最初は確認さ
れない。その代り、遠隔装置において局部RRQ
サイクルが生じる前にWAITが発される。遠隔
ISL装置におけるRRQ局部の結果として、局部
ISL装置において遠隔RRQサイクルが生成され
る。局部ISL装置における遠隔RRQサイクルの発
生と同時に、Ｉ／Ｏ指令は局部記憶からの記憶ア
ドレスに変換され局部ISL装置から遠隔ISL装置
に転送される。コンパレータ９９と対応する遠隔
ISL装置のバス・コンパレータに生じる等しい結
果により、遠隔ISL装置は遠隔バスからのACKを
局部ISL装置に転送する。局部ISL装置のバス・
コンパレータ９３における結果が等しければ、
ACKが局部バスに対して送られる。これと同時
にRRQ要求を開始する局部バス上のCPUが満足
させられ、RRQ要求の生成が停止される。この
ように、２つの折返しテストが行われて局部およ
び遠隔ISLロジツクのテストを行うことは明らか
である。RRQ要求に応答して１つのテストが行
われ、RRQ要求に応答してもう１つのテストが
行われるのである。 再びISL構成モードについて、ISL装置がＩ／
Ｏ出力指令の使用により構成されることが理解さ
れるよう。特に、制御ワード指令はモード制御レ
ジスタ１３５のローデイングを行い、割込み制御
ワードは割込みチヤネル・レジスタ１３２のロー
デイングを行い、リセツト・タイマー指令はタイ
マーおよび状況論理装置１１３のローデイングを
行う。更に、出力マスク・アドレス指令はRAM
カウンタ１１８とRAM制御レジスタ１８０のロ
ーデイングを行う。出力マスク・データ指令はデ
ータをISL RAMにロードするのに使用される。 ISL構成の間ISL装置にロードされたデータは
Ｉ／Ｏ入力指令の使用により検査できる。 各ISL装置は、停止条件を検出およびクリアの
目的のため、第１４図の説明に関連して更に説明
する５つのタイマーを含む。タイマーは前に説明
したリセツト・タイマー指令によりリセツトされ
る。もしメモリーからの第２半バス・サイクルが
記憶停止タイマーにより示される予め定めた期間
内に生じない場合、ISLは無効データ・ワードを
要求側の装置に送ることにより読出し要求を完了
する。本文に説明する望ましい実施態様において
は、略々６マイクロ秒の予め定めた期間が使用さ
れる。 もしＩ／Ｏコントローラからの第２半バス・サ
イクルが例えば約200ミリ秒内に生じなければ、
Ｉ／Ｏ停止タイマーが信号を発し、要求側に無意
義のデータ・ワードを送つて不当データ・パリテ
イおよびREDインジケータをセツトさせること
によりISL装置に入力要求を完了させる。Ｉ／Ｏ
停止タイマーはリセツト・タイマー指令により使
用可能にさせる。 もし局部バス・サイクルが７マイクロ秒内に完
了されなければ、デツド・マン・タイム・アウト
が信号を発してISL装置にNAKを生じさせる。
これは、ISL装置にではなくバスに対するサービ
スで、バスがCPUを含まないこれ等構成を意図
している。NAKは、違法資源NAKとして同じ
効果を生じ、もしISL装置がサイクルに対するパ
リテイであれば更に別の動作をISL内に生じさせ
得る。 監視タイマーは冗長なシステムにおけるISL装
置の使用を容易にするために設けられている。タ
イマーがＩ／Ｏ指令によりONになると、このタ
イマーは、もし60Hzで毎秒１回より、頻繁にリセ
ツトされなければ、タイマーは論理値１の信号を
生じる。タイマーが論理値１の信号を生じると、
局部バスおよび遠隔バスは割込みされる。監視タ
イマーの割込みはリセツト・タイマー指令の適正
なセツテイングによりブロツクされ得る。 再試行停止タイマーは、ISL装置が最初に再試
行の結果としてWAIT信号を生じる時に始動さ
れ、ACK又はNAKが生じる時リセツトされる。
もし例えば100ミリ秒以上が経過し再試行サイク
ルが完了しなかつたならば、ISL装置は元のマス
ターからの更に別のバス・サイクル要求に対して
は応答しない。バスは時間切れとなり、元のサイ
クルはこれにより停止が判る。タイマーはリセツ
ト・タイマー指令の制御下で使用可能となる。 タイマーの各々は表11に示される如く状況ビツ
トの論理レベルを制御する。 各ISL装置はタイマーおよび状況論理装置１３
３における状況レジスタを有する。局部状況レジ
スタは、遠隔ISL装置におけるある条件を表わす
複合状況ビツトと共に局部ISL装置に対する情報
を含んでいる。局部状況レジスタにおける遠隔割
込みビツトが論理値１のレベルにある場合、局部
ISL装置を介して遠隔状況レジスタを読出すこと
により詳細な状況が得られる。ある特定の割込み
および状況の条件をブロツクするため３つのマス
ク・ビツトが設けられる。これ等のマスク・ビツ
トはリセツト・タイマー／割込リマスク指令（Ｆ
＝27）の一部としてセツト／クリアされる。 第１４Ａ乃至第１４Ｚ図、第１４AA図乃至第１
４AC図 第１４図は詳細な論理図における１つのISL装
置を示す。ISL装置を有する論理システムが装置
内に分布され共通な論理素子を共有することが理
解されよう。 ISL装置に対する論理素子の接続の説明の試み
において、論理素子の入力および出力に対する導
線は第１４図を構成する２９図において分布され
た他の論理素子に伸びていることが直ぐに判る。
その結果はISL装置の構成の仕方の有意の命令で
はなく、復号し編成する時間の過剰量を必要とす
る多大な結合辞の表示となる。どれかの図中の論
理素子の接続が容易に確認され編成され得る有意
の記述を行うため、付属ＡとＢとして本明細書に
含まれる２つのコンピユータ・リストは特に第１
４図の説明を意図した。 更に、第１４図の論理素子は付属ＡとＢの情報
を捕足する付番法則に従つて番号を付されてい
る。例えば、各構成要素は３つのデイジツト番号
により識別される。各構成要素は１つ以上の信号
を受取り、１つ以上の出力信号を生成する。各信
号は５つのデイジツト番号により識別される。各
信号の始めの３つのデイジツトは信号が出力とな
る構成要素を識別する。最後の２つのデイジツト
はこの構成要素の出力のピン番号を識別する。各
信号は、信号を機能的に記名する９文字の簡略記
号と同じ簡略記号を有する異なる信号を識別する
２つのデイジツト番号を有する。各信号も又、簡
略記号を真にする状態を識別する（＋）又は
（−）指示子と、同一の６文字の簡易記号を有す
る各信号間を微分するための２つの10進数字を有
する。 例えば第１４Ｍ図においては、インバータ
74LS04は３つのデイジツト番号６４１で識別さ
れる。出力信号はピン番号04に現われる。出力信
号は64104として識別される。ピン番号03を入力
するよう接続される入力信号は番号64013で識別
される。これは74S02なる集積回路NORゲート
６４０により生成される。出力信号はピン番号13
に生じる。 書込み割込み機能に対する簡略記号は
WRTINTである。信号番号64013は簡単記号
WRTINT−00を有する。マイナス符号は、シス
テムが書込み割込み機能を実施する時信号64013
は論理値零であることを表示する。同様に、信号
64104は簡略WRTINT＋10を有する。プラスの
信号は、システムが書込み機能を実施する時信号
64104が論理値１であることを表示する。表示00
および10は同じ簡略記号で異なる信号を識別す
る。 付属Ａは５つのデイジツト信号番号により分別
され、６つの列を有する。第１の列は信号を識別
する。第２の列は簡略記号を識別する。第３の列
は３つのデイジツトの照合番号および２つのデイ
ジツト・ピン番号を列記する。第４の列は、列５
【表】
【表】 よび終端プログラム
例えば、列１の回線64013上では64013は信号番
号である。列２のWRTINT―00は簡略記号であ
る。信号番号64013は列３において繰返される。
列４のＳは出所（ゲート６４０、ピン１３から）
を表示する。列５における番号74S02は構成要素
６４０のメーカの識別番号である。列６の文字
06Zは無視される。文字13は表12に示されたシー
ト番号と呼ぶ。表12においては、シート番号13は
割込み制御ロジツクが示される第１４Ｍ図と対応
する。 信号番号64013に続く線上では列１および２が
ブランクである。列３の番号64103は構成要素６
４１のピン03と呼ぶ。列４は文字Ｌで信号64013
が構成要素６４１の03入力ピンに接続される。列
５における番号74S04は構成要素６４１のメーカ
側の識別番号である。しかし、列６の文字13は表
12と共に用いられ第１４Ｍ図を識別する。 付属Ｂは列２の簡略記号により記憶され、６つ
の列からなる。第１の列は信号番号を列記する。
第２の列は信号の簡略記号を識別する。第３の列
は信号番号を列記する。第４の列は列５における
構成要素が出所（Ｓ）又はロード(L)を与えられる
か、又はコネクタが入力(I)又は出力（Ｏ）を与え
られているかを表示する。又、ターミナル（Ｔ）
およびワイアドORゲート（Ｗ）も表示できる。
列５はメーカのカタログ番号による回路構成要素
を識別する。第６列の最初の３文字は使用されな
い。最後の２文字は表12と関連して使用されて、
構成要素が見出される第１４Ａ図乃至第１４AC
図を識別する。 例えば、信号簡略記号WRTINT―00で示され
る線の列１および３においては、信号番号64013
が与えられる。列４においては、文字Ｓは、ゲー
ト６４０が信号64013の出所であることを示す。
列５においては、番号74S02がゲート６４０のメ
ーカ側の識別番号である。列６においては、文字
06Zは無視される。表12においては、文字13は第
１４Ｍ図を識別する。WRTINT―00の後の線上
では列１および２がブランクである。列３の番号
64103は信号番号で、これも又照合番号６４１と
構成要素の接続ピン03を有する構成要素を識別す
る。列４の文字Ｌは、信号64013が構成要素
74S04の入力ピンに与えられることを示す。列５
の番号74S04はゲート６４１に対するメーカの識
別番号である。列６では、文字07Dが無視され、
文字13が表12の第１４Ｍ図を識別する。 更に別の例として、第１４Ｆ図においては、簡
略記号AFIL10＋00を有する信号と、簡略記号
RMAD10＋00を有する信号83509と、簡略記号
CNTL10＋00を有する信号74105がワイアドOR
ゲート１４２に与えられる。ワイアドORゲート
１４２の出力は簡略記号ADDR10＋00を有する
信号14201である。 第１４―０図においては、簡略記号AFIL10＋
00を有する信号16306はRAM１６３のピン06に
おける出力である。第１４Ｚ図においては、簡略
記号RMAD10＋00を有する信号88309がドライバ
８８３のピン09における出力信号である。第１４
Ｑ図においては、簡略記号CNTL10＋00を有す
る信号74105はレジスタ７４１のピン05上の出力
信号である。 付属Ａにおいて、線16306では列１と３が簡略
記号AFIL10＋00を有する信号16306を識別する。
列４における文字Ｗは、信号16306がワイアド
ORゲードに接続される。列５においては、信号
が74LS670回路素子により生成されることを示し
ている。列６では、文字08Aが無視され、表12と
関連する文字16が第１４―０図を識別する。次の
線では、列１と２がブランクである。列３はワイ
アドORゲートをゲート１４２として識別する。
番号02は、ワイヤをピン上の第２のワイヤ・ラツ
プとして識別する。列４においては、文字Ｌは信
号16306をワイアドORゲート１４２に対する入
力として識別する。列５では、文字＋W003はワ
イアドORゲートが１つのピンの周囲に巻かれた
４本のワイヤからなる３入力ワイアドORゲート
であることを示す。ワイヤは01，02，03，04とし
て識別される。列６は、ワイアドORゲートが表
12におけるシート番号06と関連する図において見
出すことができることを示す。この図は第１４Ｆ
図である。列６の文字11Aは無視する。 線14201 ADDR10＋00に関しては、列１が構
成要素の照合番号142を識別する。文字01はピン
上の第１のワイヤ・ラツプとしてワイヤを識別す
る。列４は、この信号が出所（Ｓ）信号であるこ
とを表示する。列５は、前述の如く、構成要素が
３入力ワイアドORゲートとして識別する。列６
は、ワイアドORゲートが表12のシート番号06と
関連する図中に見出されることを示す。文字11A
は無視される。 簡略記号AFIL10＋00により示される付属Ｂの
線については、列１と３が信号番号16306を識別
することが判る。列４においては、文字Ｗはワイ
アドORゲートに対する入力として信号を識別す
る。列５は、信号を74LS670回路素子の出力とし
て識別する。列６の文字08Aは無視する。表12に
関連して用いられる文字16は第１４―０図を識別
する。次の線では、列１と２がフランクである。
列３はワイアドORゲート１４２を識別する。文
字02はワイヤをピン上に巻かれた第２のワイヤと
して識別する。列４においては、Ｌが信号をワイ
アドORゲートに対する入力として識別する。列
５は回路構成要素＋W003を３入力ワイアドOR
ゲートとして識別する。列６においては、文字
11Aが無視される。表12と関連して使用される文
字06は第１４Ｆ図を識別する。 線ADDR10＋00については、列１と２は信号
番号14201を識別する。列３は信号を構成要素１
４２からの出力として識別する。文字01は、ワイ
ヤがピンの周囲の第１のワイヤ・ラツプであるこ
とを示している。列４においては、Ｓは構成要素
を出所として識別する。列５においては、構成要
素は、前述の如く３入力ワイアドORゲートとし
て識別される。列６は、ワイアドORゲートが第
１４Ｆ図に示されることを表示する。 簡易記憶RMAD10＋00を有する信号88309と、
簡易記号CNTL10＋00を有する信号74105は、前
記のガイドラインに従つて付属Ａと付属Ｂに見出
すことができる。 次に、第１４図に示されるISL装置の機能的説
明を行う。ISL装置からなる論理システムは装置
内に分布されているため、機能的説明も又第１４
図について行うものとする。 ISLの初期設定はパワー・アツプおよびマスタ
ー・クリア位相からなり、第１４Ｌ図に示される
論理図に関して説明する。第１４Ａ図は、ISL論
理システムに対して通信バス信号を接続するコネ
クタ１０４と１０５を示す。通信バスからバス・
パワー・オン信号は全ての装置に与えられる。
ISLロジツクは、第１４Ｌ図の遅延回路２５０の
入力に与えられるパス・パワー・オン信号10535
の前縁を検出する。遅延回路２５０の出力は２本
の遅延出力を有する。第１の出力信号25003は30
ナノ秒だけバス・パワー・オン信号10535を遅延
する。第２の出力信号25014は60ナノ秒だけバ
ス・パワー・オン信号10535を遅延する。信号
25003および25014はORゲート２５１の入力に与
えられる。ORゲート２５１の出力は、その前縁
はバス・パワー・オン信号10535の立上りの後30
ナノ秒間立上り、その後縁はバス・パワー・オン
信号10535の落込み後の60ナノ秒間落込むパルス
信号25103である。 出力信号25103は、肯定信号37005と否定信号
37012を生成するワン・シヨツト３７０の入力側
に与えられる。否定信号37012は1.5ミリ秒間持続
後の負になるパルスである。 負の信号37012はＤ―フリツプフロツプ５３１
のクロツク入力側に与えられる。フロツプ５３１
は、第１４Ａ図のバス・パワー・オン信号10535
の前縁が検出された後約1.5ミリ秒間与えられる
負の信号37012の後縁に応答する。 フロツプ５３１の出力信号53109は排他的OR
ゲート２９０の入力側に与えられる。局部通信バ
スのマスター・クリア信号24305は排他的ORゲ
ート２９０の別の入力側に与えられる。信号
24305はＤフロツプ２４３の肯定出力である。制
御盤のマスター・クリア・ボタンは信号10407を
コネクタ１０４から第１４Ｂ図のドライバ／レシ
ーバ２４２に与える。ドライバ・レシーバ２４２
の出力信号24214は第１４Ｌ図のフロツプ２４３
のクロツク入力側に与えられる。信号93213は遠
隔ISLからのフロツプ２４３のCD入力側に与え
られる。信号93212は、遠隔ISLに生じるマスタ
ー・クリアがない場合のみフロツプ２４３がセツ
トされることを保証する。 バス・パワー・オン信号又はマスター・クリ
ア・スイツチ24305のいずれかが、排他的ORゲ
ート２９０の出力信号29006を論理値１に強制す
ることによりマスター・クリア・シーケンスを開
始する。 出力信号29006は反転ドライバ４６８に与えら
れる。反転される出力46808は200ナノ秒の第２の
遅延回線４６７に与えられる。200ナノ秒タツプ
出力信号46707はフロツプ２４３のリセツト・タ
ーミナルに与えられる。これにより、ISLロジツ
クに対する200ナノ秒のパルスが、バス・クリア
信号10407がバス上にある時間の長さの如何に拘
わらずリセツト機能を実施することを保証する。
遅延回線４６７に対する100オームの抵抗はこの
信号を電気的に終了させるのに使用される。 200ナノ秒のパルスの終りに、信号46707がフロ
ツプ５３１をクリアする。フロツプ５３１の負の
出力の信号53108はＤフロツプ５１１のクロツ
ク・ターミナルに与えられてこのフロツプをセツ
ト条件に強制する。フロツプ５１１のセツテイン
グは内部のクリア・プロセスを開始する。 ISL装置に対するマスター・クリア機能は４つ
の信号の１つにより生成される。１つの信号
24306は局部制御盤により惹起されるフロツプ２
４３の否定された出力である。第２の信号93212
は遠隔制御パネルからのマスター・クリア信号で
ある。第３の信号91612は、遠隔通信バス上のソ
フトウエア初期設定命令又はパワー・アツプ条件
により惹起される。第４の信号は、局部通信バス
上のソフトウエア初期設定命令又はパワー・アツ
プ条件である。３つの信号が反転されたORゲー
ト７３４の入力に与えられる。出力信号73406は
ORゲート８３１の入力に与えられる。第４の信
号のマスター・クリア信号53109はゲート８３１
の他の入力側に与えられる。ORゲート８３１の
出力信号83111は、フロツプおよびレジスタに対
する出力マスター・クリアを与えるNANDゲー
ト８３０の４つの入力側に与えられる。信号
83006はインバータ４４８により反転され、その
出力44806も又クリア・フロツプおよびレジスタ
のクリヤのために使用される。あるフロツプおよ
びレジスタは肯定信号を必要とするが、他のフロ
ツプおよびレジスタは否定信号を必要とする。 信号83006はフロツプ４７０のクロツク信号に
与えられる。このフロツプの出力信号47005はマ
スター・クリア・シーケンスを開始する。最初
に、マスター・クリア200ナノ秒パルス46707が生
成された時、40ナノ秒パルス信号46712がNAND
ゲート５１２に与えられる。信号53109でNAND
ゲート５１２の他の入力側に与えられた。出力パ
ルス信号51208はORゲート４６９に与えられる。
ゲート４６９の出力信号46908は通常論理値１で
あるため、出力信号46908は、信号51208が論理値
零に変る時論理値零に変つてフロツプ４７０をリ
セツトする。前記のシーケンスは、本システム
は、200ナノ秒パルス46707がその正規の論理値１
の状態に戻つた後、初期設定された状態になるこ
とを保証する。 第１４Ｎ図のJKフロツプ５８１の出力である
信号58109も又第１４Ｌ図のNORゲート４６９の
入力側に与えられる。再試行要求が処理される
時、信号58109は論理値零に強制されてフロツプ
４７０をリセツトする。 従つて、フロツプ４７０は、マスター・クリヤ
信号10407がバス上に受取られた後40ナノ秒間リ
セツトされる。フロツプ４７０は、信号83006の
後縁により再びセツトされてマスター・クリア・
シーケンスを開始する。 MY MASTER CLEAR信号53109はインバー
タ868に加えられ、出力である信号86804は第１４
Ｂ図のドライバ８７０の入力側に送られる。出力
信号87014は遠隔バス上に送出されて、ISL論理
装置がマスター・クリア動作中であることを表示
する。信号91612はISL論理装置により遠隔バス
で受取られ、NORゲート７３４の入力側に与え
られて別の装置がマスター・クリア・モードにあ
ることを表示する。出力信号73406はORゲート
８３１の他の入力側に与えられて、これにより前
述の如くマスター・クリア信号83111を生成して
交互に信号83006の立上りと同時にフロツプ４７
０をセツトする。 従つて、マスター・クリア・シーケンス・フロ
ツプ４７０は局部および遠隔の両装置においてセ
ツトされる。マスター・クリア信号47005は第１
４Ｖ図のAND／ORゲート３８８に与えられる。
出力信号38808がNORゲート６０８に与えられ
る。出力信号60808はＤフロツプ４６４のCD入力
側に与えられる。信号60408は、ANDゲート６０
４の出力信号であるフロツプ４６４のクロツク入
力側に与えられる。信号17612はANDゲート６０
４の入力側に与えられる。信号17612は負のOR
ゲート１７６の出力である。AND／ORゲート３
８８の出力である信号38808は負のORゲート１
７６の入力側に与えられる。 局部サイクル・フロツプ４６４の外に、ISLサ
イクルＤ―フロツプ４４１がクロツク信号60408
によりセツトされる。ISLサイクル・フロツプ４
４１はISLサイクルが生じる時にセツトし、局部
サイクル・フロツプ４６４は、ISLサイクルを惹
起する条件が局部通信バスからの要求による時に
セツトする。ISLサイクルが遠隔通信バスから開
始される時遠隔サイクル・フロツプ５７２がセツ
トされる。ISLサイクル・フロツプ４４１がセツ
トする時、出力信号44109はパワー・ドライバ３
２２の入力側に与えられる。出力信号32206は125
ナノ秒遅延回路３７４に与えられる。遅延回線３
７４の出力信号を用いてISLサイクルにおいてフ
ロツプを制御する。 特に、信号37411即ち50ナノ秒の遅延信号は
ISLサイクル・フロツプ４４１をリセツトする。
これは出力信号44109を50ナノ秒パルスに同期さ
せる。局部サイクル・フロツプ４５４がセツトさ
れると、出力信号46405は４ビツトのレジスタ４
９０に与えられてレジスタ４９０への入力データ
をクロツクする。レジスタ４９０への入力は、記
憶要求信号48305と、再試行信号58109と、再試行
応答信号58810と、記憶応答信号35106である。 第１４Ｖ図におけるロジツクは又、優先順位を
決定し、局部又は遠隔操作がISLサイクルに対し
てアクセスを行うかどうかを決定する。マスタ
ー・クリア・シーケンスは最下位の優先順位を有
するが、マスター・クリアおよびマスター・クリ
ア・シーケンスは最高の優先順位を有する。しか
し、比較的高い優先順位機能はマスター・クリア
操作を可能にするよう制御される。 一例として、局部再試行要求信号58109は、第
１４Ｎ図のJKフロツプ５８１の出力として生成
される。フロツプ５８１は初期設定シーケンスの
間セツトされる。信号83006は、もしこの信号が
論理値零であれば前記フロツプをセツトするＤ―
フロツプ６３２のＳ入力側に与えられる。この状
態は、もし論理値１のバス・データ信号21510が
なければ、出力信号63209を論理値１に強制する。
これと同時に、NANDゲート５５９の出力であ
る信号55906は論理値零に変る。信号55906はフロ
ツプ５８１のＳ入力に与えられてフロツプ５８１
をセツトする。出力信号58109は論理値１にセツ
トされ、JKフロツプ５８４のCJ入力側に与えら
れる。フロツプ５８４も又、ORゲート６０５に
与えられる入力53108によりセツトされる。出力
信号60506はフロツプ５８４のＳ入力側に与えら
れ、これによりフロツプ５８４をセツトする。フ
ロツプ５８４はこの時セツトされて別の要求がバ
ス上に入らないようにブロツクする。 フロツプ５８１の出力である信号58109は前述
の如く第１４Ｖ図のレジスタ４９０の入力側に与
えられ、信号46405によりレジスタに対してクロ
ツクされる。レジスタ４９０の対応する出力であ
る信号49010は、４つの基本的ISLサイクルを規
定する４つのANDゲートの１つであるANDゲー
ト5831に与えられる。 下記に説明するこれ等のANDは、ANDゲート
５８３の他、ANDゲート５９０，４８６および
４９３がある。この場合、出力信号58306は局部
再試行要求操作から選択される。 第１４Ｑ図において、マスター・クリア・シー
ケンスの間、予め定められたパターンはランダ
ム・アクセス・メモリーの1024個の全アドレスに
記憶される。カウンタ７４４，７４５および７４
６は、前述の如く、第１４Ｌ図のORゲート８３
１により生成されたリセツト信号83111により最
初に零にクリアされる。次に、カウンタ７４４，
７４５および７４６は零にリセツトされた後1024
カウントに対して増進させられる。カウント信号
は、第１４Ｑ図のNORゲート９０８の入力側に
与えられる第１４Ｌ図のフロツプ４７０の信号
47006の出力により開始される。出力信号90812
は、ANDゲート７４０の入力側に与えられる。
局部再試行要求信号90002はANDゲート７４０の
別の入力側に与えられる。出力のカウント増進信
号74003はANDゲート７４７の入力側に与えられ
る。出力信号74711はカウンタ７４６の＋１ター
ミナルに与えられる。第１４Ｖ図のANDゲート
５８３の出力信号58306が第１４Ｕ図のインバー
タ９００に与えられる時、信号90002が生成され
る。エンド・パルス信号37606はANDゲート７４
７の入力側に与えられる。第１４Ｖ図の遅延回線
37415からの125ナノ秒の出力信号37407はインバ
ータ３７７の入力側に与えられる。出力信号
37712は、エンド・パルス信号37606を生成するイ
ンバータ３７６の入力側に与えられる。この125
ナノ秒信号は、ANDゲート74711の出力を制御す
ることにより、第１４Ｑ図のカウンタ７４６，７
４５，７４４を歩進動作させる。桁上げ出力信号
74612はカウンタ７４５の＋１ターミナルに与え
られ、桁上げ出力信号74512はカウンタ７４４の
＋１ターミナルに与えられる。 カウンタ７４６の１，２，４，８出力信号
74603，74602，74606，74607はレジスタ７４１の
その各々の入力側に与えられる。カウンタ７４５
の１，２，４，８出力信号74503，74502，74506，
74507も又レジスタ７４１のその各々の入力側に
与えられる。カウンタ７４４の１と２出力信号
74403と74402はレジスタ９２９の入力側に与えら
れる。レジスタ７４１と９２９は３状態レジスタ
である。 レジスタ９２９と７４１は、レジスタの使用可
能ターミナルに与えられるカウント選択信号
74808により使用可能の状態にされる。信号74808
はANDゲート７４８の出力により生成され、
ISLシステムがマスター・クリア・モードにある
時動作状態となる。ANDゲート７４８に対する
両入力53910および56108はこの時論理値零にな
る。 レジスタ７４１と９２９の出力信号は、信号
92915，92912，92916，92909，92905，74105，
74106，74119，74102，74109，74115，74112，
74116である。これ等の信号は、第１４Ｆ図にお
いて、ワイアドORゲート13701，13801，13901，
14001，14101，14201，14301，14401，14501，
14601，14701，14801，14901のアドレス・バス・
ビツト５〜17に対してそれぞれ与えられる。 第１４Ｒ図において、アドレス８〜１７の信号
14001，14101，14201，14301，14401，14501，
14601，14701，14801，14901はマルチプレクサ３
１３，３１４，３１５のターミナル「１」に与え
られる。マルチプレクサ３１３，３１４，３１５
の出力即ちチヤネル・アドレス０〜９信号は
RAM２７６のアドレス・ターミナルに与えられ
る。従つて、マスター・クリア・シーケンスの
間、ターミナル「１」が信号53910により選択さ
れるためRAM２７６の全ての1024のアドレスが
アクセスされる。 同様に、アドレス信号14001，14101，14201，
14301がマルチプレクサ４７２の入力ターミナル
「１」に与えられる。アドレス１２〜１５の信号
14401，14501，14601，14701はマルチプレクサ４
７３の入力ターミナル「１」に与えられ、アドレ
ス１６と１７の信号はマルチプレクサ４７４と４
７５のターミナル「３」にそれぞれ与えられる。
マルチプレクサ４７４と４７５は信号48112を
NANDゲート４８１からの選択ターミナル「１」
に与える。信号48112は、入力信号24414，47006
および53910が全て論理値零にあるため、この時
論理値１にある。 マルチプレクサ４７２，４７３，４７４，４７
５の出力である記憶アドレス０〜９の信号47212，
47209，47207，47204，47312，47309，47307，
47304，47409，47507は、記憶変換記憶RAM７
０６，７０８，７０９，７１０，７１１，７１
２，７１４，７１５のアドレス・ターミナルと、
的中ビツト記憶RAM８６３とに与えられる。 第１４Ｗ図において、アドレス１４〜１７の信
号14601，14701，14801，14901はマルチプレクサ
７４９のターミナル「０」に与えられる。CPU
トランスレータ・アドレス０〜３の信号74912，
74909，74907，74904はRAM７５４と７５７の
アドレス入力ターミナルに与えられる。信号
92806が論理値零をマルチプレクサ７４９の選択
ターミナルに与え、ANDゲート９２８に対する
局部再試行応答サイクル信号59012入力は論理値
零となるため、マルチプレクサ７４９の入力
「０」が選択される。 マスター・クリア・シーケンス信号47006は
NANDゲート７５０，７５１，７５２，７５３
の各入力に与えられる。ISLシステムがマスタ
ー・クリア・サイクルにあるため、信号47006は
論理値零にある。出力信号75003，75108，75211，
75306は論理値１にある。これ等の信号はRAM
７５４のデータ入力ターミナルに与えられる。
RAM７５４が16ののアドレス場所を循環する
時、信号はRAM７５４の入力側で反転されるた
め、論理値零が各アドレス場所に書込まれる。 RAM７５４の書込み可能ターミナルがAND
ゲート７６０の出力の信号76003により活動状態
におかれる。第１４Ｖ図のANDゲート６３８の
出力である信号63811はNANDゲート７６０の入
力側に与えられる。ANDゲート６３８に対する
１入力は60ナノ秒遅延パルス32502である。第１
４Ｋ図においては、MYCLER信号51105とマス
ター・クリア・シーケンス信号47005がNANDゲ
ート４７１の入力側に与えられる。NANDゲー
ト４７１に対するMYCLER信号51105入力は、
パワー・オン・マスター・クリア・シーケンスの
間RAM７５４のクリア動作を可能にする。しか
し、RAM７５４のクリア動作は、制御盤におい
てマスター・クリアボタンが押される時に禁止さ
れる。これ等の両信号は論理値１となりRAM書
込み操作を表示する。出力信号47113はNORゲー
ト６３９の入力側に与えられる。論理値１の出力
信号63908は、第１４Ｖ図のANDゲート６３８の
入力側に与えられる。論理値１の出力信号63811
は、もしアドレス５の信号13701も又論理値１で
あれば、第１４Ｗ図のNANDゲート７６０の入
力側に与えられる。NANDゲート７６０の出力
の信号76003はこの時論理値零に変つてRAM書
込み操作を可能にする。 第１４Ｒ図においては、入力チヤネル・マスク
書込み信号はRAM２７６の書込み可能ターミナ
ルに与えられる。信号63811はNANDゲート３１
２の入力側に与えられる。又、アドレス６の信号
13801はNANDゲート３１２の他の入力ターミナ
ルに与えられる。信号63811は前述の如く論理値
１となる。もしアドレス・ビツト６が論理値１で
あれば、RAM２７６は書込み操作を行う。マス
ター・クリア・シーケンス信号47006はANDゲー
ト２７５の入力側に与えられる。第１のマスタ
ー・クリア・シーケンスの間信号47006が論理値
零であるため、出力信号27505は論理値零となる。
従つて、論理値零はアドレス・ビツト６により規
定されるRAM２７６アドレスに書込まれる。 第１４Ｓ図においては、信号68311とアドレス
７の信号13901はNANDゲート８５９に与えられ
る。使用可能信号85906の出力は、RAM７０６，
７０７，７０８，７０９，７１０，７１１，７１
２，７１３，７１４，７１５、および８６３の書
込み可能入力に与えられる。 論理値零であるマスター・クリア・シーケンス
信号はANDゲート８６２に与えられる。論理値
零である出力信号86208はRAM８６３の書込み
入力ターミナルに与えられる。従つて、論理値零
は全てのアドレス位置に書込まれる。 データ６―15の信号33901，34001，34101，
34201，34301，34401，34501，34601，34701，
34801は、RAM７０６乃至７１５のデータ入力
ターミナルに与えられる。データ６〜15の信号は
通常論理値１であるから、論理値１はRAM７０
６乃至７１５の全ての1024のアドレスに書込まれ
る。 第１４Ｍ図においては、マスター・クリア・サ
イクルの間、抵抗回路網６４８，６４９，６５０
はデータ01〜15信号33401，33501，33601，
33701、および33801を論理値１に保持し、第１４
Ｂ図のレシーバ・ドライバ２３２乃至２３８を経
る通信バス上ではデータが受取られない。 第１４Ｑ図においては、信号86108はORゲー
ト７５９，７３７，７３０に与えられる。出力信
号75906，73706，73003はレジスタ９２９の入力
ターミナルに与えられる。出力信号92912，
92915，92916は第１４Ｆ図のワイアドORターミ
ナル１３７，１３８，１３９に与られる。出力信
号13701，13801，13901は論理値１となり、書込
み操作を可能にする。RAMは、前述の如くマス
ター・クリア操作の間に初期設定される。 第１４Ｖ図におけては、100ナノ秒遅延信号
37406はインバータ３２７の入力側に与えられる。
インバータの出力信号32712はインバータ３２６
の入力側に与えられる。インバータ３２６の出力
である信号32610も又インバータ７６２の入力側
に与えられる。信号32712はNANDゲート３２３
に与えられる。他の入力はエンド・パルス信号
37712である。 前述の如く、種々のRAMのアドレス1024がク
リアされる迄、第１４Ｌ図のマスター・クリア・
シーケンス・フロツプ４７０はセツトされた状態
を維持する。 第１４Ｑ図においては、カウンタ７４６，７４
５，７４４におけるカウントが1024に達すると、
カウンタ７４４の信号74406の出力は論理値１と
なる。この信号は第１４Ｌ図のインバータ３１６
の入力側に与えられる。出力信号31608はフロツ
プ５１１のリセツト・ターミナルに与えられてこ
れをリセツトする。信号31608も又第１４Ｎ図の
NANDゲート５４０の入力側に与えられる。論
理値１の出力信号54008はNANDゲート５８２の
出力側に与えられる。エンド・パルス信号37712
と局部再試行要求信号58306が論理値１となる
1024番目のサイクルにおいては、２つの信号が
NANDゲート５８２の入力側に与えられる。こ
のゲートの出力信号は、フロツプ５８１のリセツ
ト・ターミナルに与えられる論理値零に変る。第
１４Ｌ図のORゲート４６９の入力ターミナルに
与えられる信号58109は論理値零となる。信号
46908がフロツプ４７０のリセツト・ターミナル
に与えられるため、このフロツプはリセツトされ
る。これによりマスター・クリア・シーケンスは
完了される。 マスター・クリア・シーケンスが完了すると、
第１４Ｎ図のフロツプ５８４はリセツトされて、
遠隔要求が通信バス上のISLシステムに入ること
を許容する。信号74406，47005，76208はAND／
ORゲート２８６の入力側に与えられる。出力信
号28608はORゲート２９３に対する一入力側に
与えられる。出力信号29308はフロツプ５８４の
リセツト・ターミナルに与えられる。信号76208
は、第１４Ｖ図のインバータ７６２の出力であ
り、インバータ７６２の入力側に与えられる信号
32610の反転である。 出力制御指令に応答するISL装置の作用の説明
においては、第１４Ａ図を参照され度い。命令
は、バス・アドレス信号10503乃至10510，10512
乃至10519，10521，10523乃至10525，10530およ
び10532として通信バスコネクタ１０５から受取
られる。アドレス０〜２３の信号は第１４Ｃ図の
ドライバ・レシーバ１８１乃至２０５に与えられ
る。第１４Ｊ図においては、アドレス８〜１６の
信号18900，19010，19103，19214，19306，
19410，19603，19703，19810はそれぞれコンパレ
ータ３０２乃至３１０に与えられる。コンパレー
タ３０２〜３１０は第８図のアドレス・コンパレ
ータからなる。又、コンパレータ３０２乃至３１
０に与えられるのは、スイツチ１０１，１０２，
１０３の出力である信号10307，10306，10314，
10315，10207，10206，10214，10215，10107，
10114である。このスイツチは手動により予め定
めたアドレスにセツトされる。コンパレータ３０
２〜３１０出力信号である信号30208，30303，
30411，30506，30611，30703，30806，30911，
31008はNANDゲート４３９の入力側に与えられ
る。出力信号43909はフロツプ４４０のCD入力タ
ーミナルに与えられる。 信号24512は、情報の転送が記憶照合バスの情
報転送でないことを示す。この信号ANDゲート
４３９の入力側に与えられる。信号10444は第１
４Ａ図のコネクタ１０４上で受取られ、第１４Ｂ
図のドライバ・レシーバ２４４に与えられる。出
力信号24414はインバータ２４５の入力側に与え
られ、出力信号24512はANDゲート４３９の入力
側に与えられる。バス・データ信号21404はコネ
クタ１０５で受取られ、ワイアドORゲート２１
４に与えられる。信号21815はドライバ・レシー
バ２１８に与えられ、出力信号21814は第１４Ｉ
図のインバータ２１５の入力側に与えられる。出
力信号21510はドライバ２１６に与えられる。ド
ライバ２１６の出力信号21606は遅延回線３５８
の入力側に与えられる。遅延回線の60ナノ秒出力
信号35811はANDゲート・バツフア３６０与えら
れて、第１４Ｊ図のフロツプ４４０のクロツク入
力ターミナルに与えられる信号36008を生じる。
これは、バス信号が安定状態に達してストローブ
され得ることを保証する。ISLアドレス信号
44006は論理値１に変り、信号44005は論理値零に
変る。 バス・アドレス１８〜２３の信号20006，
20103，20206，20314，20410，20510は第１４Ｋ
図のPROM３９９のアドレス選択ターミナルに
与えられる。又、活動信号10115および操作信号
53910も又PROM３９９のアドレス選択ターミナ
ルに与えられる。活動信号10115は第１４Ｊ図の
スイツチ１０１の出力である。システムにおける
各ISLは能動又は受動状態にセツトすることがで
きる。能動状態はISLがある別の機能を実施する
ことを許容する。もし真ならばデータ転送モード
として、又もし偽ならISL構成モードとして規定
される操作信号53910は第１４Ｉ図のデータ・ビ
ツト１信号33310により制御される。これについ
ては以下に説明する。 第１４Ｌ図においては、バス・アドレス１８〜
２０の信号20006，20103，20206，20314，20410
はNANDゲート１３１の入力側に与えられる。
もしアドレス１８〜２２が全て論理値零である時
は、出力信号13106は論理値１となり、ANDゲー
ト４０５の入力側に与えられる。アドレス２３の
信号20510はANDゲート４０５の別の入力側に与
えられる。活動信号10105とISLアドレス信号
44006は、ANDゲート４０５の他の入力側に与え
られる。出力制御信号は40508である。 機能コード01信号40508は、機能初期設定信号
39408を生成するNANDゲート３９４の入力側に
与えられる。データ・ビツト０信号22203は
NANDゲート３９４の他の入力側に与えられて、
出力制御がサブ指令初期設定命令を行つているこ
とを表示する。機能切期設定信号39408はフロツ
プ５３１のＳ入力ターミナルに与えられ、このフ
ロツプをセツトして前記の如くマスター・クリ
ア・シーケンスを開始する。唯一の差異は、マス
ター・クリア機能はパワー・オン・シーケンスの
代りに局部通信バスから開始されることである。 第１４Ｈ図において、MYCLER（マイ・マス
ター・クリア）信号53109はORゲート４３８の
入力側に与えられる。論理値１である出力信号
43808はレジスタ６３１の入力側に与えられる。
135ナノ秒の遅延信号35809はレジスタ６３１クロ
ツク・ターミナルに与えられる。このため出力信
号63116を論理値１に強制する。信号63116はOR
ゲート１３０の入力側に与えられる。その出力信
号はフロツプ４３３のＳ入力側に与えられ、これ
により第１４Ｃ図のドライバ／レシーバ１７８，
１７９に与えられる確認信号43305を生成する。
この信号は通信バスに送られて送出源からの情報
の受取りを確認する。出力制御初期設定指令は常
に受入れられ常に確認される。 サブ指令停止はISLをISL構成モードにおき、
サブ指令再開はISLを情報転送モードにおく。第
１４Ｌ図においては、もしデータ信号22203が論
理値１であれば、出力信号39404は論理値零にな
り、前述のシーケンスは構成されることがない。
その代り、第１４Ｋ図のPROM３９９の出力が
使用される。 PROM３９９の出力信号39909乃至39912はレ
ジスタ４００の入力ターミナルに与えられる。ス
トローブ信号36204はレジスタ４００のクロツ
ク・ターミナルに与えられる。PROM３９９は
第８図のPROM１０２である。 第１４Ｉ図の90ナノ秒信号35805はNANDゲー
ト３６１の入力側に与えられる。ISL作動可能信
号44512および書込みバス可能信号64405は
NANDゲート３６１の他の入力側に与えられる。 第１４Ｋ図においては、ISLアドレス信号
44006はANDゲート４４５の入力側に与えられ
る。又ANDゲート４４５の入力側に与えられる
のは、読出し要求に応答するデータを表示する
BSSHBC（第２半バス・サイクル）信号26012で
ある。第２半バス・サイクル信号10412は、第１
４Ａ図のコネクタ１０４から第１４Ｂ図のドライ
バ／レシーバ２５９に送られる。出力信号は
25914である。この指令はテスト・モード命令で
はないから、テスト・モード信号53914は論理値
１である。 第１４Ｎ図においては、60ナノ秒遅延信号
36008がＤ―フロツプ６４４のクロツク入力側に
与えられる。フアイル書込み可能信号39607はフ
ロツプ６４４のCD入力ターミナルに与えられる。
マルチプレクサ３９６は、第８図における情報が
書込まれるべきレジスタ、アドレス・フアイル１
０３又はデータ・フアイル９２が一杯でないこと
の表示を選択する。この場合、マルチプレクサ３
９６に対する入力である信号58406は、フロツプ
５８４がセツトされないため、再試行要求フル・
レジスタが空白であることを表示する。フアイル
選択信号40903と41106はマルチプレクサ３９６の
選択ターミナルに与えられる。この時、両方の選
択信号は論理値零にあり、マルチプレクサ３９６
の零入力ターミナルが選択される。 第１４―０図において、第２半バス・サイクル
信号25914は、NANDゲート５６５の入力側と、
ANDゲート４０９と、NANDゲート４７８に与
えられる。バス・リセツト・ロツク信号24102は
ANDゲート４０９とNANDゲート４７６の入力
側に与えられる。バス記憶照合信号24414は
NANDゲート４７６と５６５の入力側に与えら
れる。バス・アドレス１８の信号20006はNAND
ゲート４７８の入力側に与えられる。信号47808，
56506，47603がNORゲート４１１の入力側に与
えられてフアイル書込み信号41106を生成する。
フアイル書込み１信号40903はANDゲート４０９
の出力である。これは第２半バス・サイクル又は
バス記憶サイクルではないため、信号25914は論
理値零である。両方のフアイル書込み選択信号
40903と41106も又論理値零である。 第１４Ｂ図においては、信号10410は第１４Ａ
図のコネクタ１０４からドライバ／レシーバ２４
０に与えられる。第１４Ｂ図の出力信号24006は、
出力信号24102を生成するインバータ２４１の入
力側に与えられる。記憶照合信号10444は第１４
Ａ図のコネクタ１０４からドライイバ／レシーバ
２４４に与えられ、出力信号24414を生成する。 しかし、もし第１４Ｎ図の再試行要求フル・フ
ロツプ５８４がセツトされると、ISL装置は使用
中である。従つて、ISL装置は指令を受入れな
い。このように、書込みバス可能信号64405は第
１４Ｈ図のＤ―フロツプ４０４のクロツク・ター
ミナルに与えられる。CDターミナルに与えられ
た局部再試行要求フル信号58406は論理値零であ
る。フロツプ４０４はリセツト状態を維持する。
機能確認信号40409は論理値零であり、ANDゲー
ト４０１とNANDゲート４２１の入力ターミナ
ルに与えられる。禁止待機信号42103はANDゲー
ト４４７の入力側に与えられる。比較信号31808
はANDゲート４４７の別の入力側に与えられる。
これは比較サイクルでないため、信号31808は論
理値１となる。局部再試行要求セツト信号58506
はANDゲート４４７の入力側に与えられる。信
号58506は第１４Ｎ図のANDゲート５８５の出力
信号である。入力信号40802と41008は論理値１で
ある。信号40903は第１４―０図のインバータ４
１０の入力側に与えられる。信号41108はインバ
ータ４１０の入力側に与えられる。出力信号は
41008である。 再試行信号56608は第１４Ｎ図のANDゲート５
８５の入力ターミナルに与えられる。第１４Ｋ図
においては、信号40712，33006と44512はANDゲ
ート４４２の入力側に与えられる。ISL使用可能
信号44512は論理値１である。データ・パリテ
イ・エラー信号33006は、データ・パリテイ・エ
ラーがないため論理値１である。再試行信号
56608は第１４Ｎ図のNORゲート５６６の出力で
ある。信号31704はNORゲート５６６の入力側に
与えられ、NORゲート３１７へのISL機能OK信
号44208入力が論理値１であるため、論理値零と
なる。 第１４Ｋ図の機能OK信号40712はPROM３９
９の復号信号である。４つの出力信号39909乃至
39912はNORゲート４０６に与えられる。信号が
１つが論理値１である限り、出力信号40606は論
理値零である。信号40606はインバータ４０７の
入力側に与えられる。インバータの出力は論理値
１のレベルの信号40712である。 第１４Ｈ図においては、ISL待機信号44706は
ORゲート６２９の入力側に与えられる。出力信
号62906はレジスタ６３１の入力側に与えられる。
出力信号63102はインバータ６３０に与えられる。
出力信号63006はＤ―フロツプ４５３のＳターミ
ナルに与えられる。出力信号45309は論理値１の
レベルであり、第１４Ｂ図のドライバ／レシーバ
２６３のドライバ側に与えられる。出力信号
26302はワイアドORゲート２６２に与えられ、
これはコネクタ１０４に与えられ、信号
BSWAIT―00としてバス上に送出される。 第１４Ｈ図において、信号58406はフロツプ４
０４のCDターミナルとＲターミナルに与えられ
る。書込みバス可能信号84405はクロツク・ター
ミナルに与えられ、フロツプ４０４を信号84405
の前縁でセツトする。フロツプフロツプ４０４は
セツト状態にあり、これにより前述の如くバスに
対して確認信号を信号する。 第１４―０図においては、第８図におけるアド
レス・フアイル・レジスタ１０３からなるRAM
１６１乃至１６６はバス・アドレス０〜２３信号
を記憶する。第８図のデータ・フアイル・レジス
タ９２からなるRAM３６４，１７７，６４７，
３６５，３６６，３８９はデータ０〜15信号を記
憶してバス信号を制御する。 書込み選択信号40903と41106は各RAMにおけ
る４つの場所の１つを選択し、選択された場所に
おいては前記RAMの入力ターミナルにおける信
号が記憶される。書込みバス可能信号64406は各
RAMのクロツク・ターミナルに与えられ、入力
データを各RAMにクロツクする。 情報がRAMに書込まれつゝある時、第１４Ｎ
図のフロツプ６４４と５８４がセツトされる。こ
の状態は、60ナノ秒の遅延信号36008の期間中信
号64405の立上りにおいてセツトされるフロツプ
５８１の結果として生じる。これと同時に、信号
58109が論理値１にあるため、フロツプ５８４は
DCN１３５のナノ秒遅延信号35602によつてセツ
トされる。 第１４Ｖ図においては、第８図のサイクル・ゼ
ネレータ１４６の信号92306，27108，83006，
58109がAND／ORゲート３８８の入力側に与え
られる。ISL装置は遠隔バス操作に対して転送を
行なわないため、信号92306は論理値１となる。
マスター・クリア・シーケンスが生じないため、
信号63006は論理値１である。更に、バス・レジ
スタ操作を生じず信号58109が論理値１のレベル
にあるため、信号27108は論理値１となる。 出力信号38808はORゲート６０８に与えられ
る。出力信号60808はフロツプ４６４のCD入力側
に与えられる。出力信号60408はフロツプ４６４
のクロツク入力側に与えられる。前述の如く、信
号37606，17612，57206，46406はANDゲート６
０４の入力側に与えられる。もしISL装置が遊休
状態であれば、信号37606，46406，57206は論理
１のレベルにある。ORゲート１７６に対する入
力信号38808が論理値零であるため、ANDゲート
６０４に与えられた出力信号17612は論理値１の
レベルにある。これにより、フロツプ４６４と４
４１がセツトされて前述の如くISLサイクルを開
始する。 第１４―０図においては、マスター・クリア・
シーケンス信号47005と局部サイクル信号46406が
ANDゲート３６９の入力側に与えられ、共に論
理値零のレベルにある。信号46406が論理値１に
変ると、第８図のデータ・フアイル・トランスミ
ツタ・レジスタ１２１における出力信号36903は
論理値１のレベルに変化する。信号36903は、第
８図のデータ・フアイル・トランスミツタ・レジ
スタ１２１からなるレジスタ３６７と３６８の可
能ターミナルに与えられる。その結果、レジスタ
は、信号36702，36705，36706，36709，36712，
36715，36716，36719，36802，36805，36806，
36809，36812，36815，36816，36819を出力する。
更に、レジスタは信号39102，39105，39106，
39109を出力する。これ等の信号は、第１４Ｆ図
のワイアドORゲート３３２，３３４乃至３４８
に与えられる。 第１４―０図においては、フアイル読出し選択
信号40211および40312は、RAMの出力側に現わ
れる情報を含むRAMにおける場所を選択する。
信号49014および90704はNORゲート４０２の出
力側に与えられ、局部再試行要求サイクルの間論
理値１になる。信号49404，49014，48502はNOR
ゲート４０３の入力側に与えられる。ISL装置が
NORゲート４０３に与えられる信号により指定
されるサイクルの１つにないため、前記入力は論
理値１のレベルになる。出力信号40312は論理値
零レベルにある。 論理値零レベルにある２つの読出し選択信号
40211と40312はRAMの場所零を選択する。場所
零は再試行要求（RRQ）レジスタと定義される。
通信バス転送中フアイル書込み選択信号40903と
41106が論理値零レベルにある時、情報はRAM
の場所零に書込まれた。 第１４Ｉ図においては、データ信号33401がイ
ンバータ３３３に与えられる。出力信号33310は
レジスタ５３９の入力側に与えられる。タイミン
グ信号32610と39702はNANDゲート５４７の入
力側に与えられる。第１４Ｋ図においては、信号
41810と58306は論理値１のレベルにあり、
AND／ORゲート３６３の入力側に与えられる。
出力信号36308は、第８図の機能コード・デコー
ダ１０６を有するデコーダ３９７の使用可能デコ
ーダ１０６に与えられる。信号36308は論理値零
であるため、デコーダ３９７は使用可能にされ
る。アドレス２０〜２３の信号15301，15401，
15501，15601はデコーダ３９７の入力側に与えら
れる。この場合、アドレス２１の信号15401が論
理値１のレベルにありアドレス２０，２２，２３
の信号が論理値１のレベルにあるため、出力制御
信号39702が選択される。第１４Ｉ図においては、
タイミング信号32610が論理値零に変る時、レジ
スタ５３９のクロツク・ターミナルに与えられる
出力信号54713は、もしデータ信号33401が論理値
１のレベルにあれば、操作信号53910を論理値零
に変換させる。従つて、ISL装置は停止論理状態
にあることになる。もし操作信号53910が論理値
１のレベルにあつたならば、ISL装置はオンライ
ン論理状態にあることになる。 第１４Ｆ図においては、信号40006，40003，
40004，40005がワイアドOR機能装置１５３乃至
１５６に与えられる。信号40003乃至40006は第１
４Ｋ図のレジスタ４００の出力である。レジスタ
４００は、レジスタ４００の使用可能ターミナル
に与えられる信号41811および60306により使用可
能にさせられる。信号41811はレジスタ４１８の
出力として生成される。信号44208は、前述の如
くレジスタ４１８の入力側に与えられる。 信号64508と57205はANDゲート６０３の入力
側に与えられる。両方の入力信号は論理値零レベ
ルにあり、以下に説明する。出力信号60305はレ
ジスタ４００の第２の使用可能ターミナルに与え
られ、これによりPROM３９９の出力を記憶す
る。PROM３９９の論理値１レベルの信号40003
を用いて選択された操作のために符号化される。
信号40003は第１４Ｆ図のワイアドOR接合点１
５４に与えられ、出力信号15401は前述の如くデ
コーダ３９７に与えられる。 もし信号19914が論理値１のレベルにあれば、
バス・アドレス１７の信号19914はレジスタ４１
８の入力側に与えられる。これと同時に、遠隔ア
ドレス信号４１８０７はレジスタ４１８の出力と
して選択されて遠隔ISL装置がアドレス指定され
ることを表示する。もし信号19914が論理値零の
レベルにあれば、局部アドレス信号41806は、局
部ISL装置がアドレス指定されることを表示する
よう選択される。バス・アドレス１７の信号
19914の状態の如何に拘わらず、出力制御指令は
局部および遠隔のISL装置の相方によつて処理さ
れる。 レジスタ４１８の制御信号41815出力は機能コ
ード01に対する論理値１のレベルにある。信号
41814はANDゲート３８７に与えられる。信号が
論理値零のレベルにある時、NANDゲート５４
５の入力側に与えられる出力信号38706は論理値
零のレベルに変る。信号41802も又NANDゲート
５４５の入力側に与えられる。以下に更に説明す
る信号も又論理値零のレベルにある。出力信号
54513は第１４Ｕ図のNANDゲート９０６の入力
側に与えられる。局部再試行要求サイクル信号
58306はNANDゲート９０６の別の入力側に与え
られる。両入力信号54513と58306は論理値１のレ
ベルにある。出力信号90611はORゲート７６３
の入力側に与えられる。ゲートの出力信号は、
JKフロツプ９２３のCJ入力側に与えられる論理
値１のレベルに変る。CK入力即ち信号86011はマ
スター・クリア・サイクルが完了していないため
論理値零にある。 サイクル１００の信号76208はインバータ７６
１に与えられる。出力信号76108はフロツプ９２
３のクロツク入力側に与えられる。クロツク信号
はISLサイクルに対して100ナノ秒が与えられる。
フロツプ９２３のセツト状態は、局部から遠隔
ISLへ転送操作が生じつゝあることを示す。転送
が完了する迄フロツプはセツトの状態を維持す
る。 全転送信号92305はＤ―フロツプ９１９のクロ
ツク入力側に与えられることによりフロツプをセ
ツトする。出力信号91909はNANDドライバ９２
０の入力側に与えられる。出力信号92008は125ナ
ノ秒遅延回線９１７の入力側に与えられる。 37.5ナノ秒信号91703はORゲート９１８の入力
側に与えられる。出力信号91808はフロツプ９１
９のリセツト入力側に与えられて、これにより
37.5ナノ秒にセツトされた後フロツプ９１９をリ
セツトする。 転送サイクル信号91908はNANDゲート８９７
の入力側に与えられる。マスター・クリア・シー
ケンス信号86106はNANDゲート８９７の他の入
力側に与えられ、この操作のため論理値零とな
る。遠隔ストローブ信号89701は遠隔ISLにおい
て使用され局部ISLから送られたデータをストロ
ーブする。 第８図のISLインターフエース・ドライバ１１
５と遠隔アドレス・レシーバ１０４を示す第１４
Ｚ図においては、全転送信号92306はマルチプレ
クサ８３２，８３５，８３６，８３８，８４０，
８４２，８４６のクロツク・ターミナルに与えら
れる。信号82610，86404，87311はORゲート９
１１の入力ターミナルに与えられ、論理値１にあ
る。出力信号91108はマルチプレクサ・レジスタ
８３２と８３５の選択ターミナルに与えられ、論
理値１となる。従つて、入力ターミナル１に与え
られる入力信号は選択される。 信号86404および87311はORゲート９１２の入
力側に与えられる。出力信号91203はマルチプレ
クサ・レジスタ８３６の選択入力に与えられる。
この場合信号86404と87311が論理値１であるた
め、マルチプレクサ・レジスタ８３６の入力ター
ミナル１が選択される。 信号43009と58306はNANDゲート９１０の入
力側に与えられる。出力信号91003はマルチプレ
クサ・レジスタ８４０の選択ターミナルに与えら
れる。この場合、両方の信号43009と58306は論理
値零であるため、マルチプレクサ・レジスタ８４
０の入力ターミナル１が選択される。 マルチプレクサ・レジスタ８３８，８４０，８
４２はあらゆる条件下で入力ターミナル１を選択
するようにワイアドされている。アドレス０〜２
３の信号13201，13301，13401，13501，13601，
13701，13801，13901，14001，14101，14201，
14301，14401，14501，14601，14701，14801，
14901，15001，15101，15301，15401，15501およ
び15601はマルチプレクサ・レジスタ８３２，８
３５，８３６，８３８，８４０，８４２，８４６
に記憶される。 第８図のISLインターフエース・ドライバ１３
９と遠隔データ・レシーバ１１６を示す第１４
AA図においては、信号92306はマルチプレク
サ・レジスタ８４９，８５１，８５３，８５５の
クロツク入力に与えられる。信号92806はマルチ
プレクサ・レジスタ８５１と８５３の選択入力側
に与えられる。マルチプレクサ・レジスタ８４９
と８５５の選択入力は選択入力ターミナル１にワ
イアドされる。選択信号92806は第１４Ｗ図の
ANDゲート９２８の出力である。信号59102と
92505はANDゲート９２８の入力側に与えられ
る。両入力信号はこの操作に対して論理値零であ
るため、第１４AA図のマルチプレクサ／レジス
タ８５１と８５３の入力ターミナル１が選択され
る。 データ・マルチプレクサ０〜１５の信号78307，
78409，78507，78609，78707，78809，79009，
79107，72209，79307，79409，79509，79607，
79709，および79807はマルチプレクサ・レジスタ
８４９，８５１，８５３および８５５の入力ター
ミナルに与えられる。 第１４Ｔ図においては、信号78111と78208は、
第８図の内部データ・マルチプレクサ１２９から
なるマルチプレクサ７８３乃至７９８の選択１お
よび選択２ターミナルに与えられる。信号42410
と80108は、出力選択信号78111を生成するORゲ
ート７８１に与えられる。信号82010と80108は、
出力選択信号78208を生成するORゲート７８２
の入力側に与える。ORゲート７８１と７８２に
対する入力は論理値零であるから、マルチプレク
サ７８３乃至７９８の０入力が選択される。デー
タ２〜15信号33501，33601，33701，33801，
33901，34001，34101，34201，34301，34401，
34501，34601，34701，34801はそれぞれマルチプ
レクサ７８５乃至７９８の入力ターミナル０に与
えられる。信号93102と93009は、それぞれマルチ
プレクサ７８３と７８４の入力ターミナル０に与
えられる。信号93012と93009はマルチプレクサ９
３０の出力である。データ０および１の信号
33201と33401はマルチプレクサ９３０の入力ター
ミナル０に与えられる。信号82706はマルチプレ
クサ９３０の選択ターミナルに与えられ、この操
作のため論理値零である。使用可能信号80108は
マルチプレクサ７８３乃至７８８の使用可能ター
ミナルに与えられて論理値零にあり、これにより
マルチプレクサ７８３乃至７８８を使用可能にす
る。マルチプレクサ７８９乃至７９８は常に使用
可能の状態におかれる。 この時点において、アドレスおよびデータ情報
は通信バス上の局部ISLにより受取られ、レジス
タに記憶される。このアドレスおよびデータ信号
は、第８図のISLインターフエース・ドライバ１
１５および１３９により内部の通信バス上を遠隔
ISLに対して送出される。 一例として、第１４AA図において、マルチプ
レクサ８４９の出力である信号84912乃至84915は
ドライバ８４８の入力側に与えられる。出力信号
84803，84805，84807，84809は第１４AC図の終
端抵抗６５１のバンクに与えられる。抵抗バンク
６５１の出力である信号65111乃至65114は、ISL
内部通信バスであるコネクタ６６０のターミナル
に与えられる。第１４AA図においては、マルチ
プレクサ８５１，８５３，８５５の出力はドライ
バ８５０，８５２，８５４を経てISL内部通信バ
スに接続され、第１４AC図の抵抗バンクを経て
コネクタ６６０に接続される。 コネクタ６６０と６６３の信号回線は情報を遠
隔ISLに送す。コネクタ６６１と６６２の信号回
線は遠隔ISLから情報を受取る。 第１４Ｕ図においては、信号92305はレジスタ
８１３のクロツク・ターミナルに与えられる。入
力信号86404，90002，86712，90910は、前述の如
く、４つのISLサイクル即ち記憶要求、再試行要
求、記憶応答、および再試応答を表わす。こゝに
述べたISLサイクルは局部再試行要求RRQCYL
サイクルである。この場合、信号90002は論理値
零である。出力信号81307は論理値零であり、遠
隔ISLに送るため第１４AB図のドライバ８１４
の入力側に与えられる。 第１４AB図において、AC接地信号67708はレ
シーバ／ドライバ７３３のＦターミナルに与えら
れる。もし局部および遠隔ISL間のISLケーブル
がその各々のISLにプラグ・インされると、この
レシーバ／ドライバは常に使用可能におかれる。
信号67708は第１４AC図のインバータ６７７の出
力である。コンデンサ６６７と抵抗６６８はイン
バータ６７７の入力に接続される。抵抗６６８の
他方のターミナルには＋５ボルトが与えられる。
コンデンサ６６７の他方のターミナルには接続さ
れる。 遠隔ISLにおいては、AC接地信号66201はコネ
クタ６６２のピン１に接続され、接地される局部
ISLコネクタ６６３のピン１に対してケーブルを
経て結線されている。ケーブルが接続されると、
ケーブル６６３のピン１におけるアースはインバ
ータ６７７の入力側に現われ、出力AC接地信号
67708を論理値１にさせ、従つて第１４AB図の
レシーバ番号７３３を使用可能にし（遠隔ISLに
おいて）、もしケーブル（２つのISLの）対間で
遮断されると、コネクタ６６２のピン１のAC接
地信号即ち信号66201は抵抗６６８によりハイの
状態に外され、AC接地信号67708を論理値零にさ
せる。論理値零のこの信号は第１４AB図の遠隔
レシーバ７３３の出力を禁止する。従つて、もし
ケーブルが接続されると、遠隔ストローブ信号番
号73307は、ストローブ信号の後縁でセツトされ
る第１４Ｖ図のJKフロツプ８７４のクロツク入
力側に与えられる。 遠隔ISLにおいては、出力信号87409はANDゲ
ート７９９の入力側に与えられる。信号62088は
ANDゲート７９９の他の入力側に与えられる。
信号62008は論理値１であるから、出力信号79911
は論理値１になる。信号79911は第１４AB図の
ANDゲート８１２の入力側に与えられる。ケー
ブルが接続され、従つて使用可能発生信号81208
が論理値１であるため、信号67708は論理値１と
なる。信号81208はレシーバ／ドライバ８１５の
使用可能ターミナルに与えられる。信号66222入
力は局部ISLにおいて生成される。出力信号
81509はインバータ８１６の入力側に与えられる。
出力信号81606は第１４Ｖ図のAND／NORゲー
ト５７８の入力側に与えられる。 信号93214および92306はAND／NORゲート５
７８の入力側に与えられ、論理値１にある。 遠隔の継続中の出力信号57808はANDゲート５
５８の入力側に与えられる。信号87407はANDゲ
ート５５８の他方の入力側に与えられ、論理値零
となる。論理値零における出力信号58803はAND
ゲート５７１の入力側に与えられる。比較信号
27909はANDゲート５７１の他方の入力側に与え
られ、これは比較サイクルでないから論理値零と
なる。信号57106はNORゲート１７６の入力側に
与えられる。論理値１の出力信号17612はANDゲ
ート６０４の入力側に与えられる。この結果前記
の如くISLサイクルを生じる。 しかし、この場合遠隔サイクル・フロツプ５７
２は局部サイクル・フロツプ４６４の代りにセツ
トする。又、フロツプ４６４はセツトしないた
め、レジスタ４９０が空白状態を維持し、サイク
ル信号58306，59012，48603，49303は論理値零の
状態を維持する。その代り、第１４Ｕ図において
は、遠隔サイクル信号90201が生成される。 信号81509および57206はNANDゲート９０２
の入力側に与えられる。出力信号90201は、遠隔
ISLにおける遠隔再試行要求サイクルを規定する
信号RRQCYRである。 もし情報転送モードになければ、第１４Ｖ図の
ANDゲート５７３である論理値１の出力信号
57304は第１４AB図のANDゲート８８０の入力
側に与えられる。AC接地信号67708は他の入力側
に与えられる。出力信号88006は第１４Ｖ図のレ
シーバ８０３の使用可能ターミナルに与えられ
る。信号56108はインバータ８７６の入力側に与
えられる。出力信号87602は第１４AB図のAND
ゲート８７８の入力側に与えられる。接地信号
66201は他の入力側に与えられる。出力信号87803
は第１４Ｚ図のドライバ８８２および８８４の使
用可能入力側に与えられる。第１４AA図のドラ
イバ／レシーバ８８９，８９０，８９１，８９
２，８１８，８１７と、第１４AB図のドライ
バ／レシーバ８０９はドライバ／レシーバ８０３
と同様に使用可能の状態にされる。又、第１４Ｚ
図においては、ドライバ／レシーバ８８１〜８８
６は、ISL内部の通信バス情報を受取る
REMOTE信号により使用可能の状態におかれ
る。 アドレスおよびデータ回線およびある制御回線
は局部ISLから遠隔ISLへ転送され、ISLサイク
ルは遠隔ISLにおいて開始される。 第１４Ｋ図においては、遠隔信号56108は
AND／NORゲート３６３の入力側に与えられ
る。信号93214はAND／NORゲート３６３の他
の入力側に与えられる。前述の如く、デコーダ３
９７即ち第８図の機能コード・デコーダ１０６が
使用可能の状態におかれる。 アドレス信号15301，15401，15501，15601が他
のISLから内部の通信バス上で受取られるため、
出力制御信号39702が前の如く選択される。 第１４Ｖ図においては、遅延回線３７４はイン
バータ３７７に与えられるエンド・サイクル信号
37407を生成する。出力信号37712はNANDゲー
ト３２３に与えられる。信号32712も又NANDゲ
ート３２３に与えられる。出力信号32306はOR
ゲート４６３の入力側に与えられる。出力信号
46306はORゲート２９１に与えられ、このゲー
トは、フロツプ５７２をリセツトすることにより
出力制御構成の遠隔サイクル操作を完結するクリ
ア・遠隔信号29111を生成する。命令の最後の終
端は局部ISLに生じる。CYC１００信号76208と
ANDゲート９２２における遠隔サイクル信号
57205により遠隔ISLにおいて生成される時、転
送完了信号92206は前述のレジーバを経て局部
ISLにおいて受取られる。 第１４Ｕ図においては、局部ISLにおいて、信
号73303がNORゲート７３９の入力側に与えられ
る。出力信号73913はフロツプ９２３のリセツ
ト・ターミナルに与えられ、これによりフロツプ
をリセツトする。 局部と遠隔ISL間の情報転送が開始された時フ
ロツプ９２３が始めてセツトされる。 第１４Ｖ図においては、信号92306は再び
AND／NORゲート３８８と５７８に与えられて
別のISLサイクルを局部ISLに起生させ、これに
より局部ISLがバスからの別の指令を受入れるこ
とを可能にする。 出力割込み制御命令は割込み情報をISLにロー
ドし、その結果割込みが開始されると、中央プロ
セサは指示されたレベルで割込ませられる。 第１４Ｎ図においては前述の如くフロツプ５８
１がセツトされる。フロツプ５８１をセツトする
信号64405は又、バス上で受取つたアドレス・デ
ータおよび制御情報を前述の如く第１４Ｑ図のア
ドレスおよびデータ・レジスタ・フアイルにクロ
ツクする。信号58109は前と同様に第１４Ｖ図の
レジスタ４９０の入力側に与えられる。 第１４Ｋ図においては、AND／NORゲート３
６３に与えられた信号41810および58306は出力信
号36308を可能状態にし、これによりデコーダ３
９７を可能状態にする。前の如く、PROM３９
９がアドレス指定され、アドレス指定された場所
における情報はレジスタ４００に記憶される。レ
ジスタ４００の出力は第１４Ｆ図のワイアドOR
接合点に与えられ、デコーダ３９７の入力ターミ
ナルに与えられる。この場合、出力割込み制御信
号39710が選択され、信号39710はANDゲート５
５１の入力側に与えられる。信号57508はANDゲ
ート５５１の他の入力側に与えられ、論理値零に
ある。出力信号55106は、第１４Ｍ図において
NANDゲート８２５の入力側に与えられる。タ
イミング信号32610はNANDゲート８２５の他の
入力側に与えられる。出力信号82504は、第８図
のレジスタ８１９と８５７のクロツク・ターミナ
ルと、割込みチヤネル・レジスタ１３２と、割込
みレベル・レジスタ１３４に与えられる。 データ６〜８の信号33901，34001，34101はレ
ジスタ８１９の入力側に与えられ、データ10〜15
の信号34301，34401，34501，34601，34701，
34801はレジスタ８５７の入力側に与えられ、こ
れによりこの命令のサイクル部分を完了する。第
１４Ｖ図の局部フロツプ４６４が前述の如くリセ
ツトされる。 もしこの命令が第１４Ｎ図において局部ISLに
より開始されると、全RRQのフロツプ５８４は
前記の如くリセツトする。 もし遠隔ISLがその時局部ISLにおける出力割
込み制御命令を処理するならば、第１４Ｋ図のレ
ジスタ４１８に対する入力の論理値１のBSAD１
７信号19914は遠隔アドレス信号41807を論理値１
に強制し、局部アドレス信号41806は論理値零と
なる。ANDゲート３６７の出力の信号38706は論
理値零で、NANDゲート５４５の出力の信号
54513を論理値１に強制する。これはANDゲート
５７５の出力である信号57508を論理値１に強制
する。これは、ANDゲート５５１の出力である
信号55106を論理値１に強制する。 第１４Ｍ図においては、論理値１の信号55106
はNANDゲート８２５の出力である信号82504を
論理値零に強制し、情報がレジスタ８１９および
８５７にロードされることを阻止する。 この場合、局部ISLは情報を遠隔ISLに転送す
る。第１４Ｕ図においては、論理値１の信号
54513はNANDゲート９０６の出力である信号
90611を論理値零に強制し、これが信号76308を論
理値１に強制する。これにより前述の如くフロツ
プ９２３をセツトすることにより、遠隔ISL情報
の転送サイクルに対する局部ISLを生成する。 リセツト・タイマー命令は局部ISLにおける多
数のタイマーを使用可能の状態にする。出力タイ
マー信号39717は第１４Ｋ図のデコーダ３９７に
より論理値零として生成され、ANDゲート５５
３の入力側に与えられる。これは局部操作である
ため、ANDゲート５３５の他の入力側に与えら
れる遠隔機能信号57508は論理値零となる。論理
値零の出力信号55311はインバータ５５４の入力
側に与えられる。論理値１の出力信号55404は第
１４Ｘ図のNANDゲート２８０の入力側に与え
られる。50ナノ秒遅延タイミング信号32502は
NANDゲート２８０の他の入力側に与えられる。
出力信号28008は、第８図のモード制御レジスタ
１３５の一部であるレジスタ９１４のクロツク・
ターミナルに与えられる。レジスタ９１４の出力
信号は、多数のタイマー条件を使用可能の状態に
する。これ等のタイマー条件の１つが時間切れと
なると、出力タイマー命令はタイマーをリセツト
してこれ以上のタイム・アウト・エラーを禁止す
るために使用される。 出力信号91407は監視タイマー使用可能ゲート
信号である。監視タイマーは、装置がISLからの
通信に応答しないかどうかを決定するソフトウエ
アと関連して使用される１つの第２タイマーであ
る。出力信号91402は監視タイマーをリセツトす
る。出力信号91410はタイマー可能信号である。
タイム・アウト可能信号は、装置にハードウエア
障害があるかどうかをテストする。出力信号
91415は割込み可能リセツト信号である。割込み
可能信号は違法資源に対してテストする。この割
込みは、記憶書込み操作の間又は記憶タイム・ア
ウトの後感知される。 マスター・クリア・シーケンスと共に前記タイ
マー操作の１つについて、NORゲート５５２の
入力側に与えられる信号28008又は47006のいずれ
かが論理値零である時、出力クリア信号55208が
論理値１である。この信号はISLにおける全ての
タイマーのクリア動作を可能の状態にする。 第１４Ｙ図においては、第８図のタイマーおよ
び状況装置１３３のデータ３の信号33601および
出力クリア信号55203がNANDゲート６００の入
力側に与えられる。全てのデータ９〜15信号はマ
スター・クリア・シーケンスの間論理値１にあ
る。 出力クリア信号60006はＤ―フロツプ５９９即
ち再試行タイム・アウト・フロツプのリセツト入
力側に与えられ、これによりこのフロツプをリセ
ツトする。フロツプ５９９の動作については以下
に説明する。 同様に、出力クリア信号55203およびデータ０
信号33201はNANDゲート５０６の入力側に与え
られる。出力信号50608はＤ―フロツプ５０５の
リセツト・ターミナルに与えられ、これによりフ
ロツプをリセツトする。フロツプ５０５のセツト
は、メモリーから応答を受取らなかつたことを表
示する。この操作については以下に説明する。 出力クリア信号55203およびデータ１信号は
NANDゲート４６０の入力側に与えられる。出
力信号46011はＤ―フロツプ４５９のリセツト・
ターミナルに与えられ、これによりフロツプをリ
セツトする。フロツプ４５９のセツトを示し、
Ｉ／Ｏ装置がタイム・アウトする。 第１４Ｘ図においては、出力クリア信号55203
およびデータ２の信号33501はANDゲート６３５
の入力側に与えられる。出力信号63503はカウン
タ６３６および６３７のリセツト・ターミナルに
与えられ、これによりカウンタをリセツトする。
これ等のカウンタ６３６および６３７は監視タイ
マー制御の一部である。監視タイマー制御の操作
については前に述べた。 前に述べた命令とは異なる出力アドレス命令は
遠隔ISLに作用を及ぼさない。全てのアドレスが
これから関連する局部ISLにより制御されるか
ら、出力アドレス命令が局部ISLに対してのみ送
られる。出力命令は１つのアドレスを局部ISLに
ロードする。このアドレス情報はチヤネル・アド
レスおよび／又は記憶アドレスを含んでいる。出
力アドレス命令はアドレス場所の１つを選択す
る。 第１４Ｋ図においては、出力アドレス命令は、
機能コード・デコーダ３９７の信号39706の出力
を選択する。第８図のRAMカウンタ１１８およ
びRAM制御レジスタ１０８を示す第１４Ｑ図に
おいては、信号39706および50ナノ秒の遅延タイ
ミング信号32404はNANDゲート７４３の入力側
に与えられる。出力信号74310は、レジスタ７５
８のクロツク・ターミナルと、インバータ７４２
の入力側とに与えられる。出力信号74212は
RAMカウンタ７４４，７４５，７４６のＧ１タ
ーミナルに与えられ、これによりカウンタのデー
タ入力を可能にする。 レジスタ７５８は、３つのRAM（CPトランス
レータ、記憶トランスレータ、チヤネル・ビツ
ト）に対する書込み可能制御であるデータ３〜５
の信号33601，33701，33801でロードされる。 カウンタ７４４は、データ６，７信号22901お
よび34001によりロードされる。カウンタ７４５
はデータ８〜11の信号34101，34201，34301，
34401によりロードされ、カウンタ７４６はデー
タ12〜15の信号34501，34601，34701，34801によ
りロードされる。 出力アドレス命令は読出し又は修正される場所
のアドレスでロードされるRAMカウンタ７４
４，７４５，７４６で完了され、レジスタ２５８
はRAM選択のための書込み可能ビツトを記憶す
る。 出力データ命劣は出力アドレス命令と関連して
使用される。アドレス場所を使用し、出力アドレ
ス命令において指定されたRAMを使用して、こ
の命令の間通信バスから受取つたデータは指定さ
れたアドレスにおいてRAMに記憶される。 第１４Ｋ図においては、デコーダ３９７の出力
信号39715は論理値零に強制される。前述の如く、
共に論理値零である信号39715および遠隔機能信
号57508はANDゲート６４３の入力側に与えられ
る。論理値零の書込みRAM信号64303はNORゲ
ート６３９の入力側に与えられる。 書込み可能信号63908は論理値零である。第１
４Ｖ図においては、信号63908と50ナノ秒遅延タ
イミング信号はANDゲート６３８の入力側に与
えられる。この状態は、書込み記憶信号63811を
論理値零に強制する。 第１４Ｑ図においては、信号53910および56108
はANDゲート７４８の入力側に与えられる。出
力信号74808はレジスタ７４１と９２９の使用可
能ターミナルに与えられ、これによりレジスタの
出力に対するRAMカウンタ７４４，７４５，７
４６にアドレスを記憶させる。第８図のRAM制
御レジスタ１０８からの出力信号と、信号74102，
74105，74106，74109，74112，74115，74116，
74119，92905，92906，92909，92912，92915，
92916とは第１４Ｆ図においてワイアドORター
ミナル１３７乃至１４９に与えられる。 第１４Ｑ図においては、レジスタ７５８の出力
はORゲート７３０，７３７，７５９に与えられ
る。出力73003，73706，75906は、レジスタ７４
１および９２９に記憶されるアドレスが書込まれ
るRAMを決定する。信号73003は記憶変換書込
み可能出力である。信号73706はチヤネル書込み
可能出力であり、信号75906はCP変換書込み信号
である。従つて、RAMのどんな組合せに書込み
を行うことが可能である。 信号73003，73706，75906も又レジスタ９２９
に記憶される。 信号75906，73706，73703は、それぞれアドレ
ス信号13701，13801，13901としてISLにおける
アドレス・バスに現われる。信号13701は、第１
４Ｗ図のNANDゲート７６０の入力側に与えら
れる。信号63811はNANDゲート７６０に対する
他の入力であり、出力信号76003は第８図の
RAM７５７と７５４の書込み可能ターミナル、
CP出所および行先RAM１３１および１１３に与
えられる。 第１４Ｒ図においては、信号13801および63811
はNANDゲート３１２の入力側に与えられる。
出力信号31206は、RAM２７６の書込み可能タ
ーミナル、即ち第８図のチヤネル的中ビツト
RAM１４２に与えられる。 第１４Ｓ図においては、信号13901および63811
はNANDゲート８５９の入力側に与えられる。
出力信号85906は、第８図のRAM７０６乃至７
１５および８３３の書込み可能ターミナル記憶変
換および的中ビツトRAM１２５に対して与えら
れる。 第１４Ｑ図においては、命令の終りにおいて、
RAMカウンタ７４４，７４５，７４６は、カウ
ンタ７４６の＋１クロツク・ターミナルに与えら
れる信号74711により増進される。NORゲート９
０８に対する信号39715入力は論理値零、従つて
出力信号90812は論理値零である。信号90002も又
論理値零となるから、出力信号74003は論理値零
になる。エンド・パルス信号37606は論理値零で
あるから、信号97606が論理値１になる時、論理
値零における出力信号74711はISLサイクルの終
りでカウンタ７４６を増進させ、前述の如くカウ
ンタ７４５と７４６はそれぞれリツプル桁送り信
号74612と74512によつて増進される。 第１４Ｎ図においては、入力信号76208，
56803，47006，57611によりRRQ完全フロツプ５
８４が論理値１であるAND／NORゲート２８６
にリセツトされる。 出力マスク・データ命令の遠隔操作のため、出
力マスク・アドレスのみが局部バスを経て送ら
れ、その結果、もし出力マスク・データ命令が遠
隔バスに対して送られるならば、アドレスはアド
レス・バスを介して前述と同じ方法で遠隔バスに
送られ、データおよび他の機能は前述の如くデー
タ・フアイルから来る。 遠隔ISL RAMにおいてアドレスおよびデータ
の書込みを行うためには、局部ISLからの情報は
遠隔ISLに送られ、遠隔ISLにおけるカウンタは
RAMのアドレスの制御には使用されず、アドレ
ス指定のための情報は常に局部ISLから来る。 入力割込み制御は出力命令が受取られると全く
同じに内部通信から検索されるが、第１４Ｋ図に
よれば、PROM３９９出力信号39909は論理値１
になる。信号39910はレジスタ４００の入力側に
与えられる。出力信号40005は第１４Ｆ図のワイ
アドORターミナル１５６に与えられる。論理値
１の信号15601は第１４Ｋ図のデコーダ３９７の
入力側に与えられる。出力信号39709は論理値零
である。 又、信号19914，44028，44508はレジスタ４１
８の入力側に与えられる。出力信号41806，
41810，41814は論理値１となる。これ等の信号は
ANDゲート３８７の入力側に与えられる。論理
値１の出力信号38706はNANDゲート５４５の入
力側に与えられる。論理値零の出力信号54513は
NORゲート６１３の入力側に与えられる。出力
信号61306は論理値１に強制される。 第１４Ｎ図においては、フロツプ５８１と５８
４は再びセツトされ、局部ISLサイクルは前述の
如く開始される。通信バス上のアドレスおよびデ
ータ情報は局部ISLのレジスタ・フアイルに記憶
される。 この命令の意図は第１４Ｍ図の２つのレジスタ
８１９および８５７を読出すことである。レジス
タ８１９はCPチヤネル・アドレスを含み、レジ
スタ８５７は割込みが制御されるレベルを含んで
いる。レジスタ８１９、第８図の割込みチヤネ
ル・レジスタ１３２、レジスタ８５７、および第
８図の割込みレベル・レジスタ１３４からの情報
は通信バス上におかれる。 信号81902，81907，81910，81915，85715，
85702，85710，85707，85705，85712は、第１４
Ｔ図の内部データ・マルチプレクサ７８９乃至７
９８のターミナル３入力にそれぞれ与えられる。
接地信号は、内部データ・マルチプレクサ７８３
乃至７８８のターミナル３入力に与えられる。信
号39709と42708はNORゲート８０１の入力側に
与えられる。信号89709は論理値零である。論理
値１の出力信号80108はORゲート７８１および
７８２の入力側に与えられる。論理値１の出力信
号78111と78208はそれぞれマルチプレクサ７８３
乃至７９８の１および２選択ターミナルに与えら
れ、これによりマルチプレクサに対する３ターミ
ナル入力を選択する。 信号78907，79009，79107，79209は、第１４Ｗ
図のマルチプレクサ７８０即ち第８図のデータ・
マルチプレクサの入力ターミナル０に与えられ
る。出力信号78004，78007，78009，78012は第１
４Ｇ図のマルチプレクサ５２６の入力ターミナル
１に与えられ、この命令について選択される。出
力信号78609，78307，78507，78409，78809，
78707，79307，79509，79609，79807は、第８図
のデータ・マルチプレクサ・レジスタ１３８を構
成する第１４Ｇ図のマルチプレクサ・レジスタ５
２５，５２７，５２８の入力ターミナル１に与え
られる。論理値１のAND／NORゲート５２４の
出力信号52408は、マルチプレクサ５２５，５２
６，５２７の選択ターミナルに与えられ、これに
より入力ターミナル１を選択する。信号52408と
42709は論理値１にあつて、ANDゲート３７２の
入力側に与えられる。このゲートの出力は、マル
チプレクサ５２８の選択ターミナルに与えられる
論理値１に変る。 第１４Ｇ図においては、信号15202，61306，
58306がNANDゲート４６５の入力側に与えられ
る。アドレス２０の信号15202は実施される入力
命令を表示する。 論理値零の出力信号46508はNORゲート３７８
の入力側に与えられる。出力信号37806は論理値
１である。 第１４Ｄ図においては、論理値１の信号76208
と37806がAND／NORゲート２７８の入力側に
与えられる。出力信号27808は第１４Ｇ図のマル
チプレクサ・レジスタ５２５乃至５２８のクロツ
ク・ターミナルに与えられる。 出力信号52514，52515，52513，52515，52613，
52612，52614，52615，52712，52714，52713，
52715，52814，52815，52813，52812は、パリテ
イ信号52109と52209を生成するパリテイ・ゼネレ
ータ５２１と５２２に与えられる。 第１４Ｄ図においては、信号27808と56406が
ORゲート５６２の入力側に与えられる。出力信
号56211はインバータ５６３の入力側に与えられ
る。出力信号56308はISL要求フロツプ４５０の
クロツク・ターミナルに与えられる。信号45009
とバス使用中信号20804はNANDゲート５３３の
入力側に与えられる。もしこのバスが使用中でな
ければ、MY REQUESTフロツプ５３４のセツ
ト入力ターミナルに与えられる出力信号53303は
このフロツプをセツトする。 信号56211も又ISLUOKフロツプ４４６のクロ
ツク・ターミナルに与えられ、これにより
NANDゲート５２０に与えられる論理値１の信
号44609によりバス・パリテイ回路網を使用可能
とする。もしNANDゲート５２０の全ての入力
条件が満たされれば、出力信号52009はMY
DATACYCLE NOWフロツプ５１７のセツト・
ターミナルに与えられて、ISLが通信バスから情
報を取出しつゝあることを示す。 第１４Ｇ図のマルチプレクサ５２５乃至５２８
の出力信号、およびパリテイ・ゼネレータ５２
１，５２２は、第１４Ｂ図においてドライバ／レ
シーバ２１９，２２０，２２２乃至２３８の入力
側に与えられる。MY DATA CHENNEL
NOW信号はドライバ／レシーバの他の入力側に
与えられ、この情報をバス上にゲートする。 第１４Ｎ図においては、前述の如く、AND／
NORゲート２８６に対する入力信号76208，
56803，47006，57611が論理値１である時は全
RRQフロツプ５８４をリセツトし、又NANDゲ
ート５８２に入力する信号37712，58306，54008
が論理値１の時はフロツプ５８１をリセツトする
ことにより、ISLサイクルが終了させられる。 遠隔割込み制御命令は、第１４Ｋ図のレジスタ
４１８に対するBSAD１７入力信号19914が論理
値１であることを除いて、局部割込み制御命令に
類似する。論理値零の出力信号41806はANDゲー
ト３８７の入力側に与えられる。出力信号38706
は論理値零で、出力45413を論理値１に、出力信
号61306を論理値零に強制する。 第１４Ｇ図においては、NANDゲート４４６
に対する入力信号61306は出力信号46508を論理値
１に強制して、使用可能信号37806を論理値零に
強制する。信号37806と76208は第１４Ｄ図の
AND／NORゲート２７８の入力側に与えられ
る。論理値零の信号37806は出力信号27808を論理
値１に強制することにより、マルチプレクサ５２
５，５２６，５２７，５２８に対するクロツク入
力を使用禁止状態にする。 遠隔ISLはISLサイクルを生成し、このデータ
を命令により指定される如く再び局部ISLに戻
す。 前の遠隔ISLサイクルにおける如く、第１４Ｋ
図のデコーダ３９７は、遠隔ISLにおいて更に遠
隔要求サイクルを生成する信号39709を生成する。
しかし、遠隔ISLは下記の方法によりデータを局
部ISLに戻す。 第１４Ｕ図において、信号15301と90112は
NANDゲート９０５の入力側に与えられる。論
理値１の出力信号90504はANDゲート８２２の入
力側に与えられる。信号93214はANDゲート８２
２の他の入力側に与えられる。これは遠隔ISLで
あるから、論理値１の信号93214は局部ISLによ
り生成され、遠隔ISLに送られてこれが遠隔機能
コードであつたことを示す。 出力信号82208はNANDゲート９２４の入力側
に与えられる。エンド・パルス信号37606はイン
バータ８００の入力側に与えられる。出力信号
80002はANDゲート９２４の他の入力側に与えら
れる。出力信号92408は遠隔サイクルの終りにロ
ーとなり、これによりフロツプ９２３をセツトす
る。このセツトされたフロツプは、前述の如く遠
隔ISLから局部ISLに対して転送サイクルを開始
する。 信号82208はNORゲート９０９の入力側に与え
られる。信号59012はNORゲート９０９の他の入
力側に与えられる。出力信号90910はレジスタ８
１３の入力側に与えられる。信号92305はレジス
タ８１３のクロツク入力側に与えられる。 第１４Ｕ図においては、信号81314は局部ISL
に戻される。第１４Ｖ図においては、信号81503
が生成されてNORゲート２６９に与えられる。
出力信号2692はAND／NORゲート５７８の入力
側に与えられる。信号27108はAND／NANDゲ
ート５７８の他の入力側に与えられる。このた
め、前述の如く再び局部ISLに対して遠隔サイク
ルを開始する。 局部ISLにおける最初のサイクルは遠隔入力サ
イクルであつた。局部ISLから始まるサイクルは
遠隔ISLに対して送られ、遠隔ISL内でRRQCYR
を開始する。遠隔ISLにおけるRRQCYRは局部
ISLにおいてRRSCYR（応答）サイクルを生成す
る。局部ISLはRRSCYLサイクルを開始し、局部
ISLにおけるRRSCYRサイクルの間遠隔ISLから
受取つたデータをバス上に送出する。 第１４Ｎ図においては、局部ISLでは、遠隔
ISLから受取つた信号81503と信号57206は
NANDゲート５９７の入力側に与えられ、遠隔
応答出力信号59710はORゲート５９２の入力側
に与えられる。信号46108はORゲート５９２の
他の入力側に与えられ、論理値零になる。論理値
１の出力信号59211は遠隔応答サイクル
（RRSCYR）を表示する。 前述の如く、局部ISLにおけるデータ・バスお
よびアドレス・バスは他の半ISLからの遠隔アド
レスおよびデータ・レシーバを反映する。従つ
て、この場合には、データ・バスに存在している
データは割込みチヤネルおよびレベル・データ
で、これはトランスミツタにおかれて遠隔ISLか
らこれ等レシーバに送られたものである。 このデータ・バスは局部ISLにおけるこの遠隔
サイクルにおいて適正なデータを有する。このデ
ータは、第８図のデータ・マルチプレクサ１２９
からなる第１４Ｔ図のデータ・マルチプレクサ７
８３乃至７９８を経て送られる。局部入力割込み
制御とは異なり、この時点では、機能コード・デ
コーダ出力は応答サイクルのため無効である。 第１４Ｔ図においては、信号29709および42708
はこの時論理値１の入力NORゲート８０１であ
る。従つて、選択信号78111および78208は論理値
零であり、これによりマルチプレクサ８９乃至７
９８の入力ターミナル０を選択する。これは、デ
ータ６〜15の信号33901，34001，34101，34201，
34301，34401，34501，34601，34701，34801を選
択して遠隔ISLから局部ISLに送られた割込みチ
ヤネルおよびレベル・データを反映する。 この時点では、全ての前述のサイクルは機能コ
ード・デコーダを使用可能にするISLサイクルで
あつた。この時、RRSCYRサイクル又は再試行
応答遠隔サイクルは機能コード復号は開始しな
い。第１４Ｋ図においては、デコーダ３９７に対
する信号36308使用可能入力は論理値１である。
従つて、遠隔機能コードは局部ISLに戻される
RRSCYRサイクルに対しては生成されない。デ
ータおよびアドレス情報は、前述の如くバス上に
送出される。 第１４Ｎ図においては、RRQフロツプ５８４
はリセツトされ、RRQ TO DOフロツプ５８１
は、ゲート５８２を介する出力指令又は初期入力
指令における如く元のRRQCYLサイクルでリセ
ツトされた。エンド・パルス時点のRRQCYLサ
イクルにおいては、RR TO DOフロツプ５８１
をリセツトする。RRQ FULLフロツプ５８４は
この経路を使用中の状態に維持する機能を有し、
従つてフロツプ５８４はセツトされずにRRQ
FULL信号53405および58406がその正規の状態に
戻される迄フロツプ５８１は再びセツトできない
ため、このフロツプのこの時のリセツテイングは
操作に影響を及ぼすことはない。 第１４Ｋ図においては、レジスタ４１８はOR
ゲート５６０の信号56011出力によりリセツトさ
れる。従つて、第１４Ｎ図のフロツプ５８４がリ
セツトされると同時にレジスタ４１８がリセツト
されて、この命令の開始時にレジスタ４１８にセ
ツトされた全ての制御機能にクリア・アウトす
る。 入力マスク・データ命令は、基本的に第８図の
RAM１４２の的中ビツト情報を読出しつゝあ
る。この命令は第８図のRAM１２５の記憶アド
レス変換および的中ビツトを読出すことになる。
又これは第８図のCPU行先変換RAM１３１を読
出しつつある。入力データ指令は、連続する場所
が読出される場合を除いて、常に出力アドレス命
令即ち指令により先行されている。１つの入力デ
ータ命令の後には別の入力データ命令が続く。し
かし、どこかで第８図のRAMカウンタ１１８に
読込まれるべき開始場所のアドレスをロードする
出力アドレス命令がなければならない。これは、
RAMカウンタ制御レジスタ１０８に送るRAM
カウンタで、その出力はすぐ前で述べたように
RAM１４２，１２５，１３１に示されたRAM
をアドレス指定するために使用される。アドレス
情報はRAMのアドレス指定のために用いられ、
これ等RAMからのデータは命令が送られる局部
又は遠隔ISLに対するデータ・バスに対し送られ
る。局部ISL入力データ命令の循環動作をカバー
するため、命令を出す通信バス・サイクルからな
り、従つてこの場合RRQCYLサイクルとなり次
に別の通信バス・サイクルが続く内部ISLサイク
ルをとる。従つて局部入力データ命令に対する１
つの内部ISLサイクルのみがある。遠隔入力デー
タ命令は３つの内部ISLサイクルを要する。第１
のサイクルは続出されるRAMの場所のアドレス
を遠隔ISLに送るRRQCYLサイクルである。こ
のサイクルの間、RAMアドレスは前に述べた機
能コードに従つて遠隔ISLに送られて遠隔ISLに
おけるRRQCYRサイクルである第２のサイクル
を生じる。このデータは、更に、第８図において
述べた如く、RAM１４２，１２５，１３１と同
様遠隔ISL RAMから収集される。このデータ
は、第３のサイクルであるRRQCYRサイクルを
生成される局部ISLに戻される。このRRQCYL
サイクルに続いて、データはこれを要求した
CPUに対して転送するため通信バス上におかれ
る。命令の殆んどの論理は、入力割込み制御命令
の説明において網羅した。主な差異は、適正な多
重入力を選択してデータ・トウ・データ・バスを
指定して局部又は遠隔ISLのいずれかからデータ
を選定した通信バスに送る機能コード・デコーダ
出力にある。 第１４Ｎ図においては、フロツプ５８４および
５８１が前記の如くセツトされる。論理値１の信
号58506はフロツプ５８１のCJ入力側に与えら
れ、クロツク６６４０５はフロツプ５８１をセツ
トする。フロツプ５８４のCJ入力に与えられる
信号58109はPRQ FULLフロツプ５８４をクロ
ツク信号35602の立下り点でセツトさせる。この
ため、他の指令が再試行経路を用いるISLにより
受入れられることを阻止する。 前述の如く、ISLは行うべき再試行要求の検出
と同時にISLサイクルを生成する。又ISLサイク
ルは第１４Ｖ図の遅延回線３７４を経てタイミン
グ連鎖を開始させ、この時局部命令、遠隔命令の
如何を問はず局部LSLサイクルをセツトする。局
部サイクルは、もし命令が局部LSLにアドレス指
定されれば、タイミングおよびデータ経路を生成
してデータを通信バス・ドライバに対して送る。
第１４Ｋ図においては、機能コード出力デコーダ
３９７は入力データ命令に対する出力信号３９７
１４を生成する。通信バス上で入力データ機能コ
ードが発されると、これは機能コード１０とな
る。適正な制御ビツト構成に沿つたこの機能コー
ド１０はPROM３９９に与えられる。この
PROM３９９の出力は符号化された内部機能コ
ードであり、これはレジスタ４００に記憶され
る。前述の如く、レジスタ４００の出力は現在生
成中のRRQCYLサイクルの間アドレス・バス上
に与えられ、デコーダ３９７に対する入力に関す
る機能コードは入力データ・データ機能39714を
可能にする。局部ISLに対して送られると、この
機能は指定されるレジスタからデータを読出そう
とする。 入力データの間、第１４Ｔ図におけるデータ・
マルチプレクサは種々のレジスタを経て適当な全
てのデータを集める。入力データ信号39714はイ
ンバータ８２０の入力側に与えられる。出力信号
82010はORゲート７８２の入力側に与えられる。
出力信号78208即ちマルチプレクサ・セレクタ２
信号は論理値１にある。ORゲート７８１の信号
42410および80108に対する両入力が論理値零であ
り、これは割込み制御即ち割込みサイクルではな
いから、マルチプレクサ・セレクタ１の信号
78111は論理値零になる。 従つて、マルチプレクサ７８３，７８４，７８
５，７８６の入力ターミナル２が選択される。入
力データは、CP行先変更RAMの機能信号75411，
75409，75407，75405である。これ等は第１４Ｗ
図のRAM７５４の出力である。 第１４Ｗ図においては、マルチプレクサ７４９
の出力信号74904，74907，74909，74912はCP行
先RAM７５４のアドレス選択ターミナルに与え
られる。 信号59012と92505はANDゲート９２８に与え
られる。これはRRSCYLサイクルではないため、
論理値零の出力信号62806がマルチプレクサ７４
９の選択ターミナルに与えられる。従つて、アド
レス１４〜１７の信号14601，14701，14801，
14901が選択される。 第１４Ｑ図においては、RAMカウンタ７４
４，７４５，７４６が、第８図のRAM制御レジ
スタ１０８からなるレジスタ７４１と９２９の入
力側に与えられる。これはISL構成モードあり非
遠隔操作であるため、ANDゲート７４８の入力
側に与えられる信号53910と56108は論理値零とな
る。論理値零の出力信号74808はレジスタ７４１
と９２９を使用可能の状態にする。これ等のレジ
スタの選択された出力は、前述の如く第１４Ｗ図
のRAM７５４の入力アドレス選択ターミナルと
して反映される。 第１４Ｑ図のカウンタ７４４，７４５，７４６
は出力アドレス命令から前にロードされていた。 第１４Ｒ図においては、チヤネル的中ビツトを
記憶するチヤネル・マスクRAM２７６はそのア
ドレス選択入力ターミナルをマルチプレクサ３１
３，３１４，３１５により選択される。信号５３
９１１はマルチプレクサ３１３，３１４，３１５
の選択ターミナルに与えられる。これは構成モー
ド・サイクルであるため、信号５３９１１は論理
値１となるため入力ターミナル１を選択する。こ
れ等はアドレス・ビツト８〜17の信号31509，
31504，31512，31507，31412，34109，31404，
31407，31304，31312である。 RAM２７６のチヤネル的中ビツト２７６０７
出力は第１４Ｔ図のマルチプレクサ７８７の入力
ターミナル２に与えられる。記憶的中ビツト
86307はマルチプレクサ７８８の入力ターミナル
２に与えられる。これは第１４Ｓ図のRAM８６
３の出力である。入力アドレス０〜９選択信号
47507，47409，47312，47309，47304，47204，
47209，47212は第１４Ｒ図のマルチプレクサ４７
２〜４７５の出力として生成される。入力選択１
および２信号48112と53911は論理値１である。こ
れは記憶照合でもデータ転送モードにおけるISL
でもないため、従つて、ゲート４８１の入力信号
24414および53910は論理値零である。NANDゲ
ート４８１の出力は論理値１である。 従つて、アドレス８〜１７の信号14001，
14101，14201，14301，14401，14501，14601，
14701，14801，14901が選択される。このため、
第１４Ｓ図のRAM８６３の出力信号86307、即
ち記憶的中ビツトが選択される。 記憶変換RAM７０６乃至７１５の出力信号
70607，70707，70807，70907，71007，71107，
71207，71307，71407，71507が第１４Ｔ図の内部
データ・マルチプレクサ７８９乃至７９８のター
ミナル２入力側にそれぞれ与えられる。RAM７
０６乃至７１５は、第１４Ｓ図の信号アドレス指
定記憶マスク的中ビツトRAM８６３によつてア
ドレス指定される。 局部入力データ命令については、第１４Ｔ図の
マルチプレクサ７８３乃至７９８からのデータが
第１４Ｇ図のマルチプレクサ・レジスタ５２５乃
至５２８のターミナル１入力側に送られ、このレ
ジスタは第８図のバス・インターフエース・マル
チプレクサ・レジスタ１３８である。 前に述べた如く、選択信号52408はマルチプレ
クサ・レジスタ５２５乃至５２７の入力ターミナ
ル１の信号を選択し、選択信号３７２０８はマル
チプレクサ・レジスタ５２８の入力ターミナル１
の信号を選択する。 局部入力データ命令に対する操作の残りは、
RRQCYLサイクルの終了時に通信バス上からの
情報の転出のため既に述べた如くである。 遠隔入力データ命令は、入力割込み制御につい
て前に述べた如き操作と同じである。即ち、
RRQCYLサイクルの間、遠隔ISLに対する遠隔
ストローブを生成する転送サイクルが生成され
る。遠隔ISLはこの信号を用いて遠隔サイクルを
生成する。この遠隔サイクルは前に述べた如く
RRQCYLサイクルとなり、主な差異は、RAM
カウンタ制御からそれ等のアドレスを得るデー
タ・マルチプレクサ、チヤネル・アドレス、およ
び記憶変換RAMではなく、遠隔ISLが第８図の
ブロツク１０４である遠隔アドレス・レシーバか
らそのアドレスを取得する点にある。従つて、第
１４Ｒ図のチヤネル的中ビツトRAMと、第１４
Ｓ図の記憶変換RAMと、第１４Ｗ図のCP変換
RAMに対するアドレス入力は依然として前述の
如くアドレス・ビツトから得、これ等のRAMの
出力は局部に対する如くデータ・マルチプレクサ
に送られ、第１４Ｇ図の通信バス・データ・マル
チプレクサ・レジスタに行く代りに、データ・マ
ルチプレクサの出力は第１４AA図の局部デー
タ・ドライバに行く。マルチプレクサ・レジスタ
８４９，８５１，８５３，８５５はデータ・マル
チプレクサ出力を受取り、このレジスタにおいて
前に述べた転送全時間に記憶させられる。第１４
Ｕ図の信号92408のゲート９２４の出力は、もし
このデータが局部ISLに行くならば、遠隔サイク
ルの100ナノ秒遅延信号で生じる信号である。こ
のデータは局部ISLに戻されねばならず、従つ
て、これ等の４つのマルチプレクサは局部ISL対
に戻されるデータを受取る。こゝで、前述の如
く、局部ISLはRRSCYRサイクルを生じる信号
を受取る。このRRSCYRサイクルは、前述の如
く、遠隔ISLからデータを得、これを通信バス・
レジスタに送り、更に通信バス・サイクルを生成
してこのデータを最初に要求したCPに対してこ
れを戻す。 ISL装置の入力状況命令について説明する。こ
のISL入力状況指令は、サイクル・ロジツクおよ
びタイミングに関する限り、ISLに対する他の入
力指令と同じとなる。もし命令が局部ISLに対す
るものであれば、RRQCYLサイクルのみが起生
する。もしこの命令が遠隔ISLに対するものであ
れば、３つのサイクル、即ち、RRQCYL局部
ISLサイクル、このサイクルが続くRRQCYL遠
隔ISLサイクルが実施される。その唯一の差違は
次の如くである。 第１４Ｋ図において、信号39711がデコーダ３
９７の出力として選択される。信号39711はイン
バータ４２４の入力側に与えられる。論理値１の
出力信号42410は第１４Ｔ図のORゲート７８１
の入力側に与えられる。論理値１の選択１の入力
信号78111はマルチプレクサ７８３乃至７９８の
入力ターミナル１を選択する。選択の信号７８２
０８は論理値零である。従つて、入力ターミナル
１の信号は通信バスおよび要求側の中央プロセサ
に対する転送のため選択される。 マルチプレクサ７８３乃至７９８に対するこれ
等の入力データ信号（ISL状況ビツト）は表11で
照合される。データ・ビツト０（入力信号87203、
マルチプレクサ７８３）は操作ビツトであり、こ
れはビツト０でISLがデータ転送モードか構成モ
ードにあるかを表示する。データ・ビツト１（入
力信号８９３０９、マルチプレクサ７８４）は、
遠隔ISL対から要求された割込みがあつたかを表
示する。又これは、監視タイム・アウト又は違法
資源エラーの相方を表示する。 こゝで全ての個々の状況ビツト入力の説明を行
うよりも、命令のデータ・フローは完了したこと
になり、この完了と同時に個々の状況が第１４Ｔ
図に関わるものについて示すことにする。 前述の如く、第１４Ｔ図のマルチプレクサ７８
３乃至７９８のデータ出力は局部ISL入力状況命
令に対して第１４AA図のバス・マルチプレク
サ・レジスタ８４８，８５１，８５３，８５５に
与えられる。通信バス・サイクルが生成され、状
況情報が要求側の中央プロセサに送られる。 遠隔入力状況命令は遠隔入力データおよび入力
割込み制御命令と同じである。この情報は、遠隔
ISLから局部ISLに対してバス上に送り出され、
こゝから通信バス上を要求側の中央プロセサに送
出される。 以下に説明するのは、状況ビツトが第８図の
ISLタイマーと状況装置１３３において実施する
諸機能についてである。第１４Ｔ図のデータ・マ
ルチプレクサ０に対する第１の状況ビツトは、操
作ビツト信号87203である。第１４Ｉ図において
は、信号62806と53910がANDゲート８７２の入
力側に与えられる。論理値１の信号62806は、遠
隔又は局部の他のISLがシステムにリンクされて
給電されることを表示する。 信号66243は第１４AC図のコネクタ６６２によ
りISLインターフエース・バスに接続され、第１
４AC図のドライバ７３６の入力側と、＋５ボルト
迄のブル・アツプ・レジスタ６６５に与えられ
る。従つて、もしどちらかのISLが遮断即ちパワ
ー・ダウンされると、信号66243は論理値１とな
る。 出力信号73612は第１４Ｊ図のインバータ６２
８の入力側に与えられる。出力信号62806はAND
ゲート８７２の入力側に与えられる。信号53910
は論理値１であり、論理値１の出力信号87203は
第１４Ｔ図のマルチプレクサ７８３の入力ターミ
ナル１に与えられる。 第１４AB図のドライバ９１３は入力側に与え
られる接地信号を有する。出力信号91318はコネ
クタ６６３ターミナルに与えられ、次に他のISL
に与えられて、これにより連結されたISLに対す
る接地信号を与える。 第１４Ｔ図においては、遠隔割込み記憶信号
89309はマルチプレクサ７８４の入力ターミナル
に与えられる。データ・マルチプレクサ・ビツト
１の信号78409は出力として生成される。 第１４Ｘ図においては、遠法記憶信号87112、
監視時間信号91616、タイムアウト信号91402、遠
隔割込み可能信号91415がAND／NORゲート８
９５の入力側に与えられる。論理値零の出力信号
89508は、遠隔割込み又はタイム・アウトがあり、
フロツプをセツトするＤ―フロツプ８９３のセツ
ト・ターミナルに与えられることを表示する。 第１４Ｙ図において、エンド・パルス信号
37712と論理値１の状況信号42410はNANDゲー
ト６０９の入力側に与えられる。出力信号はOR
ゲート２９５の入力側に与えられる。マスター・
クリア信号83006は他の入力側に与えられる。論
理値零の出力信号29506は第１４Ｘ図のフロツプ
８９３のリセツト・ターミナルに与えられ、これ
により状況が読出された後フロツプをリセツトす
る。 第１４Ｔ図においては、マルチプレクサ７８５
の入力ターミナル１は接地即ち論理値零にタイさ
れ、データ・マルチプレクサ・ビツト２に対する
状況信号即ち信号78507は従つて論理値零となる。
データ・マルチプレクサ３の信号78609は、マル
チプレクサ７８６に与えられる活動信号10115に
より生成される。この信号10115は第１４Ｊ図の
16進ロータリ・スイツチ１０１の出力状態で、こ
の局部ISL装置は論理値１の時能動、論理値零の
時受動状態であることを表示する。 マルチプレクサ７８７の出力のデータ・マルチ
プレクサ・ビツト４の信号78707とデータ・マル
チプレクサ・ビツト５の信号78809は、マルチプ
レクサ７８７と７８８の各ターミナル１入力が論
理値零であるため、論理値零となる。 監視タイム・アウト機能のデータ・マルチプレ
クサ・ビツト６の信号78907はマルチプレクサ７
８９の出力である。信号91502はマルチプレクサ
７８９のターミナル１に与えられる。第１４Ｘ図
においては、第１４Ａ図のコネクタ１０４から50
サイクルAC又は60サイクルAC信号10435は第１
４Ｘ図のRCフイルタ抵抗１１２の入力側に与え
られる。抵抗信号11202の他のターミナルは0.1マ
イクロフアラツドのコンデンサ１１３にワイアド
され、シユミツト・トリガー・インバータ２６１
の入力側に与えられる。コンデンサ１１３の他の
ターミナルは接地される。シユミツト・トリガ
ー・インバータ２６１の出力である信号26102は
ANDゲート６３４の入力側に与えられる。監視
タイマー使用可能信号91407と監視タイム・アウ
ト信号63712はANDゲート６３４の他の入力側に
与えられる。監視タイマー使用可能信号91407は
前述の出力タイマー命令の間セツトされる。監視
タイム・アウト信号63712は、もし前のサイクル
がタイム・アウトになつたならばタイム・アウ
ト・サイクルを阻止する。出力信号63406は、カ
ウンタ６３６のＧ２使用可能ターミナルとクロツ
ク・ターミナルに与えられる。出力信号63602は
コネクタ６３７のＧ２使用可能およびクロツク・
ターミナルに与えられる。出力信号63712は、前
述の如くANDゲート６３４の入力側とインバー
タ９１５の入力側に与えられる。出力信号91502
はマルチプレクサ７８９のターミナル１入力側に
与えられる。監視タイマーは、カウンタ７３６と
７３７の動作の開始の約１秒以内に論理値１であ
る信号63503によりリセツトされ、次いでタイ
ム・アウト信号91502が生成される。カウンタ７
３６と７３７のリセツテイングについては既に述
べた。 第１４Ｔ図においては、データ・マルチプレク
サビツト７の信号79009はマルチプレクサ７９０
の出力であり、マルチプレクサ７８９のターミナ
ル１の入力は接地即ち論理値零となる。 データ・マルチプレクサのビツト８信号79107
はマルチプレクサ７９１の出力である。再試行タ
イム・アウト信号59005はマルチプレクサ７９１
のターミナル１入力側に与えられる。再試行タイ
ム・アウト信号59905は、もし遠隔ISLバス上の
コントローラに対するＩ／Ｏ指令の間、ACK信
号16001又はNAK信号24901がこの指令の開始の
120ミリ秒以内に受取られず、これによりこの指
令を開始する中央プロセサに対して装置異常を表
示するならば、論理値１に強制される。信号
59905の生成は既に述べた。 データ・マルチプレクサのビツト９の信号
79209はマルチプレクサ７９２の出力である。
Ｉ／Ｏタイム・アウト信号45909はマルチプレク
サ７９２のターミナル１の入力側に与えられる。
Ｉ／Ｏタイム・アウト信号45909は、遠隔バス上
のコントローラに対してＩ／Ｏ指令が発される
と、この指令を受取つたこと、又この装置からの
第２半バス・サイクルが生じるべきであること、
第２半バス・サイクルは250ミリ秒以内には生じ
ないことを確認した時は、論理値１となる。即
ち、前述の如く、出力時間命令を介してタイマー
に対する使用可能化を行うことが真の状態にセツ
トされたのである。 データ・マルチプレクサのビツト１０信号
79307はマルチプレクサ７９３の出力である。記
憶タイム・アウト信号50509はマルチプレクサ７
９３のターミナル１の入力に与えられる。記憶タ
イム・アウト信号50509は、第１の半バス・サイ
クルが確認されたことを前提として第２半バス・
サイクルが約６マイクロ秒以内に生じるならば、
論理値１となる。第１４Ｙ図のフロツプ５０５の
作用については前に述べた。 第１４Ｔ図のデータ・マルチプレクサ・ビツト
１１の信号79409およびデータ・マルチプレク
サ・ビツト１２の信号79509、マルチプレクサ７
９４および７９５の各出力は、マルチプレクサ７
９４および７９５に対するターミナル１の入力が
接地されるため、論理値零となる。データ・マル
チプレクサ１３の信号79607はマルチプレクサ７
９６の出力である。違法資源信号86905はマルチ
プレクサ７９６のターミナル１の入力側に与えら
れる。もしアドレス指定された記憶場所が記憶書
込み操作中システムに存在しなければ、この信号
86905は論理値１となる。 第１４Ｉ図においては、バスNAK信号24814
はレジスタ４１３の入力側に与えられる。出力信
号41307はNANDゲート５４４の入力側に与えら
れる。記憶書込み信号52306と記憶要求信号51505
も又NANDゲート５４４の入力側に与えられる。
論理値零の出力信号54408は第１４Ｔ図のＤ―フ
ロツプ８６９のセツト入力側に与えられ、これに
より遠隔ISLによりアドレス指定される記憶場所
が存在しないことを表示するフロツプをセツトす
る。 データ・マルチプレクサ・ビツト１４の信号
79709はマルチプレクサ７９７の出力である。
ISLパリテイ・エラー信号44409はマルチプレク
サ７９７のターミナル１入力側に与えられる。こ
の信号は、ISLに発される指令が不当パリテイを
含む時論理値１となる。第１４Ｂ図においては、
バス・データ０〜１５信号はパリテイ・ゼネレー
タ２３２と２３９の入力側に与えられる。奇数パ
リテイ出力信号23206と23906はNORゲート２２
１の入力側に与えられる。出力信号22108はOR
ゲート３３１の他の入力側に与えられる。
BSREDD信号25403は、バス上にデータ・アウト
を送出する前に出所が不当パリテイを検出したこ
とを表示する。信号33108は、もし不当パリテイ
が検出されたら、クロツク・タイミング信号
36204上でセツトする第１４Ｙ図のＤ―フロツプ
４４４のCD入力側に与えられる。 データ・マルチプレクサ・ビツト１５信号
39807は第１４Ｔ図のマルチプレクサ７９８の出
力であり、マルチプレクサ２９８に対するターミ
ナル１入力が接地レベルであるため論理値零とな
る。 入力ID指令命令は最初は、これが局部ISLが遠
隔ISLのいずれに対して発されても差異を生じな
い他の入力指令とは別のものである。サイクルは
同じである。即ち、唯１つのサイクルが含まれ、
これは局部RRQCYLサイクルとなる。ISLに対
して戻されるIDは局部および遠隔ISLが共に接続
されパワー・アツプされる場合に16進数2402にな
り、もし遠隔ISLが電気的に接続されなければ、
戻されたIDは16進数2400となる。 第１４Ｋ図においては、PROM３９９の出力
はAND４１９の入力側に与えられる。出力信号
41906はレジスタ４１８の入力側に与えられる。
出力信号41802はNANDゲート５４５の入力側に
与えられる。論理値１のこの信号41802は出力信
号54513が遠隔サイクルを生じることを禁止する。
又、デコーダ３９７は出力信号39716を生成する。
信号39716は第１４Ｊ図のマルチプレクサ４３５
と４３６の選択入力側に与えられ、これは16進数
24のID機能コードを選択する。 信号42304と62806はANDゲート４１７の入力
側に与えられる。信号42304はID符号化／複号化
機能であり、論理値１となる。信号62806につい
ては、遠隔ISLが接続されパワー・アツプされる
時論理値１になることを説明した。論理値１の出
力信号41711のIDビツト１４は最後の16進数に対
する16進数２を与える。従つて、このIDコード
は、動作する局部ISLに対しては16進数2400、動
作する局部および遠隔ISLに対しては16進数2402
となる。 第１４Ｇ図においては、論理値１の信号42304
がAND／NOR５２４の入力側に与えられる。論
理値零の出力信号５２４０８はマルチプレクサ・
レジスタ５２５，５２６，５２７の選択ターミナ
ルに与えられ、これによりマルチプレクサ・レジ
スタ５２５，５２６，５２７のターミナル０入力
を選択する。選択52408は第８図のデータ・マル
チプレクサ・レジスタであるANDゲート３７２
の入力側に与えられる。論理値零の出力信号
37208はマルチプレクサ・レジスタ５２８の選択
ターミナルに与えられ、これによりターミナル出
力を選択する。 マルチプレクサ・レジスタ５２５に対する入力
信号43504，43410，43507は論理値零となり、入
力信号43509は論理値１となる。マルチプレク
サ・レジスタ５２７の入力信号43512は論理値零
であり、入力信号43604は論理値１となる。マル
チプレクサ・レジスタ５２６の入力信号43609，
43612，43607は論理値零である。ターミナル０入
力が接地されるため、出力信号52615は論理値零
となる。信号52908と86606はＯゲート５１３の入
力側に与えられる。両方の信号は非ID機能転送
と関連するため、これ等信号は論理値零となる。
マルチプレクサ・レジスタ５２７の入力側に与え
られる出力信号51303は論理値零である。 ORゲート５１４の出力である論理値零の信号
51406はマルチプレクサ・レジスタ５２７の入力
側に与えられる。ORゲート５１４への入力であ
る信号53006は、論理値零であるため記憶転送お
よび割込みと関連している。出力信号52814と
52815のマルチプレクサ・レジスタ５２８に対す
る入力ターミナルが接地されるため、これ等信号
は論理値零となる。前述の如く、信号41711は局
部および遠隔ISL操作の局部ISL操作について表
示する。 出力信号52812は、マルチプレクサ・レジスタ
５２８に対する入力ターミナルがRRQサイクル
の間接地レベルであるため、論理値零となる。ク
ロツク・バス信号27808が前述の如く生成され、
これはIDをレジスタ７３５〜７３８にロードす
ることにより通信バス・サイクルを生成し、この
IDをデータを要求する中央プロセサに対し送出
する。このことは第８図に示され、これにより16
進ロータリ・スイツチ１４０における情報が直接
データ・マルチプレクサ・レジスタ１３８に送ら
れる。これが実質的にISL構モードを完了する。 第１４Ｋ図においては、出力信号40003乃至
40006が第１４Ｆ図のワイアドOR１５３〜１５
６に与えられてアドレス２０〜２３の信号15301，
15401，15501，15601を接続する。第１４Ｋ図の
レジスタ４００は論理値零の信号41811と60306に
より使用可能の状態にされる。信号41811につい
ては既に述べた。 信号64508と57205はANDゲート６０３に与え
られる。遠隔サイクルでも転送すべきサイクルで
もないため、信号64508と57205は論理値零とな
る。出力信号60306はレジスタ４００の使用可能
入力側に与えられるが、これは論理値零である。 情報転送モードにおいては、ISLはISL構成モ
ードにおいてロードされた全構成データを使用す
る。第１の使用サイクルは、４つのサイクルをと
る記憶要求経路である。MRQCYLサイクルは
ISLによる記憶サイクルの検出に続く初期サイク
ルであり、次はその時点でもしこれが記憶書込み
命令であつたならサイクル・フローが遮断する遠
隔ISLで生じるMRQCYRである。これは、遠隔
バス上のメモリーにデータが書込まれる
MRQCYRが続くMRQCYLである。しかしもし
これが記憶読出しであれば、このISLは記憶要求
経路に対する使用中の状態を維持して記憶応答サ
イクルを待機する。次に、元の指令が発された元
の局部側に戻されることになるMRSCYRが続く
元のMRQCYLからの遠隔側にある記憶応答サイ
クルの局部が存在する。この記憶要求は最初の要
求を行い、次にメモリーからの応答を待機する。
これは遠隔ISLからMRSCYLを経てMRSCYR
へ、又局部に戻る。これは基本的なフローで、書
込みに対しては２サイクル、読出しに対しては４
サイクルを有する。BSDCNNサイクルの間、
ISLは、局部装置から通信バスに与えられる記憶
要求にエージエントとして応答する。これは、
DCN時間中に行われ、第１４―０図においては、
レジスタ・フアイル場所への書込みのための選択
ロジツクがNANDゲート４７６を介して行われ
る。ゲート４７６はその入力BSMREFとして通
信バスが生じた信号である信号24414と、別の通
信バスが生じた信号である機能BSLOCK信号
24102を有する。このBSLOCK信号はメモリーに
対するテストおよびセツト命令でないことを表示
し、BSMREF信号はこれが記憶命令であること
を表示する。非テストおよびセツト・ロツクにつ
いては以下に説明する。 共に論理値１であるBSMREF信号24414と
BSLOCK信号24102はNANDゲート４７６の入
力側に与えられる。出力信号47603はNORゲート
４１１の入力側に与えられる。出力選択２信号
41106は論理値１である。信号41106はインバータ
４１０の入力側に与えられる。出力信号41008は
論理値零である。論理値零の信号25914はANDゲ
ート５０９の入力側に与えられる。論理値零の出
力選択１信号はインバータ４０８の入力側へ与え
られ、出力信号40802は論理値１となる。従つて、
記憶要求に対しては、第１４―０図のRAMの場
所２が選択される。前に、場所０はISL構成モー
ド入力に対して選択される。 第１４Ｎ図においては、信号48706はマルチプ
レクサ３９６の入力側に与えられる。選択信号
40903と41106はマルチプレクサ３９６の選択ター
ミナルに与えられ、ターミナル２入力を選択す
る。出力信号39607はフロツプ６４４のCDターミ
ナルに与えられ、クロツク信号36008が与えられ
て60ナノ秒間DCNサイクルになる時、フロツプ
６４４がセツトし、出力信号64405はJKフロツプ
４８３のクロツク入力側に与えられる。論理値１
の信号54808，40802，41106はANDゲート４８９
の入力側に与えられる。信号54808は第１４Ｉ図
のANDゲート５４８の出力である。第１４Ｓ図
の記憶的中RAM８６３の出力である信号86307
と、信号62606は、これが転送モードであつてテ
スト操作でないため、論理値１となる。 出力信号48912はフロツプ４８３のCJターミナ
ルに与えられる。出力信号48305はＤ―フロツプ
４８７のCD入力側に与えられる。サイクルに対
し135ナノ秒において、クロツク・ターミナルに
対し与えられるフロツプ信号35712はフロツプ４
８７をセツトし、信号48705はＤフアイルにおけ
るこの場所におけるこれ以上の通信量を禁止す
る。 出力信号48706はフロツプ４８７のセツト入力
側に与えられて、他のDCN信号35712がクロツ
ク・ターミナルに与えられる場合にこのフロツプ
のセツト状態を維持する。 第１４Ｓ図において、記憶変換RAM７０６乃
至７１５の出力である信号70607乃至71507はレジ
スタ７１６と７１７の入力側に与えられる。信号
48305はレジスタ７１６と７１７のクロツク・タ
ーミナルに与えられ、信号48305が論理値１にな
る時RAM信号がこれ等レジスタ内に記憶され
る。 第１４Ｈ図においては、論理値１の信号86307，
24414，41106はANDゲート４７７の入力側に与
えられる。出力信号47706と信号46209はANDゲ
ート４８４の入力側に与えられる。信号64406は
JKフロツプ４６２のクロツク・ターミナルに与
えられる。出力信号46209は論理値１である。出
力信号48408は、135ナノ秒でサイクルに対して信
号35809によりクロツクされるレジスタ６３１の
入力側に与えられる。出力信号63115はNORゲー
ト１３０の入力側に与えられる。論理値零の出力
信号13005はＤ―フロツプ４３３のセツト・ター
ミナル側に与えられ、これによりフロツプをセツ
トする。このフロツプのセツテイング動作のた
め、確認信号を通信バス上に送出することにより
DCNサイクルを完了する。 記憶読出し記憶要求操作の開始時に、記憶サイ
クルに対するタイム・アウトが開始する。第１４
Ｙ図においては、信号48305はＤ―フロツプ６１
７のクロツク・ターミナルに与えられる。これは
記憶書込み操作であるため、信号26610は論理値
零となり、フロツプ６１７はセツトしない。読出
し操作においては、フロツプ６１７がセツトし、
信号61706が６マイクロ秒のワン・シヨツトの否
定入力側に与えられる。論理値１の信号48603は
ワン・シヨツト６１１の肯定入力側に与えられ
る。 記憶要求サイクルは下記の如く開始される。第
１４Ｖ図において、信号48306はNORゲート６４
５の入力側に与えられる。論理値１の出力信号
64508はAND／NORゲート３８８の入力側に与
えられる。信号92306が論理値１であるため、論
理値零の出力信号38808は前述の如く局部サイク
ル・フロツプ４６４とISLサイクル・フロツプ４
１１をセツトする。信号46405はレジスタ４９０
に信号48305をクロツクする。記憶要求記憶信号
49002は論理値１になり、信号49003は論理値零に
なる。信号49002はANDゲート４８６の入力側に
与えられ、もしこれが記憶応答サイクルでなけれ
ば信号49014は論理値１であり、論理値１におい
ては信号48603、論理値零においては信号48502で
記憶要求サイクルが開始される。ISL構成モード
に示される全てのサイクルにおける如き記憶要求
サイクルが遅延回線３７４を活動状態にし、この
サイクルは前述の如く継続する。 第１４Ｎ図においては、ロジツク側の種々の状
態に対する記憶要求サイクルを終了するためのロ
ジツクがこれに続く。 記憶要求FULLフロツプ４８７をリセツトする
ため、論理値零の信号48502とタイミング信号
32610がNANDゲート４８２の入力側に与えられ
る。論理値１の出力信号48201がAND／NORゲ
ート４８８の入力側に与えられる。論理値１のフ
アイル書込み信号36609はAND／NORゲート４
８８の他の入力側に与えられる。論理値零の出力
信号48808はORゲート２８３の入力側に与えら
れる。論理値零の出力信号28306をフロツプ４８
７をリセツトする。ORゲート２８３に対する他
の入力が論理値１のマスター・クリア信号83006
である。ISLが記憶書込み操作を行いつゝあるな
らば、フロツプ４８７がリセツトされる。フロツ
プ４８７は、もしISLが記憶読出し操作中ならば
リセツトされない。 信号48201はNORゲート２８２の入力側に与え
られる。出力信号28204はフロツプ４８３のリセ
ツト・ターミナルに与えられ、これによりフロツ
プ４８３をリセツトする。これにより、記憶要求
サイクルの時間100においてはOFFとなるが記憶
書込み操作である場合のみMRQ FULLフロツプ
がOFFになる場合に終了する。もしこれが読出
し操作であれば、MRQ FULLフロツプは依然と
してセツトされる。MRQサイクルに対する情報
を遠隔ISLに送るため、転送FULL JKフロツプ
がセツトされる。前述の如く、第１４Ｕ図におい
ては、論理値零の記憶要求サイクル信号86404が
NORゲート７６３の入力側に与えられる。出力
信号76308はフロツプ９２３のCJターミナルに与
えられ、これがクロツク信号76108の立下りでセ
ツトし、全てのデータおよびアドレス回線をロー
ド・アドレスおよびデータドライバにロードして
データを遠隔ISLにドライブする。データ経路は
下記の如くである。 第１４―０図においては、DCN時間において
レジスタ・フアイルの場所２に書込まれた信号は
読出し選択40312と40211により選択される。 共に論理値１の記憶応答サイクル信号49014と
再試行応答信号90704はNORゲート４０２の入力
側に与えられる。読出し選択１信号40211はフア
イルの読出しターミナルに与えられる。論理値零
の記憶要求サイクル信号48502はNORゲート４０
３の入力側に与えられる。論理値１の読出し選択
２信号40312は、アドレス・データを記憶し記憶
要求サイクルに関する信号を制御するフアイルの
フアイル場所２のターミナル２を読出すために与
えられる。 第１４Ｔ図において、入力選択信号78111と
78208は論理値零であり、これによりマルチプレ
クサ７８３乃至７９８のターミナル０入力を選択
する。又、選択信号82706はマルチプレクサ９３
０の選択入力側に与えられる。選択信号83706は
論理値零であるため、マルチプレクサ９３０のタ
ーミナル０入力が選択される。 第１４―０図において、DFIL０〜１５出力信
号フアイル３６４，１７７，６４７，３６５，３
６６，３８９はレジスタ３６７と３６８の入力側
に与えられる。レジスタ３６７と３６８のDFIX
０〜１５出力信号はデータ・バス上に送られる。 信号16803はフアイル１６１と１６２の使用可
能入力側に与えられ、ORゲート１６８の出力と
して生成される。RRQCYL信号58305はNAND
ゲート１６９の入力側に与えられる。これは
RRQサイクルではないので、信号58305は論理値
零であり、従つてORゲート１６８の入力側に与
えられる出力信号16908は論理値１となる。情報
転送モード遊休信号54906は、これが遊休サイク
ルでないため論理値１のORゲート１６８の他の
入力側に与えられる。論理値１の出力信号16803
はフアイル１６１と１６２の出力信号が選択され
ることを阻止する。 MRQサイクル信号48502がORゲート１６７の
入力側に与えられる。これはMRQサイクルであ
るため、この信号48502は論理値零であり、出力
信号16708は論理値零である。信号16708はフアイ
ル１６３，１６４，１６５，１６６の使用可能タ
ーミナルに与えられ、これにより出力AFIL０８
〜２３信号を使用可能の状態にする。出力信号
AFIL０〜７は使用可能の状態にはならない。 第１４Ｓ図においては、レジスタ７１６は、記
憶変換RAM７０５乃至７１３の出力である記憶
変換アドレス０〜７信号を記憶する。又、レジス
タ７１７の変換アドレス８，９信号はRAM７１
４と７１５の出力である。従つて、記憶要求サイ
クルの間、アドレス変換記憶信号ADXLM０〜
９は第１４Ｚ図のマルチプレクサ８３２，８３
５，８３６のターミナル０入力の入力側に与えら
れる。マルチプレクサ・レジスタ８３２，８３
５，８３６，８３８，８４０，８４２，８４６の
全ては、TRANSFER FULL信号92306の立下り
によりクロツクされる。ORゲート９１１の入力
である記憶要求サイクル信号86404が論理値零で
あり、これによりマルチプレクサ８３２と８３５
のターミナル０入力を選択するため、選択信号
91108は論理値零となる。同様に、ORゲート９
１２に対する入力信号86404は論理値零であるた
め、信号91203はマルチプレクサ８３６のターミ
ナル０入力を選択する。信号７２０01乃至72901
はマルチプレクサ８３２，８３５，８３６により
選択され、バスに対する転送のためアドレス信号
LCAD０〜９としてドライバ８３３，８３４，８
３７の入力側に与えられる。バスに対する転送の
ため、出力信号83612と83613は第１４AB図のド
ライバ８４７と８４４の入力側にそれぞれ与えら
れる。 マルチプレクサ・レジスタ８３８，８４２，８
４６に対する選択入力は論理値１であり、これに
よりターミナル１入力を選択する。マルチプレク
サ・レジスタ８４０の信号91003の選択入力も又、
これはRRQサイクルではないため論理値１であ
り、従つてNANDゲート９１０に対する入力で
ある信号58306は論理値零となる。 アドレス信号14201，14301，14401，14501，
14601，14701，14801，14901，15001，15101，
15301，15401，15501，15601はマルチプレクサ・
レジスタ８３８，８４０，８４２，８４６のター
ミナル１入力に与えられる。又、フアイル・ロツ
ク信号36407およびフアイル書込み信号36609は、
マルチプレクサ・レジススタ８４６のターミナル
１入力側に与えられる。出力アドレスLCAD１０
〜２３信号は、ISLインターフエース・バス上の
遠隔ISLに転送するためにドライバ８３７，８３
９，８４１，８４３の入力側に与えられる。信号
84613および84615は、ISLインターフエース・バ
ス上に転送するためドライバ８４４の入力側に与
えられる。 第１４Ｕ図においては、レジスタ８１３は
TRANSFER FULL信号92305の立上り点でセツ
トされる。論理値零の記憶要求サイクル信号
86404はレジスタ８１３の入力ターミナルに与え
られる。論理値零の出力信号81302は第１４AB
図のドライバ８１４の入力側に与えられる。出力
信号81409は第１４AC図の抵抗回路網６５５の入
力側に与えられる。出力信号65515は遠隔ISLに
対する信号の転送のためコネクタ６６３に与えら
れる。信号66220は第１４AC図のコネクタ６６２
に対する遠隔ISLに入り、信号66220は第１４AB
図のドライバ／レシーバ８１５の入力側に与えら
れる。出力信号81507は第１４Ｖ図のORゲート
２６９の入力側に与えられる。論理値１の出力信
号26912はAND／NORゲート５７８の入力側に
与えられる。この時、BUS FULL信号27108が
論理値１であると仮定すると、出力信号57808は
論理値零である。 信号57808はANDゲート５５８の入力側に与え
られる。出力信号55803はANDゲート５７１の入
力側に与えられる。出力信号57106はNORゲート
１７６の入力側に与えられる。出力信号17612は
ANDゲート６０４の入力側に与えられる。出力
信号60408は、フロツプをセツトするフロツプ４
４１のクロツク・ターミナルに与えられる。又、
遠隔サイクル・フロツプ５７２がセツトする。 第１４Ｖ図においては、信号81507と57206は
NANDゲート８６５の入力側に与えられる。
MRQサイクル遠隔信号86513は論理値１である。 第１４Ｖ図においては、論理値１の信号57205
はORゲート５６１に与えられる。遠隔信号
56108は論理値１であり、この遠隔信号は第１４
Ｚ図のドライバ８８１乃至８８６、第１４AB図
のドライバ８０３，８０９、および第１４AA図
のドライバ８８９乃至８９２に与えられる。局部
ISLからの情報はこれ等のドライバを介して遠隔
ISLに受取られる。 アドレスおよびデータ情報は遠隔ISLにより局
部ISLから受取られる。アドレス情報は、局部
ISLにおける記憶トランスレータから最初の10ビ
ツトを含んでいる。残りのアドレス・ビツトは中
央プロセサから局部ISLにより受取られ、遠隔
ISLに送られる。データ情報即ち信号33401乃至
34801は局部ISLから遠隔ISLにより受取られ、第
１４Ｔ図のマルチプレクサ７８３乃至７９８のタ
ーミナル０入力に送られる。ORゲート７８１お
よび７８２の出力である信号78711および78206は
このサイクルに対して論理値零となる。データ１
およびデータ２はマルチプレクサ９３０のターミ
ナル０入力を介して選択される。 マルチプレクサ７８３乃至７９８の出力信号
DTMX０〜１５は局部ISLから転送されるデー
タを反映する。第１４Ｃ図においては、局部ISL
から受取られるアドレス信号に関しては、アドレ
ス８〜１１の信号14001，14101，14201，14301が
マルチプレクサ１５７のターミナル０入力側に与
えられ、アドレス１２，１３，１８，１９の信号
14401，14501，15001，15101はマルチプレクサ１
５８のターミナル０入力側に与えられる。アドレ
ス２０〜３０の信号15301，15401，15501および
15601はマルチプレクサ１６０のターミナル０入
力に与えられる。アドレス１４〜１７の信号
14601，14701，14801および14901は第１４Ｍ図の
マルチプレクサ７３１のターミナル１入力側に与
えられる。出力信号73107，73109，73112，73104
はマルチプレクサ１５９のターミナル０入力側に
与えられる。第１４Ｅ図においては、これは割込
みサイクルではないため、信号42709は論理値零
でマルチプレクサ１５７〜１６０出力が入力を反
映することを可能にする。アドレス入力即ちター
ミナル０はこれが第２半バス・サイクルではない
ため選択され、マルチプレクサ選択信号37806は
論理値零となる。マルチプレクサ１５７〜１６０
の出力はレジスタ５０８と５０９の入力側に接続
される。レジスタ５０７入力アドレス０〜７は直
接このアドレス・バスから受取られ、これは割込
みサイクルでないためリセツト信号42708はハイ
となる。 第１４Ｔ図のマルチプレクサ７８３乃至７９８
のデータ・マルチプレクサ信号DTMX０〜１５
は、第１５Ｇ図のマルチプレクサ５２５，５２
７，５２８のターミナル入力側と第１４Ｗ図のタ
ーミナル０マルチプレクサ７８０に与えられる。
第１４Ｇ図においては、MRQCYR信号86513と
フアイル書込み遠隔信号39310はAND／NORゲ
ート５２４の入力側に与えられる。論理値１の出
力信号52408は、マルチプレクサ５２５，５２６，
５２７のターミナル１入力を選択する。信号
37208はマルチプレクサ５２８のターミナル１入
力を選択する。論理値１のフアイル書込み信号
80701はインバータ３９９の入力側に与えられる。
出力信号39310は論理値零である。第１４Ｗ図の
マルチプレクサ７８０の出力信号78004，78007，
78009，78012は第１４Ｇ図のマルチプレクサ・レ
ジスタ５２６のターミナル１入力側に与えられ
る。 もし遠隔側が読出し操作を行い、フアイル書込
み信号80701が論理値零であれば、従つて信号
39310は論理値１になる。出力信号52408は論理値
零であり、これによりマルチプレクサ・レジスタ
５２５，５２６，５２７，５２８のターミナル０
入力を選択する。選択信号37208は論理値零であ
る。 従つて、第１４Ｊ図においては、16進ロータリ
信号１０１，１０２，１０３から生成された出力
信号は第１４Ｇ図のマルチプレクサ・レジスタ５
２５乃至５２８のターミナル０入力側に反映され
る。 ビツト１０の信号51303はORゲート５１３の
出力側によつて生成される。MRSBIT86606は
ORゲート５１３の入力側に与えられる。第１４
AA図においては、論理値零のFILWRT信号
80701をインバータ８０６の入力側に与える。出
力信号80612はANDゲート８６８の入力側に与え
られる。論理値１のMRQCYR信号86573はAND
ゲート８６６の他の入力側に与えられる。出力信
号86606は読出し操作に対しては論理値１となり、
書込み操作に対しては論理値零となり、これはマ
ルチプレクサ５２７に対する信号51303の入力に
反映される。従つて、読出し操作に対しては、
MY DATAビツト９の信号52615は論理値零に
なる。MY DATAビツト１０の信号52713は論
理値１となり、MY DATAビツト１１の信号
52715は論理値零、MY DATAビツト１２の信
号52814は論理値零、MY DATAビツト１３の
信号52815は論理値零、MY DATAビツト１５
の信号52812は論理値零となる。 第１４Ｄ図においては、クロツク信号76208と
論理値１の信号MRQCYRはAND／NORゲート
２７８の入力側に与えられる。論理値零の100ナ
ノ秒遅延時間出力信号27808はインバータ２７９
の入力側に与えられる。論理値１の出力信号
27908は第１４Ｅ図のレジスタ５０７，５０８，
５０９のクロツク・ターミナルと、第１４Ｇ図の
マルチプレクサ・レジスタ５２５乃至５２８に与
えられる。クロツク信号27908も又Ｄ―フロツプ
２７１をセツトする。第１４Ｖ図においては、
AND／NORゲート５７８に対する入力である
BUS FULL信号27108は、別の遠隔ISLサイクル
が開始することを阻止する。 もし本システム内の全てが正常であり遠隔バス
上で記憶要求サイクルが確認された場合に起り得
ること、又もし確認されねば生じ得る種々の事
柄、もしNAK応答であればこのNAK応答は違
法装置、パリテイ・エラー又は違法記憶のいずれ
かにより生じ得ることについて前に述べた。この
NAKは、記憶自体又は通信バス上の多くのタイ
ム・アウトのどれかによつて生成され得る。通信
バスのロジツクにおいてはバスのタイム・アウト
機能がある。もしこのサイクルが違法装置に与え
られるならば、応答は生じない。５マイクロ秒間
に、違法装置の代りにこのバス上の中央プロセサ
がNAKに応答する。これにより他の通信のため
のバスを解放する。このバス上のCPはこのサイ
クルへの内部トラツプを生成し、ソフトウエア・
サブルーチンを実施する。もし遠隔バス上にCP
がなければ、違法装置の代りにISLがこのNAK
を生じる。NAKの生成方法には２つの方法があ
る。その第１の方法は、ISLがそれ自体のDCNで
ないバス上のDCNを生成するかあるいはこの
DCNを見出すことである。第１４Ｙ図のＤ―フ
ロツプ２６８がセツトされる。DCND６０信号
36008はワン・シヨツト６１２の入力側に与えら
れる。もしこのワン・シヨツト６１２が通信バス
DCNB信号21306によつて７マイクロ秒前にリセ
ツトされなければ、信号61204が生成され、フロ
ツプ２６８に与えられてこれをセツトする。もし
信号36008がフロツプ２６８のCD入力側に与えら
れるならば、これは依然として論理値１である。
第１４Ｈ図において、バス・タイム・アウト信号
26806がORゲート２７４の入力側に与えられる。
論理値零の出力信号27411はＤ―フロツプ４４９
をセツトする。第１４Ｂ図において、出力信号
44909はドライバ／レシーバ２４７の入力側に与
えられることによりBSNAKR信号24901を生成
する。第１４Ｙ図においては、NAK応答を生成
する第２の方法は次の如くである。60ナノ秒遅延
DCN信号36008とMY DATA CYCLE NOW信
号51707を３マイクロ秒ワンシヨツト１００の入
力側に与えた。出力信号10012はＤ―フロツプ５
３５のクロツク入力側に与えられる。CDターミ
ナルに与えられる信号36008は、クロツク信号
10012の３マイクロ秒の終りに論理値１であれば、
フロツプ５３５がセツトする。第１４Ｈ図におい
ては、論理値零におけるMY TIME OUT信号
53508はORゲート２７４の他の入力側に与えら
れ、NAK信号は前述の如く生成される。第１４
Ｉ図においては、前述の如く、遠隔ISLから受取
つたNAK信号24814はレジスタ４１３の入力側
に与えられる。出力信号41307はNANDゲート５
４４の入力側に与えられる。MY MEMORY
RETRY REQUEST REMOTE信号51505は
NANDゲート５４４に与えられ、これにより違
法記憶信号54408を生成する。論理値零の信号
54408は遠隔ISLが時間切らになつたことを表示
する。第１４Ｔ図において、信号54408は違法局
部フロツプ８６９をセツトする。出力信号86905
は違法資源エラーを表示する状況信号である。第
１４Ｘ図においては、信号５４４０８はNORゲ
ート８２４の入力側に与えられる。出力信号
82406は割込みＤ―フロツプ８２３のクロツク入
力側に与えられる。禁止割込み信号82106はフロ
ツプ８２３のCDターミナルに与えられる。信号
82106は下記の如く第１４Ｍ図において生成され
る。データ１０信号34301はレジスタ８５７の入
力側に与えられ、割込み禁止操作のための論理値
１となる。出力信号85715はインバータ８５６の
入力側に与えられる。出力信号85606はNANDゲ
ート８２１の入力側に与えられる。レベル１〜５
信号85702，85705，85707，85710，85712は
NANDゲート８５８の入力側に与えられる。出
力信号85806はNANDゲート８２１の入力側に与
えられる。禁止割込み信号82106はレジスタ８５
７に与えられるデータ５〜１０信号によつて制御
される。もし信号82106が論理値１であり割込み
が禁止されないことを表示すれば、第１４Ｘ図に
おいてはフロツプ８２３がセツトする。出力信号
82309はNANDゲート６０７に与えられる。出力
信号60708は割込みサイクルＤ―フロツプ４２７
のＳ入力側に与えられ、これにより違法資源が見
出される通信バスに割込みを行うISLにおいて割
込みサイクルを生成する。局部ISLも又遠隔ISL
に割込みを行う能力を有する。第１４Ｂ図におい
ては、違法記憶信号54408はドライバ８７０の入
力側に与えられる。出力信号87018は、レシーバ
９１６により信号66137が受取られる遠隔ISLに
対して内部バス上に送出される。出力信号91616
はインバータ８７１の入力側に与えられる。第１
４Ｘ図において、出力信号87112はAND／NOR
ゲート８９５の入力側に与えられる。割込み可能
信号91415はAND／NORゲート８９５の他の入
力側に与えられる。もし出力タイマー命令が論理
値１のデータ・ビツト６で送られるならば、信号
91415は論理値１となる。論理値零の出力信号
89508はフロツプ８９３をセツトする。信号86508
も又ORゲート８２４をして論理値１の信号
82406を生成させて前述の如くフロツプ８２３を
セツトさせる。これ迄の記述は書込み指令が遠隔
記憶に対し送られた操作について説明した。この
遠隔記憶は存在しないか機能せず、従つてISL３
マイクロ秒内部タイマーは満了する。遠隔ISL上
の違法記憶機能はセツトされ、違法記憶表示を遠
隔ISLに対して送る。遠隔ISL上の割込み実施フ
ロツプ８２３と局部ISL上の割込み実施フロツプ
８２３はセツトされた。データ１０〜１５信号は
中央プロセサによつてセツトされて割込みを許容
する。 正規の第２半読出し応答は遠隔ISLバス上で確
認された成功した読出し要求の結果である。最初
に遠隔読出し要求に応答してメモリーにより生成
されるDCNサイクルはISLアドレスを含むISLに
対して送られる。このアドレスは第２半記憶応答
サイクルの間相互通信バス上におかれる。 第１４Ｊ図において、排他的ORゲート３０２
乃至３１０に対するバス・アドレス８〜１６信号
入力はISLアドレス８〜１６信号と比較され、も
しこれ等が論理的に等しければ、排他的OR３０
２乃至３１０は論理値１となり、ANDゲート４
３９の入力側に与えられる。これは記憶読出し操
作であるから、信号24512は論理値１となり、出
力信号43909はフロツプ４４０のCD入力側に与え
られる。タイミング信号36008はクロツク・ター
ミナルに与えられ、ISLアドレス・フロツプ４４
０をセツトする。 第１４―０図において、論理値１の第２半バス
信号25914とアドレス１８信号２０００６は
NANDゲート４７８の入力側に与えられる。論
理値１の信号47808は、この第２半バス・サイク
ルが記憶要求に応答することを表示する。論理値
零の出力信号47808はNORゲート４１１の入力側
に与えられ、これによりフアイル書込み選択２信
号41106を可能にする。ロツク信号24102は論理値
１であるから、フアイル書込み選択１信号40903
は論理値１となる。従つて、データおよびアドレ
ス・フアイルのアドレス場所３が選択される。 第１４Ｎ図において、論理値１の信号40903，
41106および44006はANDゲート５００の入力側
に与えられる。出力信号50008はANDゲート４９
６の入力側に与えられる。これは２倍ブル操作で
はないから、ANDゲート４９６の他の入力側に
与えられる信号21104は論理値１である。出力信
号49611は、記憶応答JKフロツプ４９２のCJ入力
側に与えられる。この書込み可能信号64405は、
後縁部でフロツプ４９２をセツトするクロツク・
ターミナルに与えられる。 １４Ｖ図においては、出力信号49206はNORゲ
ート３５１の入力側に与えられる。出力信号
35106はレジスタ４９０に与えられる。出力信号
49206も又NORゲート６４５の入力側に与えられ
る。出力信号64508はAND／NORゲート３８８
の入力側に与えられる。論理値１の
TRANSFER FULL信号92306はAND／NORゲ
ート３８８の他の入力側に与えられる。前述の如
く、これは局部サイクル・フロツプ４６４とISL
サイクル・フロツプ４４１をセツトする。出力信
号49015はANDゲート４９３の入力側に与えられ
る。２倍サイクル操作信号35206がないため、
ANDゲート４９３に対する他の入力は論理値１
となる。出力信号49303は論理値１となる。記憶
応答サイクルの目的は、遠隔ISLを介する記憶か
らのデータを局部通信バス上のデータを要求する
出所へ戻すことである。従つて、第１４Ｕ図にお
いて、TRANSFER FULL９２３がセツトされ
てISLインターフエース・レジスタをロードす
る。信号4309はインバータ８６７の入力側に与え
られる。出力信号86712はNORゲート７６３の入
力側に与えられる。出力信号76308はフロツプ９
２３のCJ入力側に与えられ、信号76108の立下り
点でフロツプ９２３がセツトする。前述の如く、
ISLインターフエース・レジスタがロードされ、
データは相互通信バスの両端で局部ISLに転送さ
れる。アドレス情報が出所のアドレスと局部ISL
により置換されるため、このアドレス情報はこの
時は重要でないことに注目すべきである。 第１４Ｔ図において、入力割込み制御即ち割込
みサイクル操ではないから、出力信号80101は論
理値零となる。入力状況即ち入力データ操作では
ないから、出力信号78111と78208は論理値零とな
る。従つて、マルチプレクサ７８３乃至７９８の
ターミナル「０」入力が選択される。 第１４―０図において、データ・バス情報がレ
ジスタ３６７および３６８に記憶される。制御情
報はその出力信号が常に使用可能の状態であるレ
ジスタ３９１に記憶される。ANDゲート３６９
の出力はこれが局部サイクル操作であつてマスタ
ー・クリア操作でないため、論理値零になる。信
号47005と46406は論理値零である。従つて、レジ
スタ３６７と３６８の出力信号は第１４Ｆ図のワ
イアドORゲート３３２乃至３４８に与えられ
る。 ワイアドORゲートの出力はこの時記憶応答か
らの第１４―０図のＤフアイル３６４〜３６６，
１７７，６４７，３８９に記憶されたデータを反
映する。従つて、全転送時に第１４Ｔ図のデー
タ・マルチプレクサ７８３〜７９８を経るデータ
は第１４AA図の相互通信バスのレジスタ８４
９，８５１，８５３，８５５に記憶される。ドラ
イバ８４８，８５０，８５２に対する出力信号は
局部ISLにおけるレシーバで反映される。遠隔
ISLからのストローブはこの場合局部ISLをして
遠隔MRSCYRを惹起させる。 第１４Ｕ図において、信号86712はレジスタ８
１３の入力側に与えられる。信号92305が論理値
１の時、出力信号81310は内部バス上におかれ、
第１４AB図において信号81403として局部ISLに
対し送られる。この信号は信号66219として局部
ISLにおいて受取られ、信号81505としてドライ
バ８１５の出力側に反映される。 第１４Ｖ図において、信号81505はNORゲート
２６９の入力側に与えられる。出力信号26912は、
フロツプ４４１と遠隔サイクル・フロツプ５７２
をセツトすることにより局部ISLにおいて遠隔サ
イクルを開始する。 第１４Ｎ図において、論理値零の信号81505と
57206をNANDゲート４９９の入力側に与えられ
る。論理値１の出力信号49901はORゲート４９
５の入力側に与えられる。MYSCYR信号49511
はインバータ４９４の入力側に与えられる。出力
信号49404は論理値零である。 第１４Ｘ図においては、MRSCYR信号49404
は第８図のタイマー１３３の１つである記憶タイ
マー６１１をリセツトする。MRSCYR信号
49404がＤ―フロツプ５０２のCDターミナルに与
えられるため、記憶タイム・アウト信号50509は
論理値零を維持し、信号50508は論理値１を維持
する。 信号49404は第１４Ｇ図のNORゲート３７８の
入力側に与えられる。出力信号37808は第１４Ｄ
図のAND／NORゲート２７８の入力側に与えら
れる。信号76208は論理値１であるサイクル１０
０、タイムにおいては、クロツク・バス信号
27808は論理値零であり、クロツク・バス27908は
論理値１となる。 第１４Ｔ図において遠隔ISLサイクルにおいて
は、前述の如く、選択信号78111および78208は共
に論理値零であることにより、マルチプレクサ７
８３乃至７９８のターミナル０入力を選択する。
これ等のマルチプレクサのデータ出力は、第１４
Ｇ図においてはマルチプレクサ・レジスタ５２５
乃至５２８の入力信号として生じる。クロツク信
号27808はマルチプレクサ・レジスタ５２５乃至
５２８に与えられることによりデータをマルチプ
レクサ・レジスタにクロツクする。信号27908も
又バス満杯フロツプ２７１をセツトして遠隔ISL
からのこれ以上の通信量が局部通信バスに対する
アクセスを得るため局部ISLにおけるISLサイク
ルを惹起することを阻止する。 このデータを要求した出所のアドレスは、第１
４―０図のデータ・フアイルRAM３６４〜３６
６，１７７，３８９および６４７に記憶される。
この場合、場所２が読出される。これは
MRSCYRサイクルであるから、NANDゲート４
０２の信号49014および90704は論理値１であり、
出力読出し選択信号40211は論理値零である。信
号49404はNANDゲート４０３の入力側で論理値
零であり、出力読出し選択２信号40312は論理値
１である。出所アドレスは第１の半分の記憶要求
サイクルにおいて初めから場所２に書込まれてい
たものである。この第２の半サイクルの間、出所
アドレスはRAM３６４〜３６６，３８９，６４
７からレジスタ３６７，３６８，３９１を介して
読出され、第１４Ｅ図においてマルチプレクサ１
５７乃至１６０および前記の如く遠隔サイクルに
おいてレジスタ５０７乃至５０９を経て通信アド
レス・バス上に反映される。 １４Ｎ図においては、MRQフル・フロツプ４
８７が第１の半分の記憶要求サイクルの間セツト
されているから、これ以以上の通信バス・データ
がMRQ RAMの記憶場所に書込まれることを禁
止する。論理値１の信号76208，49511，39006が
AND／NORゲート４８８の入力側に与えられる
ため、フロツプ４８７がリセツトされる。論理値
零の出力信号48808は、その出力信号28306がフロ
ツプ４８７をリセツトするORゲート２８３の入
力側に与えられる。２倍記憶サイクル指令でない
ため、信号39006は論理値１である。データを要
求側の出所に送り戻して読出しサイクル操作を終
了する通信バス・サイクルが生成される。フロツ
プ４８７のリセツテイングにより記憶要経路にこ
れ以上の通信量を許容する。 もし第１の半分の読出し要求に対してNAK応
答があれば、第１４Ｙ図において、局部６マイク
ロ秒のワン・シヨツト６１１がタイム・アウト・
フロツプ５０２をセツトする。第１の半分の要求
は既に疑質されリクエスタが第２の半分の応答を
予期するため、第２の半サイクルが生成されるが
不当なパリテイを有し、訂正不能な記憶読出しイ
ンジケータがセツトする。このため、リクエスタ
に第２の半サイクルにおいて受取られるデータを
使用させず、ある場合には再試行させる。 フロツプ５０２が起立した多数の事象をセツト
する時、信号50209および43705がANDゲート５
０１の入力側に与えられる。このISLは遊休状態
にあるため、信号43705は論理値１である。出力
信号50108はＤ―フロツプ５０５のクロツク・タ
ーミナルに与えられることによりフロツプをセツ
トする。 前記の如く出力信号50509は記憶タイム・アウ
トを表示する状況ビツトである。論理値１の信号
50209および50509はNANDゲート５０３の入力
側に与えられる。出力信号50306はORゲート６
２０の入力側に与えられ、タイム・アウト発生信
号62008を論理値零にさせる。 信号50306が装置５０４によつて反転され、第
１４Ｎ図において、信号50408はORゲート４９
５に与えられる。出力信号49511である
MRSCYRは局部ISLサイクルを生成する。この
サイクルは遠隔記憶の第２の半分の応答である。 第１４Ｖ図において、信号62008はANDゲート
７９９の入力側に与えられる。このため、レシー
バ・フル・フロツプ８７４がゼネレータ可能信号
79911を論理値１に強制することを阻止して、こ
れにより第１４AB図のレシーバ８１５の使用可
能状態を阻止する。このため遠隔ISLサイクルの
開始を阻止する。 第１４Ｖ図においては、論理値零の信号62008
はORゲート４１２に与えられる。出力信号
41206はNORゲート１７６の入力側に与えられ
る。出力信号17612は、局部サイクル・フロツプ
４６４とISLサイクル・サイクル・フロツプ４４
１をセツトするシーケンスを開始する。NORゲ
ート６０８に与えられた信号41206は出力信号
60808を論理値零に強制し、これによりフロツプ
４６４に対するCP入力を論理値１に強制する。
このため、フロツプ４６４がセツトして遠隔サイ
クル・フロツプ５７２がセツトすることを阻止す
ることを保証する。 信号46405はレジスタ４９０のクロツク入力側
に与えられる。しかし、論理値零の信号41206は
ORゲート２８７の入力側に与えられる。出力信
号28708はレジスタ４９０をリセツトして、これ
によりレジスタ４９０に与えられたクロツク信号
46405をオーバーライドする。従つて、局部サイ
クルの機能は全て有効となる。 NAK応答がメモリーから受取られたとして
も、出所に対して応答することは依然必要であ
る。しかし、出所により受取られたデータが無効
であることを出所に対し表示するため、ISLは
「不当パリテイ」状態を生成する。 第１４Ｇ図において、信号62008はインバータ
６２１の入力側に与えられる。論理値１の出力信
号62112はORゲート３４９の入力側に与えられ
る。論理値１のデータ・パリテイ・エラー信号は
レジスタ５２３の入力側に与えられる。クロツク
信号27908が論理値１になる時、データ・パリテ
イ出力信号52302はパリテイ・ゼネレータ５２１
と５２２の入力側に与えられ、これにより偶数の
パリテイを生じる。出力信号34911はORゲート
３９２の入力側に与えられる。出力信号39208は
レジスタ５２３の入力側に与えられる。出力信号
52309は第１４Ｂ図のドライバ２５４に対して与
えられ、BSREDD信号10338として通信バスに伝
送されて訂正不能エラーを表示する。NORゲー
ト３７８の入力側に与えられた信号49404は、第
１４Ｄ図においてAND／NORゲート２７８の入
力側に与えられる使用可能第２半バス・サイクル
信号37806を生成する。AND／NORゲート２７
８の入力側に与えられるサイクル１００信号はク
ロツク・バス信号27808を生成し、これがデータ
およびアドレスを正規のMRSCYRサイクルにお
ける如く通信バス・レジスタにストローブして通
信バス要求を生じる。 再試行要求（RRQCYL）経路は、テストおよ
びロツク、割込みおよび特殊な入出力ロード命令
である独自の機能IOLDを用いて入出力要求記憶
読出しのため使用される。 局部通信バスからの再試行要求命令の受取り
は、ISLに４サイクル迄を生成させることができ
る。この初期サイクルは、局部ISLから遠隔ISL
へ情報を転送するRRQCYLである。RRQCYRサ
イクルは遠隔通信間バス・サイクルを生成する。
出力指令又は割込みの場合、これは命令の完了と
なる。再試行経路は遠隔通信バスから実際の応答
を要求するこれ等命令のため使用されるため、局
部ISLは遠隔通信バスの代りに、第１４Ｂ図のバ
ス待機信号26201に応答する。従つて、実際の応
答は遠隔バスから得られ、比較サイクルの間情報
は要求側出所に送り戻される局部ISLに戻され
る。読出し命令の場合、一たん第１の半分の要求
が遠隔通信バス上に生成されると、局部ISLは記
憶読出し要求における如く遠隔の第２の半分の応
答を待機する。 第１４Ｓ図においては、MRQサイクルにおい
て説明したように、RRQCYLサイクルを開始す
るDCN時間において、RAMがサイクル指定され
る。もしこの指令が記憶読出し、テストおよびセ
ツト・ロツク、又はIOLD指令であれば、この命
令はRAM７０６乃至７１５の出力からの変換デ
ータがレジスタ７１８および７１９にロードされ
ることを必要とする。これ等のレジスタは、イン
バータ７３８の入力であるクロツク記憶信号
73806でクロツクされる。入力信号28106は第１４
Ｉ図においてAND／NORゲート２８１の出力と
して生成される。この入力は信号53910と58405で
ある。従つて、クロツク・パルスは、第１４Ｎ図
のRETRY REQUEST FULLフロツプ５８４が
セツトされる時、データ転送モードにおいて生成
される。これはデータをレジスタ７１８と７１９
にストローブする。このデータ経路は下記の如く
である。 第１４Ｒ図においては、NANDゲート４８１
に対するバス記憶基準信号24414入力が論理値零
であるため、マルチプレクサ４７４と４７５のタ
ーミナルの「１」入力が選択される。又、これは
データ転送モードであるため、信号53911は論理
値零となり従つてマルチプレクサ４７２と４７３
のターミナル０入力が選択される。このため、上
位のデータ・ビツト０と１、および上位のアドレ
ス・ビツト０乃至７が選択される。マルチプレク
サ４７２乃至４７５の出力信号は、第１４Ｓ図の
RAM８６３と７０６乃至７１５におけるアドレ
ス・ターミナルの入力側に与えられる。 第１４Ｒ図において、チヤネル・マスク・アド
レス信号はマルチプレクサ３１３，３１４，３１
５により選択される。マルチプレクサ３１３，３
１４，３１５のターミナル０入力が選択される。
バス・アドレス信号８乃至１７はターミナル０に
与えられる。RAM２７６はこれ等の出力を用い
てアドレス指定され、論理値１のチヤネル・マス
ク・ビツト信号27607はANDゲート５４６の入力
側に与えられる。これはテスト・モードではない
から、機能信号62203は論理値１となる。操作信
号53910と記憶照合クリア信号48112はANDゲー
ト５５０の入力側に与えられる。これは排作機能
であつて記憶基準クリア機能ではないため、両信
号53910と48112は論理値１となり、出力信号
55011は論理値１となる。第１４Ｎ図において、
論理値１の出力信号54608はORゲート３１７の
入力側に与えられる。論理値零の出力信号31704
はNORゲート５６６に与えられて出力信号56608
を論理値１に強制する。 前述の如く、論理値１のフアイル選択信号
40802と41008はANDゲート５８５の入力側に与
えられる。論理値１の信号56608はANDゲート５
８５の入力側に与えられる。これにより書込み可
能信号64405の立上りと同時にフロツプ５８１を
セツトするよう条件化させる。 第１４―０図において、これは第２の半バス・
サイクルではなく、又記憶基準サイクルの信号
2594と2444ではないため、信号25914と24414は論
理値になる。信号56506および47807も又論理値零
である。従つて、第１４―０図のデータおよびア
ドレス・フアイル９２および１０３の場所０が選
択され、書込み可能信号64408が与えられる時局
部通信バス上の情報がRAMに書込まれる。 第１４Ｎ図においては、フロツプ５８４は135
ナノ秒をDCN信号35602により通信バス・サイク
ルにセツトする。第１４Ｙ図において信号58405
はＤ―フロツプ６１５のクロツク入力側に与えら
れる。信号41811はクロツク信号58405の立上り点
においてセツトするフロツプ６１５のCDターミ
ナルに与えられる。出力信号61505はANDゲート
６１４の入力側に与えられる。出力タイマー命令
の間データ・ビツト７によりセツトされるため、
タイマー使用可能信号91410は論理値１になる。
バス・タイマー信号26102は60サイクル・パルス
を与える。 出力信号61402は、G2使用可能および60サイク
ル・パルスをカウントするカウンタ６１９の＋１
ターミナルに与えられる。これについては前に述
べた。 このタイマー・カウンタ６１９を用いて遠隔
ISLに誤動作が生じたことを検出する。もしこの
デテクタが使用されなければ、局部通信バスは待
機モードを維持する。 前述の如く、RRQ2DO信号58109は、第１４Ｕ
図において説明する如く転送フル・タイムにおい
てデータおよびアドレス回線の内容を取る（第１
４Ｎ図）RRQCYLサイクルを生成し、
TRANSFER FULL信号92305はデータおよびア
ドレス回線を局部ISLドライバにクロツクする。
このデータは前述の如く第１４Ｔ図のデータ・マ
ルチプレクサ７８３乃至７９８に行く。 情報の基本的フローについて最初に説明し、基
本的フローとの差異についてはテスト・セツト・
ロツク、割込みおよびIOL操作による記憶読出し
に対して説明する。 第１４Ｕ図においては、RROCYL信号90002が
レジスタ８１３に対して与えられる。出力信号
GENRRQ81367は前述の如く遠隔ISLに送られ
る。 第１４Ｖ図において、遠隔ISLではGENRRO
信号81606がAND／NORゲート５７８の入力側
に与えられる。信号57410と27108はAND／NOR
ゲート５７８に与えられ、この時論理値１とな
る。出力信号57808は論理値零である。 前述の如く、遅延回線３７４は作用可能の状態
になり、出力クロツク信号が発生される。 第１４Ｄ図において、遠隔サイクルに対する論
理値１の遠隔機能信号57410、サイクル100信号
76208、操作信号53910、およびRRQCYR信号
90201がAND／NORゲート２７８に与えられ、
これによりクロツク・バス信号27808および27908
を生成する。クロツク・バス信号27808と27908は
遠隔通信バス・サイクルのためのタイミングを開
始し、前記の如く、このサイクルの間遠隔ISLは
アドレス・バス上に指定された装置をアドレス指
定する。 第１４Ｈ図においては、全て論理値１の禁止信
号42103RRQSET信号58506および比較信号31808
はANDゲート４４７の入力側に与えられる。出
力信号44706はORゲート６２９の入力側に与え
られる。出力信号62906はレジスタ６３１の入力
側に与えられる。出力信号63102はインバータ６
３０の入力側に与えられる。出力信号63006はフ
ロツプ４５２のセツト・ターミナルに与えられ、
これによりフロツプをセツトする。出力信号
45309はドライバ／レシーバ２６３に与えられ、
BSWAIT信号である信号26201を局部通信バス上
におく。局部ISLは、比較サイクルが生成される
迄このように待機応答を生成し続ける。 ６第１４Ｉ図においては、遠隔通信バスACK応
答信号17803、NAK信号2484、又は待機信号
26303がレジスタ４１３に記憶される。出力信号
41303と41306はORゲート４１５に与えられる。
出力信号41511はAND／NORゲート５７０の入
力側に与えられる。MYRRQRサイクルの間、遠
隔通信バス上に要求がおかれた時レジスタ５１５
に記憶された信号51515は論理値１である。出力
信号57008はORゲート２７０の入力側に与えら
れ、これによりバス・クリア信号27006を生成し
て第１４Ｇ図のバス・フル・フロツプ２７１をリ
セツトする。 遠隔応答信号57008は第１４AB図のドライバ
８９４の入力側に与えられる。出力信号89409は
第１４AC図の抵抗バンク６５８に与えられる。
出力信号65802は、ISL内部バス上の伝送のため
のコネクタ６６３に与えられる。信号66237は、
第１４AB図のドライバ７３３に対する入力にお
ける局部ISLで受取られる。出力信号73305は、
遠隔通信バス上に生じたACK／NAK応答信号
73614／73616を局部ISLにおいて記憶する第１４
Ｐ図のレジスタ７６８のクロツク入力に与えられ
る。 信号73614および73616はNANDゲート５７９
の入力側に与えられる。出力信号57913はレジス
タ５６８に与えられる。もしNACK又はACK応
答のいずれも受取られなかつたら、待機応答はレ
ジスタ５６８に記憶される。 第１４Ｉ図においては、遠隔通信バス・サイク
ルにおいては、レジスタ５７７が入力ターミナル
ACK信号17803およびNAK信号24814に与えられ
る。レジスタ４１３も又ACK信号17803とNAK
信号24814を記憶する。レジスタ５７７の出力で
ある遠隔ACK57710と遠隔NAK57707は、第１４
AB図のドライバ９１３の入力側に与えられ、出
力信号91312と91314をこれ等が信号66241と66242
としてドライバ７３６の入力側に与えられる局部
ISLに対して送出する。出力信号73614と73616は
第１４Ｐ図におけるNOR５７９の入力側に与え
られる。もしこれ特信号が論理値零であれば、出
力信号57913は再生されたWAIT応答である論理
値１である。遠隔応答73305が受取られてレジス
タ５６８のＣ入力において論理値１迄立上る時、
３つの遠隔応答信号57913，73614，73616がレジ
スタ５６８に記憶される。この応答信号は局部通
信バス上の要求側の出所に送り戻されねばなら
ず、従つて、第８図のバス・コンパレータ９３を
用いて比較サイクルが生成される。遠隔ストロー
ブ信号89610，QUE2DO信号55604、および
RECEIVER FULL信号87407はANDゲート５４
３に与えられる。この時前記３信号は論理値１で
あるため、出力信号54312は論理値１で、局部
ISLにおいて作用状態のサイクルがないことを示
す。 出力信号54312はORゲート４２０の入力側に
与えられる。使用可能遊休出力信号42011はＤ―
フロツプ４３７のCDターミナルに与えられる。
次のDCNサイクルの間、クロツク信号21510の前
縁はフロツプ４３７をセツトする。 ISL遊休信号43705はANDゲート３１１の入力
側に与えられる。ANDゲート３１１の入力側に
与えられるのは、NO CYCLE信号54312，
TEST REMOTE信号53914およびCOMPARE
ENABLE信号30108であつてこれ等は全て論理値
１である。NORゲート３０１に対して入力され
るREMOTE ANSWER VALID信号56803が論
理値零であるため、OUTPUT COMPARE
ENABLE信号30108は論理値１となる。 出力信号31106は比較較実施Ｄ―フロツプ２９
７のクロツク・ターミナルに与えられてこのフロ
ツプをセツトする。出力信号29709はANDゲート
２９９の入力側に与えられる。全て論理値１の信
号41008，40802，43705もANDゲート２９９の入
力側に与えられる。論理値１の信号41008と40802
は、ＤフアイルのRRQ場所が選択されることを
表示する。出力信号29908はＤフロツプ３１８の
CDターミナルに与えられ、このフロツプは信号
36008によるDCNの開始の60ナノ秒後、およびフ
ロツプ４３７のセツトの60ナノ秒後にセツトされ
る。 比較サイクルの間、局部ISLは第１４―０図に
おいてデータおよびアドレス・フアイルに記憶さ
れた情報を読出し、これを第８図のバス比較コン
パレータ９３を構成する第１４Ｐ図の内部通信バ
スのコンパレータ３８０乃至３９８から受取つた
情報に対して比較する。バス・アドレス信号
BSAD０〜２３はＢ入力ターミナルに与えられ、
アドレス０〜２３信号13201乃至15601はコンパレ
ータ３８４乃至３８６のＡ入力ターミナルに与え
られる。バス・データ信号BSDT０〜１５はＢタ
ーミナルに与えられ、DFIL０〜１５信号はＡタ
ーミナルに与えられる。 出力信号38009，38109，38209，38309，38409，
38509、および38609は、330オームの抵抗１１５
において＋５ボルトで終るワイドORゲート３７
９の入力側に与えられる。もし通信バスから受取
つた情報がISLのＤフアイルとＡフアイルの
RAMに記憶されたものと同じであつたならば、
出力信号37901は論理値零となる。もし２組の情
報が等しくなければ、出力信号37901は論理値零
となり、この情報が元のサイクルを開始した出所
からのものでないこと、あるいは最初に開始され
たものからの異なるサイクルに対する情報である
ことを表示する。 論理値１の信号37901と31808はANDゲート２
７３の入力側に与えられる。出力信号37208はイ
ンバータ２７２に与えられる。論理値零の出力信
号27204は、ANDゲート５４２の入力側に与えら
れる。もしこの比較の結果が等しいことを表示す
れば、出力信号54212は論理値零となる。 第１４Ｈ図においては、論理値１の比較信号は
ANDゲート１７０の入力側に与えられる。又、
ANDゲート１７０の出力側に与えられるのは論
理値１の信号56807と59906である。出力信号
17012はレジスタ６３１に与えられ、135ナノ秒の
DCN信号35809で記憶される。出力信号63112は
NORゲート１３０の入力側に与えられる。論理
値零の出力信号は、前述の如くACK信号を生成
するISL ACKフロツプ４３３をセツトする。 NAKの場合には、信号56815は信号17208およ
び27308と共にNANDゲート１７１において論理
値１となる。ORゲート５２６の論理値零の出力
信号17112は信号53806をレジスタ６３１の入力側
で論理値１にさせる。出力信号63105はＤ―フロ
ツプ４４９のクロツク入力に与えられ、これによ
りISNAKRフロツプをセツトする。出力信号
ISNAKR44909は前述の如く通信バス上に送出さ
れる。ISLがWAIT応答を記憶させるバス等化条
件に対しては、信号56810はAND／NORゲート
１７４の入力側に与えられる。又AND／NORゲ
ート１７４に与えられるのはこの時論理値１の信
号27308および59906である。出力信号17408はイ
ンバータ１７５の入力側に与えられる。出力信号
17506はレジスタ６３１の入力側に与えられる。
出力信号63109はフロツプ４５３のクロツク入力
側に与えられ、これによりフロツプをセツトす
る。この状態がBSWAIT信号を通信バス上にお
く。 もし比較なしとなり、第１４Ｐ図における信号
37901が論理値零であつたならば、信号27308は論
理値零となり、信号27204は論理値１となつて信
号54212を論理値１に強制する。 第１４Ｈ図のAND／NORゲート１７４におい
ては、信号54212，NAK RETRY信号53903、お
よびアドレス信号31910はこの時論理値１である。
従つて、出力信号17408は論理値零となる。この
結果、前述の如くフロツプ４５３がセツトし、
BSWAIT信号は通信バス上に送出される。 もしこれがNAK RETRY又はCPアドレス割
込みであれば、信号53902および32008は論理値１
となり、AND／NORゲート５４１の入力側に与
えられる。論理値１の信号54212がAND／NOR
ゲート５４１の入力側に与えられるから、論理値
１の出力信号54106はNORゲート５３８の入力側
に与えられる。出力信号53806はレジスタ６３１
の入力側に与えられる。出力信号63105はISL
NAKRフロツプ４４９をセツトし、このため通
信バス上にBSNAKR信号を送出する。 書込み指令に対する局部RRQサイクルの終了
は下記の如くである。即ち、遠隔ISLからのACK
応答の場合、第１４Ｈ図の信号56807は論理値１
である。前述の如く、これにより信号17012を論
理値１にセツトし、これがACKを内部通信バス
上の要求側の出所に戻させる。信号17012は論理
値１であり、書込み信号36609は第１４Ｎ図の論
理値１である。AND／ORゲート２８６は出力信
号28608をORゲート２９３の入力側において論
理値零にし、これが更に出力信号29308を論理値
零にさせる。JKフロツプ５８４のＲ入力側の信
号29308はRRQ機能をリセツトし、このため別の
命令のためのRRQ経路を開放する。 第１４AB図においては、読出しのためのACK
応答の場合のACK信号17012はフアイル書込み信
号80504と共にANDゲート７３２に与えられて出
力信号73203を生じる。信号73203は遠隔ISLに対
して戻される。第１４Ｎ図の遠隔ISLにおいて受
取られた信号73309がフロツプ５９３をセツトす
る。フロツプ５９３は第２の半サイクルが局部に
対して送られることを許容する。 順序は又読出し又は書込み命令においてNAK
応答で終了する。第１４Ｈ図において、論理値零
における出力信号17112はORゲート５３６の入
力側に与えられる。出力信号53603は第１４Ｎ図
においてORゲート２９３の入力側に与えられ、
これにより前述の如くフロツプ５８４をリセツト
する。 第１４Ｈ図においては、比較サイクルにおい
て、回答待機信号17508がレジスタ６３１の入力
側に与えられる。第１４Ｎ図の出力信号63109は
Ｄ―フロツプ６３２のクロツク・ターミナルに与
えられる。出力信号63209はNANDゲート５５９
の他の入力側に与えられる。出力信号55906はフ
ロツプ５８１をセツトして前述の如く別の再試行
要求実施サイクルを開始する。 RRQサイクルは、出所に対して応答ACK又は
NAKが送出される迄反復される。 WAITの効果は、この時第１４Ｎ図のフロツ
プ５８４をセツト状態に維持することにより命令
を再試行することである。第１４Ｙ図において
は、リセツト入力信号58406が論理値零であり、
これによりカウンタ６１９を使用可能の状態にす
るが、このカウンタは第８図のタイマーの一部と
状況論理装置１３３からなる。信号61412は60ヘ
ルツのパルスを＋１およびG2ターミナルに与え
る。もしWAIT応答が120ミリ秒以上継続するな
らば、信号61907は論理値１に強制される。この
状態がフロツプ５９９をセツトし、ACKが受取
られないため信号61608は論理値１となる。第１
４Ｈ図においては、論理値零の信号59906はAND
ゲート１７０に与えられる。信号17012は論理値
零であり、これによりACK応答を禁止する。 同様に、信号59906はORゲート１７２の入力
側に与えられる。論理値零の出力信号17208は
NANDゲート１７１の入力側に与えられる。論
理値１の出力信号17112はNAK信号を禁止する。
AND／ORゲート１７４の信号59906は待機応答
を禁止し、従つて全く応答がない。この結果局部
ISLバス上のタイム・アウトを生じて局部の中央
プロセサに対してそのチヤネル番号に対し使用可
能な資源がないことを信号する。このアドレスに
対しISLが構成されていてもタイム・アウトが生
じ得、ソフトウエアは、この時何故装置が不作用
状態にあるか、あるいはこれ等がRRQCYRサイ
クルに対する応答を受取つたエラーの如きを最初
に生成するには不適正なISLを構成したかどうか
について調査しなければならなくなる。第１４Ｇ
図のゲート５２４に関しては、RRQCYRサイク
ルが生成された時、信号39310は読出し要求であ
つたため論理値１である。出力信号52408は論理
値零であり、これによりデータ・マルチプレク
サ・レジスタ５２５乃至５２８に対するISLアド
レス入力を選択する。又、これが割込みサイクル
又は記憶読出し要求サイクルでないため、デー
タ・ビツト１０の信号51303は論理値零である。
外部装置から応答サイクルが受取られる時、デー
タ・ビツト１０は論理値零のアドレス・ビツト１
８として受取られる。これは、第１４―０図のゲ
ート４７８の出力信号47808を論理値１に強制す
る。 第１４―０図において、第２半バス・サイクル
が受取られると、信号25914は論理値１となる。
バス・ロツクはセツトされず、従つて信号24102
は論理値１となり、従つてフアイル書込み選択１
信号40903は論理値１である。信号47603，56506，
47808は論理値１であり、従つてフアイル書込み
選択２信号41106は論理値零である。従つて、情
報は、第８図のフアイル・レジスタ９２および１
０３である第１４―０図のアドレスおよびデー
タ・フアイルの再試行応答場所である記憶場所１
に書込まれる。 第１４Ｎ図において、論理値１の信号41008，
40903，44006はANDゲート５９８の入力側に与
えられる。論理値１の出力値59808はJKフロツプ
５９５のCJターミナルに与えられ、書込みバス
使用可能信号64405はクロツク入力に与えられ、
これによりフロツプをセツトする。局部ISLが
ACK応答をこの遠隔ISLに戻す時、クロツク信号
73309は前述の如く論理値１に強制されるため、
再試行応答可能フロツプ５９３がセツトされる。
信号59509と59305はNANDゲート４８７に与え
られる。出力信号58703はインバータ58810に与え
られる。 第８図のサイクル発生器１４６を示す第１４Ｖ
図において、信号58703はNORゲート６４５の入
力側に与えられる。出力信号64508はAND／
NORゲート３８８の入力側に与えられる。論理
値１の信号92306は他の入力側に与えられる。論
理値零の出力信号38808は、前述の如くフロツプ
４６４と４４１をセツトすることにより局部サイ
クルおよびISLサイクルを生成する。信号58810
はレジスタ４９０にストローブされる。出力信号
49007はANDゲート５９０の入力側に与えられ、
これによりRRSCYLサイクル信号59012を生成す
る。 次にISLサイクルが前述の如く遅延回線３７４
からタイミング信号を生成する。データ経路は記
憶応答サイクルに対するものと同じである。遠隔
サイクルにおける如きデータは、第１４Ｕ図の転
送フル・フロツプ９２３がセツトされる時に局部
ISLに送り戻される。 信号59012はNORゲート９０９の入力側に与え
られる。出力信号90910はレジスタ８１３の入力
側に与えられる。生成RRS信号81315は局部ISL
に送られる。 信号66221は第１４AB図のドライバ８１５に
より受取られる。出力信号81503は前述の如く局
部ISLにおける遠隔サイクルを開始する。このデ
ータ経路は前述の如くMRSサイクル遠隔ISLの
経路と同一である。 第１４Ｎ図における局部ISLにおいて、RRQフ
ル・フロツプ５８４が下記の如くリセツトされ
る。信号59211と76208はAND／ORゲート２８６
の入力側に与えられる。論理値零の出力信号
28606はORゲート２９３の入力側に与えられる。
出力信号29308はフロツプ５８４をリセツトする。 遠隔ISLにおいて、第１４Ｎ図でRRSCYLサイ
クルが生じつゝある時、RRSフル・フロツプ５
９５とRRS ENABLフロツプ５９３はリセツト
される。信号59012と32712はNANDゲート５９
６の入力側に与えられる。論理値零の出力信号
59603はORゲート２９４の入力側に与えられる。
出力信号29411はフロツプ５９３と５９５をリセ
ツトする。 第１４Ｙ図において、読出の場合局部ISLのフ
ロツプ６１６はACKが受取られるためセツトさ
れ、これにより信号56807を論理値１に強制する。
信号27308は等化比較サイクルの後論理値１とな
る。論理値零の信号61608はフロツプ５９９のCD
ターミナルに与えられ、これによりフロツプがセ
ツトされることを阻止する。信号58406が論理値
１の時タイマー・カウンタ６１９がリセツトされ
る。 読出しサイクルに対する要求の肯定応答が受取
られた後の読出し操作において、ISLは約240ミ
リ秒間待機する。カウンタ６１９の出力信号
61912はインバータ６１８に与えられる。入力信
号61808はＤ―フロツプ４５６のクロツク・ター
ミナルに与えられ、これによりフロツプをセツト
する。論理値１の出力信号45605はANDゲート４
５５の入力側に与えられる。 前述の如くISLが遊休状態になると、論理値１
の信号はANDゲート４５５の他の入力側に与え
られる。出力信号45511はフロツプ４５９をセツ
トする。出力信号45909はＩ／Ｏタイマー状況ビ
ツトである。 信号45909と45606はANDゲート４５７の入力
側に与えられる。出力信号45711はインバータ４
５８に与えられる。出力信号45711はORゲート
６２０の入力側に与えられる。論理値零の信号
62008は、第８図のタイマーおよび状況論理装置
のタイム・アウト・ゼネレータ信号である。この
信号の機能は前述の如くパリテイ・エラーをシミ
ユレートすることである。 第１４Ｎ図において、信号46108はダミー
RRSCYRサイクル信号59211を生成するORゲー
ト５９２の入力側に与えられる。 前記シーケンスは第１４Ｙ図のタイム・アウト
カウンタ６１９を経て生成される。RRQフル・
フロツプがリセツトされた時順位の正規が終了が
このカウンタをリセツトすることになる。フロツ
プ６１５は信号29308によりリセツトされる。論
理値零のANDゲート６１４の入力側の信号61505
は60ヘルツのタイミング・パルス26102を禁止す
る。 RRSCYR信号59211およびエンド・パルス信号
37712はANDゲート５９４の入力側に与えられ
る。出力信号59406はNORゲート４３２の入力側
に与られる。出力信号43201はフロツプ４５６を
リセツトする。タイマー・ビツトをリセツトする
出力クリア命令が発される迄フロツプ４５９はリ
セツトしない。 IOLDは２つのサイクルを要求する入出力指令
である。第１のサイクル（RRQCYL）は局部
ISLにあり、第２のサイクル（RRQCYR）は遠
隔ISLにある。IOLD指令は、記憶アドレス・デ
ータがアドレスおよびデータの両フイールドの一
部となる方法において独自である。このIOLD指
令の第１の部分は出力レジスタ部分である。アド
レス０〜７信号は、DMA操作の間コントローラ
により使用される記憶アドレスを表示する。残り
のアドレス８〜２３信号はデータ０〜１５信号で
ある。IOLD指令の第２の部分は他のＩ／Ｏ指令
と同一である。 第１４Ｓ図においては、前述の如く、DCNサ
イクルの間、第８図の記憶アドレス変換RAM１
２５からなる記憶変換RAM７０６乃至７１５は
第８図の記憶照合レジスタ１２６を有する記憶照
合レジスタ７１６と７１７にロードされ、デー
タ・フアイルに対する標準的Ｉ／Ｏ指令のローデ
イングの間、これは再試行経路命令となる。記憶
変換ビツトは、レジスタ７１６と７１７ではなく
第８図のIOLDレジスタ１２７を構成するIOLD
レジスタ７１８と７１９にロードされることを見
出す。信号73806はこの選択を実施する。第１４
Ｉ図においては、論理値１の信号53910と57405は
ANDされた入力２８１を有するORゲートの入力
側に与えられる。出力信号28106は第１４Ｓ図の
インバータ７３８に与えられる。出力信号73806
はレジスタ７１８と７１９のクロツク・ターミナ
ルに与えられ、これにより記憶変換RAM７０６
乃至７１５からのデータを各レジスタへクロツク
する。第１４―０図のデータおよびアドレス
RAMのローデイングに続くRRQCYLサイクル
の間、レジスタ７１８と７１９の使用可能ターミ
ナルに与えられた信号48603は論理値零となり、
これによりレジスタ７１８と７１９の出力を可能
にする。 又、第１４Ｌ図においては、局部RRQCYLサ
イクルの間、アドレス１８，１９，２１，２２の
信号および信号64706はNANDゲート８２９の入
力側に与えられる。入力が全て論理値零である
時、論理値１の出力信号82906は、信号58306が論
理値１であるANDゲート８２８の入力側に与え
られる。出力信号82803はANDゲート８２７の入
力側に与えられる。アドレス２０と２３の信号
15301と15601はANDゲート８２７の入力側に与
えられ、もしこれ等が論理値１であれば、論理値
１の出力信号82706がインバータ８２６の入力側
に与えられる。論理値零の出力信号82610は、16
進数９がアドレス２０乃至２３の信号15301，
15401，15501，15601により表示されることを示
す。 第８図の記憶アドレス・マルチプレクサ１００
を示す第１４Ｒ図において、記憶照合信号24414
と、マスター・クリア信号47006と、操作信号
53910はNANDゲート４８１の入力側に与えられ
る。信号24414が論理値零であるため、マルチプ
レクサ４７４と４７５の選択入力は論理値１とな
る。 セレクタ信号53911は論理値零であり、これに
よりマルチプレクサ４７４と４７５のターミナル
１入力を選択する。従つて、BSDT０および１の
信号18905と19010はアドレス８と９の信号47507
と47409として選択される。BSAD０〜７はマル
チプレクサ４７２と４７３のターミナル０入力側
に与えられ、アドレス０〜７の信号47212，
47209，47207，47204，47312，47307，47304とし
て選択される。 第１４Ｓ図において、アドレス０〜９信号が記
憶変換RAM７０６乃至７１５のアドレス選択タ
ーミナルに与えられる。データ６〜１５の信号
33901乃至34801は入力ターミナルに与えられ、構
成の間指定されたアドレスにおけるRAM７０６
乃至７１５に書込まれる。出力信号70607乃至
71507はIOLDレジスタ７１８と７１９の入力側
に与えられる。 第１４Ｔ図において、信号82706はマルチプレ
クサ９３０の選択ターミナルに与えられ、これに
よりアドレス変換８および９の信号72801と72901
を選択する。 第１４Ｚ図においては、論理値零のIOLD信号
82610はORゲート９１１の入力側に与えられた。
出力信号91108はマルチプレクサ８３２と８３５
の選択ターミナルに与えられ、これによりターミ
ナル０入力を選択する。アドレス・トランスレー
タ０〜７信号72001乃至72701はアドレス変換
RAMの残りの８ビツトである。このサイクルの
残りは他の操作用入力指令と同一である。このデ
ータは遠隔ISLに転送され、標準データおよびア
ドレス経路に従つて情報を遠隔通信バスに与え
る。 RRQCYLにおける次の独自の経路即ち再試行
経路は記憶テストおよびセツト・ロツク命令であ
り、このテストおよびセツト・ロツクは前記再試
行経路を経る１つの記憶照合命令である。これに
対する理由は記憶テストおよびセツト・ロツク
で、通信バス上のメモリー・ボード上のビツトを
テストする。このビツトは、これが命令が実行可
能かどうかを知る前にテストされねばならない。
仮に本システムが各記憶場所を読出すように構成
されていても、ロツク・ビツトがセツトされるか
どうかは知られる。適正な応答が生成され、同様
な方法でＩ／Ｏ出力命令に戻される。これは記憶
命令であるため、適正な記憶アドレス指定および
情報の適正なフアイル場所への書込みのための記
憶変換経路を必要とする。 フアイル書込み選択ロジツクに対する第１４―
０図において、テストおよびセツトは独自の機能
を通信バス上にセツトさせる。即ちBSLOCK機
能である。これは記憶照合およびBSLOCK命令
である。又、これは第２の半バス・サイクルでは
ない。信号25914は論理値零であり、信号24102は
論理値零であり、信号24414は論理値１である。
これは情報経路のためのフアイル場所０を選択す
る。 第１４Ｉ図において、信号62606と86307は
ANDゲート５４８の入力側に与えられる。信号
86307は、第８図のRAM１２５を構成する第１
４Ｓ図の記憶RAM８６３から読出された記憶的
中ビツトである。信号62606はテスト操作信号で
ある。出力信号54808は第１４Ｎ図のNANDゲー
ト４８０の入力側に与えられる。論理値１の信号
24414はNANDゲート４８０の他の入力側に与え
られる。出力信号56608はNORゲート５６６の入
力側に与えられる。出力信号56608はANDゲート
５８５の入力側に与えられる、信号40802と41008
は論理値１である。出力信号58506は、クロツク
信号64405が論理値零になる時フロツプ５８１を
セツトするよう条件付けて、これによりテストお
よびセツト命令のためのRRQCYLサイクルを開
始する。前のRRQサイクルにおける如く、第８
図の記憶変換RAM１２５に共有された記憶変換
データは前述の如くレジスタ７１８と７１９にロ
ードされねばならない。テストおよびセツト命令
は、IOLD命令におけると同じ方法で第１４Ｚ図
の局部マルチプレクサ・レジスタに対してデータ
を転送しなければならない。 第１４Ｚ図においては、これがRRQCYLサイ
クルであり記憶照合命令であるため、信号58306
と64706は論理値１となる。この信号はNORゲー
ト８７３の入力側に与えられる。論理値零の出力
信号87311はORゲート９１１に与えられる。論
理値零の出力信号91103は、ISLインターフエー
ス・マルチプレクサ・レジスタ８３２と８３５の
選択ターミナルに与えられ、これによりアドレス
変換信号72001乃至72701を選択する。信号87311
はORゲート９１２の入力側に与えられ、これに
よりアドレス変換信号72801と72901と、記憶照合
信号64706とフアイル・バイト38910を選択する。
この命令のデータ部分は正規のデータ経路を経て
トランスミツタ・レジスタおよびドライバに送ら
れる。アドレス・ビツトの残りは標準アドレス・
バス即ち内部アドレス・バス経路から来る。遠隔
ISLにおいて後に続く遠隔サイクルの間、遠隔
ISLバス上にセツトされねばならない少数の特殊
制御回線がある。 第１４Ｇ図において、論理値１として局部ISL
に生成されたフアイル・ロツク信号80401はOR
ゲート４６６の入力側に与えられる。出力信号
46603はANDゲート４４３の入力側に与えられ
る。これはテスト・モードでないため、論理値１
の信号53906はANDゲート４４３の入力側に与え
られる。出力信号44311はレジスタ５２３の入力
側に与えられる。バス・ロツク機能はメモリー内
のテストおよびセツト・ビツトを読出すためのキ
ーである。このビツトはバス・ロツクのONによ
りテストされる。このビツトがテストされ、もし
これがメモリーにおいて既にセツトされていた
ら、この時使用不能であつてNAK応答が与えら
れ、これにより命令を終了する。この応答はソフ
トウエアによる使用のため局部ISLに送り戻され
る。もしこのビツトがセツトされなければ、この
命令の結果としてセツトされ、ACK応答が局部
ISLに対して戻され、特殊なタイプの命令が実行
されることになる。 ISLの作用に影響を及ぼさないある事象が実施
される種々のタイプのセツトおよびテスト命令が
ある。このテストおよびセツト命令が他の通信に
よる使用中の状態のメモリー又は再生サイクルに
おけるメモリーのためWAIT応答を受取る場合
がある。第１４Ｉ図において、遠隔サイクルから
得た待機応答信号26303は前述の如くレジスタ４
１３にロードされることになる。出力信号41310
は第１４Ｄ図のNANDゲート３２８の入力側に
与えられる。論理値１の信号52305と51515は
ANDゲート６０２の入力側に与えられる。出力
信号60203はORゲート６３３の入力側に与えら
れる。出力信号63303はNOR３２８の他の入力側
に与えられる。出力信号32806は、クロツク・タ
ーミナルに与えられ、要求再試行Ｄ―フロツプを
セツトする。出力信号はORゲート５６２の入力
側に与えられ、これにより通信バス要求サイクル
を開始する。 コントローラから遠隔バス上の中央プロセサに
対し開始される割込みは下記の如くRRQCYL再
試行経路を制御する。この割込みは標準的なＩ／
Ｏ出力指令である。この割込みは、ISL内の再試
行経路を既に用いるものよりも高い優先順位装置
から割込みが開始され得ると云う事実のため、特
殊な注意を要するISLを通過する命令である。従
つて、もしこの経路が使用中であれば、情報は割
込みが処理される前に処理されねばならない。従
つて、この割込みは、ACK，NAK又は待機がバ
ス上に送出される時DCNサイクルに対する135ナ
ノ秒の応答時間において検出されこれに応答され
ねばならない。 第１４Ｍ図においては、信号BSAD８〜１２が
NANDゲート２７７の入力側に与えられる。こ
の出力信号19504は出力信号27705と同様にAND
ゲート３２１の入力側に与えられる。これは記憶
照合命令ではないため信号24414は論理値１にな
る。もしアドレス・ビツトBSAD０８〜１３が論
理値零でありれば、ANDゲート３２１の出力は
論理値１となる。信号32106はANDゲート３２０
の入力側に与えられる。操作チヤネル・マスク信
号54608はANDゲート３２０の入力側に与えられ
る。信号54608は第１４Ｒ図のANDゲート５４６
の出力である。論理値１のRAM２７６の出力、
即ち信号27607はANDゲート５４６の入力側に与
えられる。 第１４Ｍ図において、出力信号32008は、DCN
１３５の時間におけるRRQ FULL信号58408の
立上りでセツトされる。このフロツプのセツト
は、割込みがISLによつて受込れられることを示
す。もしこの時第１４Ｈ図において比較操作がな
かつたなら、論理値１の信号54212がANDゲート
４２２の入力側に与えられる。信号32008は、
ANDゲート４２２の他の入力側に与えられる。
出力信号42203はレジスタ６３１の入力側に与え
られる。信号54212と32008もAND／NORゲート
５４１の入力側に与えられる。出力信号54106は
NORゲート５３８の入力側に与えられる。出力
信号53806はレジスタ６３１の入力側に与えられ、
前述の如く通信バス上に送出されるNAK応答を
惹起する。又、信号63119のNAK割込み機能は
インバータ５３７の入力側に与えられる。第１４
Ｘ図において、論理値零の出力信号53702はＤ―
フロツプ４２９のＳターミナルに与えられ、これ
によりフロツプ４２９をセツトする。出力信号
42905はANDゲート３９５の入力側に与えられ
る。RRQ FULL信号58406は他の入力側に与え
られ、この経路が使用中状態でなくなつた時信号
58406が論理値１にセツトされる。出力信号39503
はワン・シヨツト４５１の入力側に与えられる。
出力信号45113は第１４Ｂ図のドライバ／レシー
バ２５８の入力側に与えられ、これが30ナノ秒
BSRINT信号10406を通信バス上において、この
ISLに対する割込みを再提示するNAK応答を受
取つた出所に対してこの時経路が使用中でないこ
とを表示する。もし割込みのための経路が使用中
でなければ、この出所に戻る応答は前述の如く
BSWAIT応答であつたことになる。BSWAIT信
号は出所をして非待機応答を受取る迄その指令を
出し続けさせる。その間割込みは遠隔ISLにおい
て処理される。 第１４Ｍ図においては、CP割込み信号32106又
はバス書込み信号26510がNORゲート６４０の入
力側に与えられる。出力信号64013はインバータ
６４１の入力側に与えられる。出力信号64104は、
フアイル書込み機能として第１４―０図のRAM
３６６の入力側に与えられる。 第１４Ｗ図においては、CP行先アドレス・マ
ルチプレクサ７４９のターミナル０入力が選択さ
れる。従つて、アドレス１４〜１７の信号14601
乃至14901が選択される。CPチヤネル・アドレス
信号74912，74909，74907および74904がRAM７
５４のアドレス選択ターミナルに与えられる。
RAM７５４は、ISLがISL構成モードにあつた時
構成指令により前にロードされた中央処理装置に
対する変換アドレスを記憶する。 第１４Ｚ図においては、出力信号75411，
75409，75407，75405がマルチプレクサ８４０の
ターミナル０に与えられる。論理値１の信号
43008と58306がNANDゲート９１０の入力側に
与えられる。論理値零の出力選択信号91003がマ
ルチプレクサ・レジスタ８４０のターミナル０入
力を選択する。出力信号84015，84014，84013，
84012は、これから遠隔ISLに対して送出される
第８図のISLインターフエース・ドライバ１１５
であるドライバ８３９および８４１の入力側に与
えられる。これ等の信号は、最初ISLをロードし
た中央処理装置のアドレスを表示する。 第１４Ｍ図においては、信号91003はNANDゲ
ート９０４の入力側に与えられる。データ２信号
33501はNANDゲート９０４の他の入力側に与え
られる。又、データ０，１、および３〜５の信号
33401乃至33801はNANDゲート９０３の入力側
に与えられる。データ・ビツト０〜５、即ち第８
図のデータ・バス１１７は論理値零で、別の中央
プロセサに割込みを行う１つの中央プロセサを表
示する。 論理値１の出力信号90305と90413はANDゲー
ト７５５の入力側に与えられる。信号58306も
ANDゲート７５５の入力側に与えられる。論理
値がハイの出力信号75506はORゲート９２７の
入力側に与えられる。出力信号92711は第１４
AA図のレジスタ８４５の入力側に与えられる。
出力信号84505は第１４AB図のドライバ８４４
の入力側に与えられる。出力信号84407はISLイ
ンターフエース・バスに対し信号８４４０７とし
て与えられ、遠隔ISLにおけるドライバ８０３の
入力信号66244として受取られる。出力信号80303
は第１４AA図のワイヤドORゲート９２６に対
して与えられる。 第１４Ｗ図においては、出力信号92601はＤ―
フロツプ９２５のCDターミナルに対して与えら
れる。遠隔ISLにおけるRRQCYRサイクルの間、
論理値１の信号90201はANDゲート８９９の入力
側に与えられる。サイクル１００の時間におい
て、信号76208は論理値１となり、ANDゲート８
９９の他の入力側に与えられる。出力信号89911
はＤ―フロツプ９２５のクロツク・ターミナルに
与えられる。フロツプ９２５は次のRRQCYRサ
イクル迄セツトされる。機能フロツプ９２５につ
いては前に述べた。 データ６〜９の信号33901乃至34201は、第８図
のCPU出所アドレス・レジスタ１３６を構成す
るマルチプレクサ７５６のターミナル１入力側に
与えられる。マルチプレクサ７５６の選択ターミ
ナルに与えられた信号53910が論理値１であるた
め、これ等の入力が選択される。出力信号75604，
75607，75609，75612はCPU出所変換RAM７５
７のアドレス・ターミナルに与えられ、この
RAMは、適正なCPU出所アドレス即ち第８図の
RAM１１３を選択するための変換情報を記憶す
る。 論理値１である信号92601は第８図のデータマ
ルチプレクサ１３７であるデータ・マルチプレク
サ７８０の選択ターミナルに与えられ、これによ
りCPU出所変換信号75705，75707，75709，
75711を選択する。 第１４Ｇ図において、信号90201と39310は
AND／NORゲート２５４の入力側に与えられ
る。前述の如く、フアイル書込み信号80701は論
理値１であつたため、インバータ出力信号39310
は論理値零となる。従つて、出力信号52408は、
第８図のデータ・マルチプレクサ／レジスタ１３
８であるバス・データ・マルチプレクサ・レジス
タ５２６のターミナル１入力を選択し、これによ
りデータ６〜９の信号78007，78004，78009，
78012を選択する。RRQCYRサイクルにおいて、
前述の如く他のマルチプレクサの出力と共に、マ
ルチプレクサ５２６の出力信号は通信バス上に反
映され、これにより割込み指令を終了する。 第１４Ｅ図において、第８図のアドレス・マル
チプレクサ・レジスタ１１１であるアドレス・マ
ルチプレクサ５０７乃至５０９は、局部ISLから
送られた時このアドレスを記憶する。第１４Ｇ図
において、データ・マルチプレクサ信号はマルチ
プレクサ・レジスタ５２５，５２７，５２８のタ
ーミナル１入力側に与えられる。前述の如く、書
込み操作中、データ６〜９の信号はデータ・マル
チプレクサ・レジスタ５２６のターミナル１入力
側に与えられる。 読出し操作の間、データ・マルチプレクサ・レ
ジスタ５２５，５２６，５２７のターミナル０入
力はこのISLのISLチヤネル・アドレスを選択す
る。これ等は第１４Ｊ図の16進ロータリ・スイツ
チ１０１乃至１０３からの信号である。前述の如
く、MYDAT１０信号51303は、読出し操作に対
しては論理値１、書込み操作に対しては論理値零
となる。 第１４Ｄ図においては、論理値１の信号57410，
76208，53910，90201はAND／NORゲート２７
８の入力側に与えられ、これによりクロツク信号
27808と27908を生成する。信号27908はアドレス
１〜３１の信号を第１４Ｅ図のレジスタ５０７，
５０８，５０９にクロツクし、データ０〜１５信
号をマルチプレクサ・レジスタ５２５乃至５２８
にクロツクし、信号27908も又バス・フル・フロ
ツプ２７１をセツトし、これにより別の遠隔ISL
を禁止する。 ISLを経由する出力および入力割込み制御命令
は、CPアドレスの特殊な変換が生じ得るように
検出される。それぞれ機能コード03と02である出
力／入力割込み制御の検出は第１４Ｍ図に見出さ
れるが、こゝでは割込み制御入出力命令の間
ANDゲート８１１が論理値零のアドレス１８〜
２１信号を検出する。これは記憶照合サイクルで
はないから、信号64706は論理値零である。論理
値１の出力信号81105はANDゲート８１０の入力
側に与えられる。信号53910は論理値１であり、
アドレス２２信号15501は論理値１である。出力
信号81012は機能コードの16進数02と03に対して
論理値１となる。信号81012はORゲート９２７
の一入力で、これはRRQCYLサイクルの間デー
タおよびアドレス情報と共に遠隔ISLに対して送
られる変換信号92711を生成する。出力割込み命
令に対しては、RRQCYLサイクルが他の出力命
令と同一であり、アドレスおよびデータは同じ経
路をとることになる。唯一の差は遠隔ISLに対し
て送出される変換信号92711であろう。RRQCYL
サイクルの実行中遠隔ISLにおいて、データは、
データ６〜９の信号33901乃至34201に対する若干
異なる経路をとる。 第１４Ｗ図においては、マルチプレクサ７５６
の出力であるCP出所アドレス０〜３の信号
75604，75607，75609，75612があり、これ等は
CP変換データを記憶するRAM７５７をアドレス
指定する。前述の如く、RAM７５７の出力信号
は信号92601の論理値１の状態の故にマルチプレ
クサ７８０により選択される。 出力信号78004，78007，78009，78012は第１４
Ｇ図のマルチプレクサ５２６のターミナル「１」
入力に与えられる。出力情報は、どの中央プロセ
サを割込みさせるかをコントローラが知ることを
可能にする変換されたCPアドレスを含む。もし
中央プロセサがISL内で構成されると、このISL
はCP割込みを生じる時そのエージエントとして
作用する。入力割込み制御命令に対して、
RRQCYLサイクルは局部ISLにおいて選択され、
これに続いて遠隔ISLにおけるRRQCYRサイク
ルが選択される。 第１４Ｗ図においては、前述の如く、遠隔ISL
におけるRRQCYRサイクルの間フロツプ９２５
がセツトされ、これによりANDゲート９２８の
入力側に与えられる機能変換信号92505を生成す
る。RRQCYRの間、前述の如く第１の半分の要
求が遠隔通信バス上に送られる。コントローラが
第２の半分の応答を送出すると、この遠隔ISL装
置はRRSCYLサイクルを生成する。出力信号
92806は論理値１であり、これによりマルチプレ
クサ７４９に対するターミナル「１」入力を選択
する。変換信号92601のセツトなしのRRQCYR
サイクルの生成迄フロツプ９２５はセツトの状態
を維持する。しかし、１つの入力指令の場合に応
答がある迄この状態は生じない。マルチプレクサ
７４９の出力信号はRAM７５４をアドレス指定
する。RAM７５４のデータ内容はRAM７５７
の逆の変換を保持し、その結果出力割込み制御の
元のデータが中央プロセサに戻される。 第１４AA図においては、出力信号92306はマ
ルチプレクサ・レジスタ８５１および８５３のタ
ーミナル「１」入力を選択する。マルチプレクサ
８５１はCP行先０および１の信号75411および
75409を選択する。これ等の信号はデータ６の出
力信号85114とデータ７の出力信号85113に与えら
れる。マルチプレクサ・レジスタ８５３は、デー
タ８および９の出力信号85312および85313に与え
られるCP行先２，３信号75407および75405を選
択する。又、データ・マルチプレクサ４，５，１
０，１１の信号78707，78809，79307，79409はマ
ルチプレクサ・レジスタ８５１および８５３の入
力側に与えられる。マルチプレクサ・レジスタ８
５１および８５３の出力はドライバに与えられ、
出力割込み制御命令が出された時出所CPから送
られたデータの残部を含む局部ISLに戻される。
従つて、ISLにおいては、その結果の通信バス・
サイクルはデータを入力割込み制御命令のリクエ
ストに与える。 システムのメモリーは、メモリーのスル―プツ
トを増大するため単一の記憶要求に対する２つの
第２の半分の応答（２データ・ワード）を送出す
るよう構成される。第１のワードは最初の第２半
通信バス・サイクルの間論理値零の２倍ブル信号
10404で発される。約300ナノ秒後、２番目の第２
半サイクルが発され信号10404は論理値１となる。 第１４Ｎ図においては、前述の如く、論理値１
の信号40903と41106がANDゲート５００に送ら
れる。信号44006も又論理値１となる。出力信号
50008はNANDゲート３７３の入力側に与えられ
る。バスの２倍ブル信号21006はNANDゲート３
７３の別の入力側に与えられる。論理値１の書込
みバス可能信号64405はNANDゲート３７３の別
の入力側に与えられる。論理値零の出力信号
37308はＤ―フロツプ３５２をセツトする。 第１４Ｖ図においては、論理値零の出力信号
35206はNORゲート３５１の入力側に与えられ
る。出力信号35106はレジスタ４９０の入力側に
与えられる。出力信号49014と49015は記憶応答
MRSCYCサイクルを規定する。信号35205と
35380はAND／NORゲート３８８の入力側に与
えられる。信号35308はこの時論理値１であるか
ら、論理値零の出力信号38808は前述の如くセツ
トされることによりISLおよび局部サイクルを生
成する。 第１４Ｎ図においては、論理値１の信号35502
および49015はANDゲート３５４の入力側に与え
られる。CDターミナルに与えられた信号35205は
論理値１であるため、信号35411の立上り点にお
いてセツトされるＤ―フロツプ３５３のクロツ
ク・ターミナルに対して出力信号35411が与えら
れる。もしTRANSFER FULL信号64602が通常
の場合である論理値零であるならば、フロツプ３
５３のセツテイングがフロツプ３５２をリセツト
させる。 第１４―０図において、信号35308がレジスタ
３６７，３６８，３９１のクロツク・ターミナル
ルに対して与えられ、これにより前述の如く
RAM３６４，３６５，３６６，１７７，６４
７，３８９のデータおよび制御出力信号を記憶す
る。データは第１の記憶応答サイクルに対するレ
ジスタ３６７，３６８，３９１にラツチされ、こ
のサイクルがRAM３６４〜３６６，１７７，６
４７，３８９の記憶応答場所を第２の記憶応答サ
イクルのため開放する。 第１４Ｎ図において、第１のMRSCYLサイク
ルの間、論理数１の信号49303と37712がNAND
ゲート３７５の入力側に与えられる。論理値零の
出力信号37511がORゲート３５０の入力側に与
えられる。出力信号35008はフロツプ３５３のリ
セツト・ターミナルに与えられ、これによりこの
２倍応答の第１のMRSCYLサイクルの終りにお
いてフロツプをリセツトする。第２の記憶応答サ
イクルの間、出力信号50008は依然として論理値
１でANDゲート４９６の入力側に与えられる。
論理値１の信号21104はANDゲート４９６の他の
ターミナルに与えられる。論理値１の出力信号
49611は書込み可能信号64405の立上り点でフロツ
プ４９２をセツトさせる。 第１４Ｖ図においては、論理値零の信号49206
はNORゲート３５１に与えられて前述の如く別
のMRSCYCを強化する。第１４Ｎ図において
は、出力信号35411は再び論理値１に強制される
が、リセツトされたフロツプ３５２のためＤ入力
信号35205は論理値零となる。従つて、フロツプ
３５３はセツトされない。ISL内のデータ・フロ
ーおよびアドレス・フローは第１の記憶応答サイ
クルのそれと同じである。 第１４―０図において、第１のMRSCYCサイ
クルの間、データはレジスタ３６７，３６８，３
９１に記憶される。クロツク入力35308はこの
MRSCYCサイクルの終りに論理値零に強制され
る。第２のサイクルの間、フロツプ３５３がセツ
トし信号35308が論理値１の時第２の記憶応答サ
イクルからのデータでレジスタがロードされる。 もし割込み制御レベル・レジスタが零でない情
報でロードされ適正なCPアドレスがチヤネル・
レジスタにロードされると、ISLはある場合にそ
れ自体の代りに割込みを生成することができる。 第１４Ｎ図において、割込みチヤネル・レジス
タ８１９とレベル・レジスタ８５７はISLにより
使用されて割込みを生成するデータを含んでい
る。規定された割込みサイクルはISLにより生成
され、これがISLを経由する割込みではない。 第１４Ｘ図において、前述の如く、もし違法記
憶エラー又は監視タイム・アウトが遠隔ISLから
検出され、又もし割込み可能機能が違法記憶又は
監視タイマーに対しセツトされたならば、
AND／NORゲート８９５の出力は論理値零にな
ることになる。又もし局部ISLに違法記憶エラー
又は監視タイム・アウトが生じたら、NORゲー
ト８２４の信号82406の出力は論理値１でフロツ
プ８２３をセツトする。禁止信号82106は前述の
如く論理値１となる。フロツプ８２３はセツトさ
れ、出力信号82309はANDゲート６０７の入力側
に与えられる。ISLが遊休状態となると、信号
43705は論理値１となり、出力信号60708は論理値
零となり、こによりフロツプ４２７をセツトす
る。信号43108と42504は論理値１である。 第１４Ｖ図においては、論理値零の信号42708
はORゲート４１２の入力側に与えられる。論理
値零の出力信号はゲート２８７に与えられる。論
理値零の出力信号28708はレジスタ４９０をリセ
ツト状態に維持する。信号41206はNORゲート６
０８に与えられる。出力信号60808はフロツプ４
６４のCDターミナルに与えられる。信号41206は
又NORゲート１７６に与えられる。出力信号
17612はANDゲート６０４の入力側に与えられ
る。出力信号６０４０８の立上りはフロツプ４６
４と４４１をセツトして局部およびISLサイク
ル、および遅延回線３７４の出力タイミング機能
を生成する。特定の局部サイクルがリセツト状態
に保持されるレジスタ４９０のために生成されな
いことに再び注目され度い。 第１４Ｄ図においては、論理値１の信号42709
と76208はAND／NORゲート２７８の入力側に
与えられる。出力信号27808は通信バス・サイク
ルを生成し、データおよびアドレス情報をバス上
に転送する。 第１４Ｍ図において、論理値零の信号42708は
マルチプレクサ７３１の選択ターミナルに与えら
れてターミナル「０」入力を選択する。出力信号
73107，73109，73112，73104は割込みされるCP
チヤネル番号を表わし、第１４Ｅ図のマルチプレ
クサ１５９の入力側に与えられる。マルチプレク
サ１５９のターミナル「０」入力は、これが第２
半バス・サイクルでないため選択され、信号
37806は論理値零になる。使用可能信号42709は論
理値１であるため、マルチプレクサ１５７，１５
８，１６０は可能状態にされずその出力は論理値
零となる。又、論理値零の信号42708はレジスタ
５０７のリセツト・ターミナルに与えられ、これ
により上位のアドレス・ビツト０〜８を論理値零
に強制する。レジスタ５０８と５０９の入力側で
使用可能になるビツトであるビツト１４乃至１７
を除いて、アドレス・バスのリセツトは論理値零
となる。 第１４Ｔ図においては、論理値零の信号42708
はNORゲート８０１に与えられる。論理値１の
出力信号80108は、これによりマルチプレクサ７
８３乃至７９８のターミナル「３」入力を選択す
る。データ・マルチプレクサ０〜５信号は論理値
零である。データ・マルチプレクサ６〜９は割込
みチヤネル６〜９信号を表示する。データ・マル
チプレクサ１０〜１５はレベル０〜５信号を表示
する。レベル０〜５信号は、ISLが中央プロセサ
に割込みを行うレベルを表示する。 第１４Ｇ図においては、論理値１の信号42709
はAND／NORゲート５２４の入力側に与えられ
る。論理値零の出力信号52408はマルチプレク
サ・レジスタ５２５，５２６，５２７のターミナ
ル「０」入力を選択する。しかし、ANDゲート
３７２に対する信号42709入力が論理値１である
ため、マルチプレクサ・レジスタ５２８のターミ
ナル「１」入力が選択される。従つて、マルチプ
レクサ・レジスタ５２８はデータ・マルチプレク
サ１２〜１４の信号79607，79509，97909，79809
を選択する。 マルチプレクサ５２７はMY DATA１０およ
び１１信号51303と51406を選択する。信号42709
と79307はANDゲート５２９の入力側に与えられ
る。信号42709は論理値１であり、ORゲート５
１３に与えられた信号86606は論理値零であるた
め、信号51406はデータ・マルチプレクサ１０の
信号79307の状態を反映する。 同様に、信号42709と79409はANDゲート５３
０の入力側に与えられる。出力信号はORゲート
５１４の入力側に与えられる。出力信号51406は
データ・マルチプレクサ１１の信号79409の状態
を反映する。 第１４Ｊ図においては、信号10307と39716は、
NANDゲート４３４の入力側に与えられる。信
号39716はこの時論理値零であるため、信号10307
はISLチヤネル・アドレス８信号の状態を反映す
る。 第８図の16進ロータリ・スイツチ１４０の１０
１，１０２，１０３はその出力信号ISLA９〜１
６をマルチプレクサ４３５と４３６のターミナル
「１」入力側に与える。出力信号ISIDA１〜８は
第１４Ｇ図のデータ・マルチプレクサ・レジスタ
５２６，５２５，５２７のターミナル「０」入力
側に与えられる。 従つて、通信バス・サイクルが生成される時、
バス上に存在するデータは割込みされるCPのア
ドレスであり、又CPUに割込みを行うISLとレベ
ルのチヤネル・アドレスである。 第１４Ｇ図において、信号42709と80701はOR
ゲート４５４の入力側に与えられる。ISL書込み
信号45411はレジスタ５２３の入力側に与えられ
る。出力信号52306は通信バスに送出されてこの
割込みが書込みサイクルであることを表示する。 ISLは中央プロセサからのNAK又はACK応答
のいずれかを受取る。もしNAK応答が受取られ
ると、CPUはバス上のBSRINT信号10406に従
う。この場合、割込みが再生成されねばならな
い。 第１４Ｉ図においては、NAK応答信号24814
がMY DATA CYCLE NOW信号51608の終り
にレジスタ４１３の入力側に与えられる。出力信
号41307は第１４Ｘ図のＤ―フロツプ４３１のク
ロツク・ターミナルに与えられ、これによりフロ
ツプをセツトする。フロツプ４３１のセツトは、
局部バス上でBSRINT信号10406が中央プロセサ
から受取られる迄ISLからのこれ以上の割込みの
生成を禁止する。 信号10406は、CPが割込みを受入れることがで
きる時CPが生成する再開割込み機能である。信
号10406が生成されると、割込みを前に記憶した
（NAKのため）全てのこれ等の装置はその割込
みを再生する。信号10406は第１４Ｂ図のドライ
バ／レシーバ２５８により受取られる。出力信号
25806は第１４Ｘ図のNORゲート４２８の入力側
に与えられる。論理値零の出力信号42801はフロ
ツプ４３１をリセツトする。 もしACK応答が受取られると、信号41302は
NORゲート４２６の入力側に与えられる。出力
信号42610はフロツプ８２３をリセツトする。し
かし、NAK応答においては、フロツプ６２３は
セツト状態を維持する。 従つて、論理値１の入力信号43705，43108，
42504，82309はANDゲート６０７の入力側に与
えられる。出力信号60708はフロツプ４２７をセ
ツトし、これにより前述の如く割込みサイクルを
禁止する。このシーケンスは、ISLにより生成さ
れた割込みサイクルからACK応答が受取られる
迄継続する。 NORゲート４２６の入力側に与えられたマス
ター・クリア信号44806はフロツプ８２３をリセ
ツトする。 種々の論理機能について以下に説明する。第１
４Ｈ図において、論理値１の信号44512，33108，
21710はNANDゲート５５５の入力側に与えら
れ、ISL指令の間データ・パリテイ・エラーが感
知されたことを表示する。論理値零の出力信号
55508はORゲート５３６の入力側に与えられる。
出力信号53603は第１４Ｎ図のORゲート２９３
の入力側に与えられ、これにより信号29308によ
つてフロツプ５８４をリセツトする。信号55508
も又第１４Ｈ図のNORゲート５３８の入力側に
与えられ、その結果前述の如くNAK応答を生じ
る。 信号44006と25914はANDゲート６０６の入力
側に与えられる。出力信号60606は、第２の半バ
ス・サイクルの間ISLアドレスが検出されたこと
を表示することによりACK応答を生成する。 第１４Ｊ図においては、信号93212と10114は
NANDゲート６１０の入力側に与えられる。論
理値１の出力信号61010は、遠隔ISLに対して送
られるべき局部バス上に発されたマスター・クリ
ア機能を可能化する。 信号61010は、バス上に送出するため第１４Ｂ
図のドライバ／レシーバ２４２に対して与えられ
る。 第１４Ｙ図においては、再試行クリアＤ―フロ
ツプ６０１はセツトされると第１４Ｎ図のRRQ
フル・フロツプ５８４をリセツトする。第１４Ｙ
図のフロツプ６０１はタイム・アウト・エラー上
にセツトされる。信号17208はインバータ１７３
に与えられる。出力信号17310は、信号27204の立
上り点でセツトするフロツプ６０１のCDターミ
ナルに与えられる。 第１４Ｐ図においては、信号87407はインバー
タ５５７に与えられる。論理値零の信号87407は、
遠隔ストローブが受取られたこと、および遠隔サ
イクルが生じるべきことを表示する。出力信号
55712はNANDゲート２８５の入力側に与えられ
る。信号21510はNANDゲート２８５の他の入力
側に与えられ、論理値１の時これがバス・サイク
ルでないことを表示する。出力信号28503は、
ORゲート２９６の入力側に与えられる。信号
29803はORゲート２９６の別の入力側に与えら
れ、論理値零の時比較サイクルが完了したことを
表示する。論理値零の出力信号29608はフロツプ
２９７をリセツトする。信号35712と27308は
NANDゲート３００の入力側に与えられる。比
較等化サイクルにおける135ナノ秒点で、出力信
号30011は、ORゲート２９８の入力側に与えら
れた論理値零に強制される。信号83006、即ち
ISLマスター・クリア信号はORゲート２９８の
他の入力側に与えられる。論理値零の出力信号
29803は比較サイクルの終りを素示する。 第１４Ｇ図においては、MRQCYR信号86513
とISLOCK信号44311はANDゲート６４２の入力
側に与えられる。出力信号64206はORゲート４
５２の入力側に与えられる。信号37806はORゲ
ート４５２の他の入力側に与えられる。出力信号
45206はレジスタ５１５の入力側に与えられる。
出力信号51507は、通信バス上に送出される第２
の半バス・サイクル信号10402を生成する。書込
みおよびリセツト・ロツク命令の間、信号51507
はこのメモリーがテスト・ビツトをリセツトする
ことを示す。 ISLのテスト・モード能力とテスト・モード・
サイクリングについては本文で述べる。２つのテ
スト・モードの場合、即ち記憶ループ・バツクと
入出力ループ・バツクがある。記憶ループ・バツ
クの場合は、ISLをサイクルさせるためISL記憶
RAMと、記憶変換RAMと、記憶的中ビツト
RAMの構成を用いる。ISLの標準的サイクリン
グは、局部および遠隔ISLの相方にロードされた
構成により基本的に制御されることになる。この
ISLはバス上のアドレスに応答するように構成さ
れる。遠隔ISLは局部ISLからアドレス情報を受
取り、これを局部ISLに戻す。従つて、記憶ルー
プ・バツクの場合には、記憶ループ・バツク指令
と関連する記憶サイクルは前記の如くISLの情報
転送モードに存在した。前述の如く、もしISL構
成モードにおいても、もしセツトされると記憶サ
イクルをISLにおいて惹起させる。記憶要求の受
取りと同時に、局部ISLは、遠隔ISLに生成され
るMRQCYRサイクルを生じる結果となる
MRQCYLサイクルを生成する。遠隔ISLは通信
バスに対して送るアドレスを受入れるよう構成さ
れているため、これは更にもし外部装置から受取
られたならばMRQCYLサイクルを生成する。こ
れは再び局部ISLにおいてMRQCYLサイクルを
生成する。就中、この局部バス・サイクルは、局
部ISLから遠隔ISLへ、再び局部ISLへサイクル
を生成する。書込み又は読出し指令のいずれかが
生成できる。もし書込み指令が生成されると、デ
ータは局部ISLによりアドレス指定されたシステ
ムの記憶場所に書込まれることになる。元のアド
レスは局部ISLに対して妥当のもののである。こ
のアドレスは次に局部ISLによつて遠隔通信バス
上では妥当しないあるアドレスに対して転送され
る。遠隔ISLはこのアドレスについて作用し、こ
れを再び局部バスにおいて使用可能なアドレスと
して変換し直す。もし含まれるMRQサイクルが
データに対する要求であれば、局部メモリーがこ
のデータを局部ISLに対して送出する。この応答
は、前述の如く確認された局部ISLにおいて
MRSCYLサイクルを生成し、次いで通信バス上
にISLアドレスを送出する遠隔ISLにMYSCYR
を生成する。遠隔ISLはISLアドレスを受取つて
MRSCYLサイクルを生成し、これが局部ISLに
おけるMRSCYRサイクルを生成しこのデータを
最初にデータを要求したCPに対して再び送る。
このデータはシステムのメモリーから要求され、
局部ISLに対して送られ、次に局部ISLから遠隔
ISLへ送られ、局部ISLへ戻されることにより、
８つのサイクルを生成し全ての標準的データおよ
びアドレス経路を経由する。これにより記憶ルー
プ・バツク・ケースを完了する。 Ｉ／Ｏループ・バツク・ケースは、これが再試
行経路を使用し、又両方のテスト・モード・ビツ
トがセツトされねばならない点を除いて記憶ルー
プ・バツク・ケースと同様に作用する。局部ISL
においてはテスト・モード・ビツトがセツトされ
ねばならず、遠隔ISLにおいては遠隔テスト・モ
ード・ビツトがセツトされねばならない。記憶ル
ープ・バツク・ケースと異なり、遠隔テスト・モ
ード・ビツトはセツトされる必要はないが、他の
通信が遠隔通信バスからISLに入ることを避ける
ようにセツトすることはできる。遠隔テスト・モ
ード・ビツトは、ISL自体の応答を除く全ての応
答が回答されないようにする。標準的な入出力指
令においては、入出力ループ・バツク・モードに
ある時、チヤネル・アドレスおよび機能コードを
用いて、局部ISLと遠隔ISLに要求を通過させ局
部ISLに戻した後局部ISLバス上の記憶場所をア
ドレス指定する。記憶場所アドレスはＩ／Ｏ読出
し又は書込みのいずれかの操作に対して使用す
る。読出しの場合は、遠隔ISLを経る再試行経路
を用いて局部ISLに要求されたデータを通過さ
せ、記憶ループ・バツク・テストにおける如く再
び局部ISLに戻される。しかし、再試行要求サイ
クルを用いる。第１のサイクルは、標準Ｉ／Ｏ指
令として取扱われる局部RRQCYLサイクルであ
る。この要求は、RRQCYRサイクルが生成され
る遠隔ISLに対して送られる。その結果、遠隔バ
ス上には存在しないが遠隔ISLチヤネル的中ビツ
トRAMに構成されるチヤネル・アドレスに対す
る通信バス・サイクルを生じる。バス待機応答お
よびRRQCYLサイクルが遠隔ISLによつて生成
される。遠隔待機応答は遠隔ISL応答を再び局部
ISLに対し生成する。局部ISLは前述のものと同
じ指令即ち標準入出力指令を再び発しようとす
る。遠隔ISLにより生成されるRRQCYLサイク
ルは局部ISLにおけるRRQCYLサイクルを生じ
る。この再び局部ISLバスにおけるRRQCYRサ
イクルはチヤネル指令から記憶照合指令へと指令
を変更する。記憶照合信号は論理値１に強制さ
れ、その結果この指令に伴うデータが実際に書込
み指令ならばシステムのメモリーへ送られ、又も
し読出し要求であればシステムのメモリーがこの
データに応答する。もしこれが書込み指令なら、
この受取られたデータが送つたものと同じかどう
かを検査するためCP内に比較命令を生成するこ
とによりCPが読出すことができるシステムの記
憶場所へ書込んだ筈である。この指令はシステム
のメモリーにより確認されるため、前述の如く遠
隔応答信号を介して肯定応答が遠隔ISLに送り戻
される。局部ISLからの繰返された再試行要求サ
イクルが遠隔ISLに発される時、この指令はＩ／
Ｏ読出し又は書込みサイクルを要求した局部CP
に対し送り戻される肯定応答を受取る。局部シス
テム・メモリーから局部ISLに対して発される肯
定応答が遠隔ISLに送られ、局部ISLに戻る。局
部ISLから発したデータは遠隔ISLを経て局部
ISLに戻つた。これは実質的に、再試行経路を使
用しかつ記憶場所としてチヤネル・アドレスと機
能コードを用いる点を除いて、記憶要求サイク
ル・ワードとして作用するものである。このデー
タは、全てのチヤネル・データ経路を使用する。
入出力ループ・バツク・ケースにおいて、データ
10ビツトのMRSビツトは論理値零であり、従つ
てＩ／Ｏ読出しループ・バツクに対してはアドレ
ス・ビツト１８はメモリーからの応答サイクル上
では論理値零である。この応答は、記憶応答では
なく再試行応答場所データ・フアイルに反映され
る。従つて、システム・メモリーからの応答は再
試行場所にロードされ、RRSCYLサイクルを生
成する。このRRSCYLサイクルは第２の半バ
ス・サイクルであるため肯定応答されて遠隔ISL
においてRRSCYRサイクルを生成し、このISL
が更に記憶応答におけると同じ遠隔ISLに
RRSCYLを生成する。これは再び確認され、
RRSCYLは再び遠隔ISLにおいてRRSCYRを生
成する。このRRSCYRサイクルは、データを要
求したCPUにデータを送り、入出力ループ・バ
ツク命令を終了する。 第１４Ｇ図において特定のテスト・モード制御
を行うゲートを示すため、論理値零の信号53906
がANDゲート４４３の入力側に与えられる。こ
れはロツク信号44311を禁止し、これによりその
機能を禁止する。前述の如く、この信号は記憶指
令を発する時ある機能を制御する。 信号53907はANDゲート６２７の入力側に与え
られる。出力信号62708はORゲート６２５の入
力側に与えられる。出力信号62508はレジスタ５
２３の入力側に与えられる。記憶照合出力信号
52305はバス上に送出され、これによりこれがバ
ス記憶サイクルであることを表示する。ゲート６
２７入力信号53914を有する。局部ISLにおいて、
この信号は論理値１であり、遠隔ISLにおいては
論理値零となり、こうして遠隔ISL上の記憶照合
をブロツクする。 このため、入出力指令を記憶照合に変更するこ
とができる。RRQCYR信号90201は、信号90201
が論理値１である再試行遠隔サイクル操作の間の
記憶照合を可能にする。 第１４Ｒ図において、ゲート６２２に対する入
力上のTSTRMTは局部ISLにおいては論理値零
であり、遠隔ISLにおいては論理値１である。ゲ
ート６２２に対する他の入力は信号51707で、こ
れは遠隔ISLが通信バス・サイクルを生成しない
時論理値１となる。遠隔ISLが外部出所から再試
行経路要求を受取る時、ゲート６２２の出力信号
は論理値零となる。これはゲート５４６の入力側
に与えられ、これが出力信号54608を論理値零に
強制することにより遠隔ISLがそれ自体以外のも
のに応答することを禁止する。 第１４Ｉ図においては、論理値零のテスト・チ
ヤネル信号62203はANDゲート６２６の入力側に
与えられる。論理値零の出力信号62606はANDゲ
ート５４８の出力即ち信号54808を禁止し、これ
により記憶的中ビツトの検出を禁止する。これは
外部のソースがISL記憶要求サイクルを開始する
ことを禁止する。 第１４Ｐ図においては、入出力ループ・バツク
モードの間、論理値１のRRQCYR信号90201は
NANDゲート６２３の入力側に与えられ、遠隔
ISLから検出される遠隔応答の結果として論理値
１である遠隔回答信号56802はNANDゲート６２
３の別の入力側に与えられる。テスト・モード信
号53907はNANDゲート６２３の他の入力側に与
えられる。論理値零の出力信号62308はフロツプ
２９７をセツトする。ISLが遊休状態になると、
信号29908は論理値１に強制され、これによりク
ロツク信号36008の立上りにおいてフロツプ３１
８のセツテイングを条件付ける。これが比較サイ
クルを開始し、これが局部ISLにより受取つた遠
隔回答を再び局部バスに送り戻す。 第１４Ｋ図において、論理値零の信号53914は
ANDゲート４１５の入力側に与えられる。論理
値零の出力信号44512はいずれかのバス上のISL
が命令に応答することを禁止する。 第８図の機能ブロツク第１４図の詳細な論理作
用と関連させる上で便利なように、表13は各称、
照合番号および論理シート番号により第８図の機
能ブロツクを列記する。表13の論理シート番号は
表12と関連して使用して、第８図の機能ブロツク
を詳細な論理形態で示される第１４図のそれを決
定することができる。
【表】 バス
【表】 ーミネータ
表14は、一般名称およびモデル又は注文番号に
より第１４図に示されたロジツク構成素子の各タ
イプを示す。肩に＊印のない各素子は米国テキサ
ス州ダラス市のテキサス・インストルメンツ社製
のものである。残りのロジツク構成素子の業者は
表14の脚部に示されている。 遅延回線DLY１２５Ｔ、150％、200Tおよび
6040は特にISL装置への構成のためハネウエル社
で示したものであり、下記の公刊出版物に完全に
開示されている。即ち、 １ 文書 No.11040109，Rev.A ２ 仕様書No.60067122，Rev.A ３ 〃 〃04550072，Rev.C ４ 〃 〃04550075，Rev.C ５ 〃 〃04550079，Rev.B ６ 〃 〃04550081，Rev.B
【表】 ート
【表】
【表】 【図面の簡単な説明】
第１図乃至第３図は本発明を実施した第１のデ
ータ処理システムのアーキテクチユアの機能的ブ
ロツク図、第４図は１対の通信バス間の通信経路
を提供する対のISL装置を示す機能的ブロツク
図、第５図は１対の通信バス間の通信経路を提供
する対のISL装置を経由する別の論理経路を示す
部分機能ブロツク図およびフロー・チヤート、第
６図はISL装置の作用を示すタイミング図、第７
図は本発明を実施する別のデータ処理システムの
アーキテクチユアの機能ブロツク図、第８図は本
発明を実施するISL装置の詳細な機能ブロツク
図、第９図はISL装置と通信バス間の情報のフロ
ーを示すグラフ、第１０図は対のインターフエー
ス・バスによりインターフエースする対のISL装
置の全体的機能ブロツク図、第１１図は対のISL
装置間の情報のフローを示すグラフ、第１２図は
ISL装置の作用を示す論理状態図、第１３図は局
部通信バスから対のISL装置を経て遠隔通信バス
に至る情報フローを示す一部グラフを含む部分機
能ブロツク図、および第１４Ａ図乃至第１４Ｚ
図、第１４AA図乃至第１４AC図は第８図で示
すISL装置を示す詳細な論理図である。 １０〜１１，３０〜３１，３４，３６，４２〜
４４，５０〜５１，６１，６４，７３，７４，７
６，７８，８１，８４，８６…システム間リンク
（ISL）装置、１４〜１６，２０，８０，８３…
CPU、１８〜１９，８９…周辺制御装置
（PCU）、２１，３２〜３３，３５，４０，５２
〜５３，６０，６３，７５，７７，７９，８７，
９１，９６，１０５，１０７，１１６，１１７，
１２０，１２２，１３０…連絡バス、５５，５
８，９２，１０１，１０３，１０８，１２１，１
２６，１２７，１３２，１３４〜１３６…レジス
タ、９０，９８，１１５，１２３，１３９，１４
１…トランシーバ、９３，９９…コンパレータ、
９４…マスター・クリア・ゼネレータ、１００，
１１１，１１２，１２９，１３７〜１３８…マル
チプレクサ、１０６…デコーダ、１１３，１２
５，１３１，１４２…RAM、１１５…ISLイン
ターフエース出力ドライバ、１１８…加算カウン
タ、１３３…タイマー／状況論理装置、１３９…
ドライバ、１４０…16進ロータリ・スイツチ、１
４６…サイクル・ゼネレータ、１５０…オンライ
ンン状態、１５１…停止状態、１５２…クリア状
態、１５３〜１５４…論理制御ループ。

Claims (1)

  1. 【特許請求の範囲】 １ 電気的に接続された複数のデータ処理装置の
    ために共通の情報経路を提供する通信バスの一対
    の間での通信のために接続された装置であつて、
    前記各バスによつて運ばれる情報を交換するため
    に相互に接続された一対のバス間通信リンク装置
    から成り、該各リンク装置は、前記バスの１つ１
    つに夫々接続されており、かつ、 記憶装置を含み、前記一対の通信バスの内の接
    続されたものの上に与えられた制御信号に応答し
    て、前記接続されたバス上に与えられる転送デー
    タを前記記憶装置内に記憶する取得装置と、 前記制御信号に応答して、前記記憶装置に記憶
    された前記転送データが、前記一対の通信バスの
    内の遠隔のものに転送されるべきことを示す可能
    化信号を発生する復号装置と、 前記遠隔のバスのデータ規約と両立するデータ
    形式を有する出力データを形成するために、前記
    転送データの少なくとも一部を変換する変換装置
    と、及び、 前記遠隔のバスに接続されたリンク装置に、前
    記記憶装置からの転送データと共に前記出力デー
    タを転送するために、前記可能化信号に応答して
    付勢される転送制御装置を設けることを特徴とす
    るシステム間通信リンク。 ２ 電気的に接続された複数のデータ処理装置の
    ために共通の情報経路を提供する通信バスの一対
    の間での通信のために接続された装置であつて、
    前記各バスによつて運ばれる情報を交換するため
    に相互に接続された一対のバス間通信リンク装置
    から成り、該各リンク装置は、前記バスの１つ１
    つに夫々接続されており、かつ、 (a) 各タイプのバス通信が複数の専用化されたフ
    アイルの場所の別個の１つに記憶されてこれに
    より異なるタイプの複数のバス通信を並列に調
    節する、前記の局部バスの隣接する１つに生じ
    る２進情報をバス速度で捕捉するための非同期
    情報取得装置と、 (b) 前記バス間リンクにより更に処理されるべき
    前記バス速度の２進情報を実質的に前記バス速
    度で識別するため前記取得装置と電気的に通信
    する情報復号装置と、 (c) 実質的に前記バス速度で局部アドレス情報を
    遠隔アドレス情報に、又遠隔アドレス情報を局
    部アドレスに選択的に変換するため前記取得装
    置と電気的に通信する情報変換装置と、 (d) 前記復号装置と前記変換装置と電気的に通信
    し、前記バス間リンクの選択的再構成を行い、
    前記バス間リンクからの情報の両方向性転送の
    制御を行うため前記取得装置に応答する論理制
    御装置とを設けることを特徴とするシステム間
    通信リンク。 ３ 特許請求の範囲第２項記載の装置において、
    前記取得装置が、 (a) 前記複数の専用化されたフアイルの場所の選
    択されたものにデータを記憶するために、前記
    １つのバス上の制御情報及び前記論理制御装置
    に応答するデータ・レジスタ・フアイル装置
    と、 (b) 前記複数の専用化されたフアイルの場所の選
    択されたものにアドレス・データを記憶するた
    めに、前記バス上の制御情報及び前記論理制御
    装置に応答するアドレス・レジスタ・フアイル
    装置と、 を含むことを特徴とするシステム間通信リンク。 ４ 特許請求の範囲第２項記載の装置において、
    前記復号装置が、 (a) バス速度において、前記１つのバスからの、
    第１の半バス・サイクル要求及び第２の半バ
    ス・サイクル応答を表示するために、前記１つ
    のバス上のアドレス情報に応答するシステム間
    通信リンク識別装置と、 (b) 以前のバス・サイクルにおいて前記１つのバ
    スから受け取つた情報を現在のバス・サイクル
    において前記１つのバスから受け取つた情報を
    比較して、前記バスの内の遠隔の１つから受け
    取つた応答が前記１つのバスに与えられ得るこ
    とを、前記論理制御装置に対して表示するため
    に、前記取得装置及び前記論理制御装置に応答
    するバス比較装置と、 (c) 実質的にバス速度において、前記システム間
    リンクを介して非記憶装置に転送されるべき情
    報を表示するために、アドレス情報に応答する
    チヤネル・アドレス復号装置と、及び、 (d) 実質的にバス速度において、前記システム間
    リンクを介して記憶装置に転送されるべき情報
    を表示するために、アドレス情報に応答する記
    憶アドレス復号装置と、 を含むことを特徴とするシステム間通信リンク。 ５ 特許請求の範囲第２項記載の装置において、
    前記情報変換装置が、 (a) 遠隔の記憶装置を直接アドレスするか、又は
    遠隔の非記憶装置に記憶アドレスを供給するた
    めに、局部記憶アドレスを遠隔記憶アドレスへ
    選択的に変換する記憶アドレス変換装置と、 (b) 遠隔の複数の中央処理装置（CPU）をアド
    レスするため、局部CPUアドレス情報を遠隔
    CPUアドレス情報へ選択的に変換し、局部
    CPUによる識別のために、遠隔アドレス情報
    を選択的に変化する宛て先CPUアドレス変換
    装置と、及び、 (c) 局部及び遠隔の複数のCPUをアドレスする
    ために、局部CPUアドレス情報を遠隔CPUア
    ドレス情報へ選択的に変換する信号源CPUア
    ドレス変換装置と、 を含むことを特徴とするシステム間通信リンク。 ６ 特許請求の範囲第２項記載の装置において、
    前記論理制御装置が、 (a) 前記システム間リンクをオンラインかつクリ
    ア又はストツプ論理状態にするために、前記取
    得装置に応答するモード制御装置と、 (b) 双方向の情報伝送を制御するために、前記バ
    ス速度に同期した内部システム間リンクタイミ
    ング信号を選択的に発生する、前記取得装置及
    び前記モード制御装置に応答するサイクル発生
    装置と、 (c) 情報伝送のデツドロツクを検出して迂回し、
    かつその発生を表示するために、前記取得装置
    及び前記サイクル発生装置に応答するタイミン
    グ及び状態論理装置と、 (d) 前記システム間リンクにおける外部割り込み
    の発生を前記１つのバスに表示するために、前
    記タイミング及び状態論理装置に応答し、前記
    取得装置と電気的に通信する割り込み装置と、 (e) 複数のシステム間リンク操作命令の内の選択
    された１つを、前記モード制御装置、前記タイ
    ミング及び状態論理装置及び前記割り込み装置
    に供給するために、前記取得装置及び前記サイ
    クル発生装置に応答する機能コード復号装置
    と、及び、 (f) 前記システム間リンクを選択的に再構成する
    ために、前記取得装置及び前記機能コード復号
    装置に応答するRAMカウンタ及び制御装置
    と、 を含むことを特徴とするシステム間通信リンク。 ７ 複数の通信バスの各々が記憶装置と周辺制御
    装置とシステム間リンク（ISL）装置とこれ等と
    インターフエースする中央処理装置（CPU）と
    を含む複数のデータ処理装置に対する共通の通信
    経路を提供し、前記バスの各々が１つのISL装置
    と電気的に通信し、ISL装置は更に対で電気的に
    通信することにより、バス転送速度を干渉するこ
    となく異なる通信バス上のデータ処理装置間にシ
    ステム間通信を行う複数の通信バスを有するデー
    タ処理システムにおけるデータ処理装置のアドレ
    スを変換するための論理システムにおいて、 (a) １つの記憶的中ビツト信号を与えて要求され
    るISL装置の動作タイプを識別し、前記バスの
    １つの遠隔バス上のどれかのアドレス記憶装置
    に変換された記憶アドレス・コードを与え、あ
    るいは前記の１つの遠隔バス上の非記憶データ
    処理装置に変換された記憶アドレス・コードを
    与えるため前記バスの１つの局部バスからの前
    記ISL装置の１つの局部の装置により受取られ
    た２進アドレス・コードに応答する記憶アドレ
    ス変換装置と、 (b) バス速度で前記の局部のバスから受取つた２
    進符号情報を記憶して、前記１つの局部バスで
    の情報転送を１バスサイクル時間内で完了させ
    るため前記の１つの局部バスと電気的に通信す
    るレジスタ装置と、 (c) 前記１つの遠隔バス上の遠隔CPUをアドレ
    ス指定するか、あるいは前記遠隔CPUに対し
    アドレス・コードを与えるため、変換された
    CPUアドレス・コードを与えるため前記レジ
    スタ装置に応答するCPU行先アドレス変換装
    置と、 (d) 前記の１つの局部バス上のデータ処理装置に
    対する前記１つの遠隔バス上の遠隔CPUを識
    別するためCPUアドレス・コードを変換する
    ため前記の１つの遠隔バス上の前記ISL装置と
    電気的に通信するCPU出所アドレス変換装置
    と、 (e) 前記の１つの局部ISL装置が前記１つの局部
    バスから受取つた２進符号化情報を転送すべき
    前記１つの遠隔バス上の非記憶データ処理装置
    のアドレスを識別するためチヤネル的中ビツト
    信号を与えるため前記の１つの局部バスと電気
    的に通信するチヤネル的中ビツト記憶装置と、 (f) 前記の１つの局部バス、および前記１つの遠
    隔ISL装置により前記１つの遠隔バスから受取
    つた２進符号情報に応答し、前記記憶アドレス
    変換装置と前記レジスタ装置と前記先行アドレ
    ス変換装置と前記出所アドレス変換装置と前記
    チヤネル的中ビツト記憶装置の作用を制御する
    ため前記記憶的中ビツト信号および前記チヤネ
    ル的中ビツト信号に感応する変換制御論理装置
    とを設けることを特徴とする論理システム。 ８ 局部システム間リンク（ISL）装置のフアイ
    ル・レジスタの専用化された場所の各々が１つの
    局部通信バス上の１つのデータ処理装置により出
    される要求に応答して１つのISLトランザクシヨ
    ンを表示することにより、１つの遠隔ISL装置に
    よつて前記局部バスおよび１つの遠隔通信バスか
    らそのバス速度で受取つた複数の要求に応答して
    複数のISLトランザクシヨンの優先順位決定を調
    節し、更に、データ処理システム内の複数の通信
    バス間の情報転送を調節し、前記バスの各々が記
    憶装置と周辺制御装置とISL装置とこれ等と電気
    的にインターフエースされた中央処理装置
    （CPU）とを含む複数のデータ処理装置のための
    共通の情報経路を提供し、前記バスの夫々が１つ
    のISL装置と電気的に通信し、ISL装置が更に対
    で電気的に通信する如く、前記専用化された場所
    を識別するための論理システムにおいて、 (a) １つのバス・サイクル期間において前記の複
    数のISLトランザクシヨンの局部トランザクシ
    ヨンの識別を行うことにより前記局部ISL装置
    の作用を制御するため前記局部バスと前記遠隔
    ISL装置から受取つた２進符号情報に応答する
    論理制御装置と、 (b) 前記論理制御装置に応答し、その単一のセル
    の場所において、前記局部ISL装置が記憶要求
    又は再試行要求のいずれかの発生を表示するべ
    き前記遠隔バス上の記憶装置を表示する第１の
    ２進ビツト信号を記憶させる第１のプログラム
    可能記憶装置と、 (c) 前記論理制御装置に応答し、その単一セルの
    場所において、前記局部ISL装置が再試行要求
    の発生を表示すべき前記遠隔バス上の非記憶デ
    ータ処理装置を表示する第２の２進ビツト信号
    を記憶させる第２のプログラム可能記憶装置
    と、 (d) 前記局部バスと電気的に通信し、前記論理制
    御装置に応答し、前記第１の２進ビツト信号に
    応答して前記論理制御装置により選択される専
    用化された場所の内の１つの再試行要求場所に
    対し、又は前記第２の２進ビツト信号と記憶参
    照信号とバス・ロツク信号とに応答して前記論
    理制御装置により選択された専用化された場所
    の内の１つの記憶要求場所かあるいは前記再試
    行要求場所のいずれかに対し、又は遠隔記憶要
    求サイクルの間前記遠隔ISL装置により生成さ
    れかつ局部の第２半バス・サイクル
    （BSSHBC）信号に応答して前記論理制御装置
    により感知された記憶応答コードおよび前記
    BSSHBC信号の相方に応答して前記局部制御
    装置により選択された前記の専用化された場所
    の内の１つの再試行応答場所か記憶応答場所に
    対して、前記局部バスから受取つた２進符号情
    報を記憶するため、各々が前記の複数のISLト
    ランザクシヨンの前記１つの局部トランザクシ
    ヨンの１つに専用化された複数の場所を有し、
    これにより前記論理制御装置に対して前記専用
    化場所の内の１つの充填された場所における使
    用中の状態を信号するレレジスタ装置とを設け
    ることを特徴とする論理システム。 ９ 通信バス間の情報の交換を調節し、その間情
    報のフローはバス速度で各通信バス上に継続し、
    これ以外の情報要求はデータ処理システム内の前
    記通信バスと電気的にインターフエースするシス
    テム間リンク（ISL）によつて取り扱われるよう
    に継続し、記憶装置と周辺制御装置とISL装置と
    これ等とインターフエースする中央処理装置を含
    む複数のデータ処理装置のための共通の情報経路
    を複数の通信バスのそれぞれが提供し、前記複数
    のバスの各々は１つのISL装置と電気的に通信
    し、ISL装置は更に対で電気的に通信する論理通
    信システムにおいて、 (a) バス速度で前記局部バスから受取つた２進化
    情報を記憶するために局部通信バスと電気的に
    通信し、これにより前記局部バスが１つのバ
    ス・サイクル時間内の情報転送を完了するレジ
    スタ装置と、 (b) 前記局部バスと電気的に通信し、それぞれ前
    記レジスタ装置の使用中および活動継続中の状
    態を表示するフルおよびアクテイビテイ・ビツ
    ド信号を含む前記２進符号化情報で前記レジス
    タ装置をロードし、これ以上の局部バス情報の
    フローを調節するため前記局部バスに対して
    WAIT信号を発するため、前記局部バスから
    のBSDCNN信号に応答する局部ISL装置内の
    書込み選択論理制御装置と、 (c) 前記２進符号化情報が転送されるべき遠隔通
    信バス上の非記憶データ処理装置に対し遠隔
    ISL装置をそれぞれ識別し、かつ要求される
    ISLのアクテイビテイのタイプを識別するチヤ
    ネル的中ビツトと記憶的中ビツト信号を与える
    ため、前記局部バスから受取つた前記２進符号
    化情報に応答する前記局部ISL装置におけるサ
    イクル認識論理装置と、 (d) 前記局部ISL装置において局部RRQサイクル
    と局部転送サイクルを開始して前記２進符号化
    情報を前記レジスタ装置から前記遠隔ISL装置
    へ転送するため、前記アクテイビテイ・ビツト
    と、前記チヤネル的中ビツトと前記記憶的中ビ
    ツトの信号に応答する前記局部ISL装置におけ
    る局部サイクル発生装置と、 (e) 前記遠隔ISL装置において遠隔RRQサイクル
    を開始して前記局部ISL装置から前記２進符号
    化情報を受取り、前記局部ISL装置に対して前
    記局部転送サイクルの完了を信号し、これによ
    り前記局部ISL装置におけるこれ以上の局部サ
    イクルを調節するため、前記局部サイクル発生
    装置からの２進符号化制御信号に応答する前記
    遠隔装置における遠隔サイクル発生装置と、 (f) 前記遠隔バスに対してBSDCNN信号を発
    し、前記遠隔バスに対して前記２進符号化情報
    を与えるため前記遠隔RRQサイクルに応答す
    る前記遠隔ISL装置におけるバス・サイクル発
    生装置と、 (g) 前記遠隔ISL装置にあつて、前記遠隔バスか
    ら前記局部ISL装置に対してACK，NAK，お
    よびWAIT信号を転送するため前記遠隔バス
    と電気的に通信する遠隔応答論理制御装置と、 (h) 前記レジスタ装置に記憶された前記２進符号
    化情報と前記局部バス上の２進符号化情報間の
    等価の発生と同時に前記局部バスに対して前記
    ACK，NAK，WAIT信号を与えるため、前記
    ACK，NAK，WAITの信号と前記局部ISL装
    置における遊休状態の発生とに応答し、これに
    より前記局部バス上のデータ処理装置から前に
    発した指令を識別する前記局部ISL装置におけ
    る論理比較装置とを設けることを特徴とする論
    理通信システム。 １０ 遠隔通信バスに対する局部通信バス上の複
    数の中央処理装置（CPU）のアクセスを制御し
    て、記憶装置と周辺制御装置とISL装置とこれ等
    と電気的にインターフエースするCPUとを含む
    複数のデータ処理装置のための共通の情報経路を
    各々が提供する複数の通信バスを備えたデータ処
    理システムにおける前記遠隔バスに対するシステ
    ム間リンク（ISL）装置を経由する同じ論理フロ
    ーの使用を要求するバス・サイクル要求を前記局
    部バス上の複数のCPUが発する時に生じ得る
    CPUのデツドロツクを回避し、前記バスの各々
    が１つのISL装置と電気的に通信し、ISL装置は
    更に対で電気的に通信する論理システムにおい
    て、 (a) 前記局部バスから受取つた２進符号化情報を
    バス速度で記憶するため前記局部バスと電気的
    に通信する局部ISL装置におけるレジスタ装置
    と、 (b) 前記局部ISL装置にあつて、前記レジスタ装
    置と前記局部バスと電気的に通信し、前記レジ
    スタ装置に記憶された２進符号化情報と前記局
    部バス上の２進符号化情報間の等価および非等
    価の発生を表示するため、前記遠隔バスから遠
    隔ISL装置により受取られたACK，NAK，お
    よびWAIT信号に応答するバス・サイクル比
    較論理装置と、 (c) 前記局部ISL装置にあつて、ISL構成モード
    において前記局部又は前記遠隔バスによつて与
    えられるNAK再試行ビツト信号を記憶して前
    記局部バス上の複数のCPUの存在を表示する
    ため前記レジスタ装置と前記遠隔ISL装置と電
    気的に通信するもーど制御装置と、 (d) 前記複数のCPUの最も下位の優先順位のア
    クセスより高い優先順位のアクセスを有する前
    記の複数のCPUのそれに対してNAK信号を発
    して、これにより前記の最も下位の優先順位の
    １つのCPUに前記遠隔バスに対するアクセス
    を与えるため前記非等価信号および前記NAK
    再試行ビツト信号に応答するNAK論理制御装
    置とを設けることを特徴とする論理システム。 １１ 遠隔システム間リンク（ISL）装置が遠隔
    通信バスと電気的に通信し、局部ISL装置が局部
    通信バスと電気的に通信し、前記局部ISL装置が
    前記遠隔ISL装置と電気的に通信し、かつ前記局
    部および遠隔ISL装置がそれぞれ局部および遠隔
    ISLアドレス生成装置と、局部および遠隔記憶的
    中ビツト生成装置と、局部および遠隔チヤネル的
    中ビツト生成装置と、局部および遠隔レジスタ装
    置とを有するデータ処理システムにおいて局部
    ISL装置と遠隔ISL装置におけるISL再試行要求
    （RRQ）論理データフロー経路をテストするため
    の論理制御システムにおいて、 (a) 前記局部ISL装置において局部再試行要求
    （RRQ）サイクルおよび局部転送サイクルを開
    始して前記２進符号化情報を前記遠隔ISL装置
    に転送するため、前記局部バスから受取つた２
    進符号化情報に応答する前記局部ISL装置にお
    ける局部制御論理装置と、 (b) 前記遠隔ISL装置において記憶的中ビツト信
    号の検出を禁止し、前記遠隔ISL装置における
    前記遠隔チヤネル的中ビツト装置により生成さ
    れたチヤネル的中ビツト信号を検出し、これに
    より前記遠隔バスが単一バス・サイクル期間内
    で情報転送を完了するため、前記局部バスから
    受取つた出力制御指令のテストモード・ビツト
    に応答する前記遠隔ISL装置における遠隔サイ
    クル選択論理装置と、 (c) 前記遠隔ISL装置において遠隔RRQサイクル
    を開始するため前記局部ISL装置における前記
    局部RRQサイクルに応答し、かつ前記遠隔ISL
    装置において局部RRQサイクルを開始して前
    記２進符号化情報を前記局部ISL装置に転送す
    るため前記チヤネル的中ビツト信号の検出され
    たものに応答する前記遠隔ISL装置における遠
    隔論理制御装置と、 (d) 前記２進符号化情報のアドレス・ビツトを前
    記局部バスに与えられる記憶アドレス指令に変
    換することにより前記局部論理制御装置の制御
    下で前記２進符号化情報の前記局部バスと電気
    的に通信中の記憶装置への書込みを調節するた
    め、前記遠隔ISL装置における前記局部RRQサ
    イクルに応答して前記局部制御論理装置により
    開始された前記局部ISL装置における前記テス
    ト・モード・ビツトおよび遠隔RRQサイクル
    に応答する前記局部ISL装置のチヤネル・アド
    レス変換論理装置とを設けることを特徴とする
    論理制御システム。 １２ システム間リンク（ISL）装置は遠隔通信
    バスと電気的に通信し、局部ISLは局部通信バス
    と電気的に通信し、前記局部ISL装置は前記遠隔
    ISL装置と電気的に通信し、かつ前記局部および
    遠隔ISL装置はそれぞれ局部および遠隔ISLアド
    レス生成装置と、局部および遠隔記憶的中ビツト
    生成装置と、局部および遠隔チヤネル的中ビツト
    生成装置と、局部および遠隔レジスタ装置とを有
    するデータ処理システムにおいて、局部ISL装置
    および遠隔ISL装置におけるISL再試行要求
    （RRQ）および再試行応答（RRS）の論理デー
    タ・フロー経路をテストするための論理制御シス
    テムにおいて、 (a) 前記局部ISL装置において局部再試行要求
    （RRQ）サイクルおよび転送サイクルを開始し
    て前記遠隔ISL装置に対して第１の局部２進符
    号化情報を転送するため、前記局部バスから受
    取つた第１の局部２進符号化情報と前記局部チ
    ヤネル的中ビツト生成装置により生成された局
    部チヤネル的中ビツト信号とに応答する前記局
    部ISL装置における局部制御論理装置と、 (b) 前記遠隔ISL装置において記憶的中ビツト信
    号の検出を禁止し、前記遠隔ISL装置において
    前記遠隔ISLアドレス生成装置と前記遠隔チヤ
    ネル的中ビツト生成装置によりそれぞれ生成さ
    れた遠隔ISLアドレス信号および遠隔チヤネル
    的中ビツト信号を検出するため、前記局部バス
    から受取つた出力制御指令のテスト・モード・
    ビツトに応答する前記遠隔ISL装置における遠
    隔サイクル選択論理装置と、 (c) 前記遠隔ISL装置において遠隔RRQサイクル
    を開始して前記遠隔ISLアドレス信号を前記遠
    隔バスに転送し、かつ前記遠隔チヤネル的中ビ
    ツト信号のいずれかの検出と同時に前記遠隔
    ISL装置において局部RRQサイクルを開始して
    前記遠隔レジスタ装置における前記遠隔バスか
    ら受取つた前記遠隔ISLアドレス情報を記憶し
    かつ前記遠隔バスから受取つた遠隔２進符号化
    情報を前記局部ISL装置に転送するため、前記
    局部ISL装置における前記局部RRQサイクルお
    よび前記遠隔サイクルの選択論理装置に応答す
    る前記遠隔ISL装置における遠隔制御論理装置
    と、 (d) 前記遠隔ISL装置における前記局部RRQサイ
    クルに応答して前記局部制御論理装置により前
    記局部ISL装置において開始された遠隔RRQサ
    イクルの間前記局部バスに対し記憶参照信号を
    発して、前記局部バスと電気的に通信する局部
    記憶装置に対して前記の遠隔２進符号化情報を
    転送するため、前記テスト・モード・ビツトに
    応答する前記局部ISL装置における記憶参照信
    号生成装置と、 (e) 前記遠隔２進符号化情報のアドレス・ビツト
    を前記局部バスに与えるべき記憶アドレス指令
    に変換することにより前記局部記憶装置からの
    第２の局部２進符号化情報の読出しを調節する
    ため、前記テスト・モード・ビツトと前記と、
    前記局部ISL装置における前記遠隔RRQサイク
    ルとに応答する前記局部ISL装置におけるチヤ
    ネル・アドレス変換装置と、 (f) 前記局部ISL装置により生成された記憶制御
    ワードの記憶応答（MRS）制御ビツトを論理
    値零に変換するため前記局部ISL装置における
    前記遠隔RRQサイクルに応答する前記局部ISL
    装置における記憶制御ワード禁止装置と、 (g) 前記局部ISL装置にあつて前記局部バスと電
    気的に通信し、前記局部制御論理装置に信号し
    て前記局部ISL装置の局部RRSサイクルを開始
    するため前記MRS制御ビツトに感応し、これ
    により前記局部バスから受取つたバスの第２半
    バス・サイクル（BSSHBC）要求と、前記局
    部記憶装置から前記局部ISL装置の再試行応答
    （RRS）論理経路を介して受取つた第２の局部
    ２進符号化情報とを経路指定する局部書込み選
    択論理装置と、 (h) 前記遠隔バスに与えるため、かつ前記遠隔バ
    スからの受取りと同時に前記遠隔制御論理装置
    により識別するため前記遠隔レジスタ装置に記
    憶された前記遠隔ISLアドレス情報を選択し、
    これにより前記遠隔制御論理装置をして前記遠
    隔ISL装置および前記局部制御論理装置におけ
    る局部RRSサイクルを開始させて前記局部ISL
    装置における遠隔RRSサイクルを開始し、前
    記局部バスに対して前記第２の２進符号化情報
    を転送するため、前記第２の局部２進符号化情
    報と、前記局部ISL装置における前記局部RRS
    サイクルに応答して前記遠隔制御論理装置によ
    り生成された前記遠隔ISL装置における遠隔
    RRSサイクルとに応答する前記遠隔ISL装置に
    おける遠隔アドレス選択論理装置とを設けるこ
    とを特徴とする論理制御システム。 １３ 遠隔のシステム間リンク（ISL）装置が遠
    隔通信バスと電気的に通信し、局部ISL装置が局
    部通信バスと電気的に通信し、前記局部ISL装置
    は前記遠隔ISL装置と電気的に通信し、かつ前記
    局部および遠隔ISL装置がそれぞれ局部および遠
    隔ISLアドレス生成装置と、局部および遠隔記憶
    的中ビツト生成装置と、局部および遠隔チヤネル
    的中ビツト生成装置と、局部および遠隔レジスタ
    装置とを有するデータ処理システムにおける局部
    および遠隔ISL装置におけるISL記憶要求
    （MRQ）論理データ・フロー経路をテストする
    ための論理制御システムにおいて、 (a) 前記局部ISL装置における局部記憶要求
    （MRQ）サイクルと局部転送サイクルを開始
    して２進符号化情報と前記遠隔ISL装置に対し
    て転送するため前記局部バスから受取つた前記
    ２進符号化情報に応答する前記局部ISL装置に
    おける第１の局部制御論理装置と、 (b) 前記遠隔ISL装置においてチヤネル的中ビツ
    ト信号の検出を禁止し、前記遠隔ISL装置にお
    ける前記遠隔記憶的中ビツト装置により生成さ
    れた記憶的中ビツト信号を検出し、これにより
    前記遠隔バスが単一バス・サイクル期間内の情
    報転送を完了するため、前記局部バスから受取
    られた出力制御指令のテスト・モード・ビツト
    に応答する前記遠隔ISL装置における遠隔サイ
    クル選択論理装置と、 (c) 前記遠隔ISL装置において遠隔MRQサイク
    ルを開始するため前記局部ISL装置における前
    記局部MRQサイクルに応答し、前記遠隔ISL
    装置における局部MRQサイクルを開始して前
    記２進符号化情報を前記局部ISL装置に転送す
    るため前記記憶的中ビツト信号の検出されたビ
    ツトに応答する前記遠隔ISL装置における遠隔
    論理制御装置と、 (d) 前記局部バスに対し与えられる前記２進符号
    化情報の転送のため、前記テスト・モード・ビ
    ツトと、前記遠隔ISL装置における前記局部
    MRQサイクルに応答して前記第１の局部制御
    論理装置により開始される前記局部ISL装置の
    遠隔MRQサイクルとに応答し、これにより前
    記第１の局部論理制御装置の制御下で前記２進
    符号化情報の前記局部バスと電気的に通信する
    記憶装置への書込みを調節する前記局部ISL装
    置における第２の局部制御論理装置とを設ける
    ことを特徴とする論理制御システム。 １４ 遠隔のシステム間リンク（ISL）装置は遠
    隔通信バスと電気的に通信し、局部ISL装置は局
    部通信バスと電気的に通信し、前記局部ISL装置
    は前記遠隔ISL装置と電気的に通信し前記局部お
    よび遠隔ISL装置はそれぞれ局部および遠隔ISL
    アドレス生成装置と、局部および遠隔記憶的中ビ
    ツト生成装置と、局部および遠隔チヤネル的中ビ
    ツト生成装置と、局部および遠隔レジスタ装置を
    有するデータ処理システムにおける局部ISL装置
    および遠隔ISL装置においてISL記憶要求
    （MRQ）および記憶応答（MRS）論理データ・
    フロー経路をテストするための論理制御システム
    において、 (a) 前記局部ISL装置において局部記憶要求
    （MRQ）サイクルと転送サイクルを開始して
    前記第１の局部２進符号化情報を前記遠隔ISL
    装置に転送するため、前記局部バスから受取ら
    れた第１の局部２進符号化情報と、前記局部記
    憶的中ビツト生成装置により生成された局部記
    憶的中ビツト信号とに応答する前記局部ISL装
    置における第１の局部制御論理装置と、 (b) 前記遠隔ISL装置におけるチヤネル的中ビツ
    ト信号の検出を禁止し、前記遠隔ISL装置にお
    ける前記遠隔ISLアドレス生成装置と前記遠隔
    記憶的中ビツト生成装置によりそれぞれ生成さ
    れた遠隔ISLアドレス信号と遠隔記憶的中ビツ
    ト信号を検出するため、前記局部バスから受取
    られた出力制御指令のテスト・モード・ビツト
    に応答する前記遠隔ISL装置における遠隔サイ
    クル選択論理装置と、 (c) 前記遠隔ISL装置において遠隔MRQサイク
    ルを開始し前記遠隔バスに対し前記遠隔ISLア
    ドレス信号を転送し、前記遠隔記憶的中ビツト
    信号の検出と同時に前記遠隔ISL装置において
    局部MRQサイクル開始して前記遠隔レジスタ
    において前記遠隔バスから受取られた前記遠隔
    ISLアドレス情報を記憶しかつ前記遠隔バスか
    ら受取つた遠隔２進符号化情報を前記局部ISL
    装置に対し転送するため、前記局部ISL装置に
    おける前記局部MRQサイクルと前記遠隔サイ
    クル選択論理装置とに応答する前記遠隔ISL装
    置における遠隔制御論理装置と、 (d) 前記局部ISL装置における前記遠隔MRQサ
    イクルに応答して前記第１の局部制御論理装置
    により前記局部ISL装置において開始された遠
    隔MRQサイクルの間前記局部バスと電気的に
    通信する局部記憶装置に対して前記遠隔２進符
    号化情報を転送するため、前記遠隔ISL装置に
    おける前記MRQサイクルに応答し、これによ
    り前記局部記憶装置からの第２の局部２進符号
    化情報の読出しを調節する前記局部ISL装置に
    おける第２の局部制御論理装置と、 (e) 前記局部ISL装置により生成された記憶制御
    ワードの記憶応答（MRQ）制御ビツトを論理
    値１に変換するため、前記局部ISL装置におけ
    る前記遠隔MRQサイクルに応答する前記局部
    ISL装置における記憶制御ワード生成装置と、 (f) 前記局部ISL装置にあつて、前記局部バスと
    電気的に通信し、前記局部制御論理装置に信号
    して前記局部ISL装置において局部MRSサイ
    クルを開始するため前記MRS制御ビツトに対
    して感応し、これにより前記局部バスから受取
    つたバスの第２半バス・サイクル（BSSHBC）
    要求と前記局部記憶装置から前記局部ISL装置
    における記憶応答（MRS）論理経路を介して
    受取つた第２の局部２進符号化情報とを経路指
    定する局部書込み選択論理装置と、 (g) 前記遠隔バスに与えるため、又前記遠隔バス
    から受取ると同時に前記遠隔制御論理装置によ
    る識別のため前記遠隔レジスタ装置に記憶され
    た前記遠隔ISLアドレス情報を選択するため、
    前記局部ISL装置における前記局部MRSサイ
    クルに応答して、前記第２局部２進符号化情報
    と、前記遠隔制御論理装置により生成された前
    記遠隔ISL装置における遠隔MRSサイクルと
    に応答し、これにより前記遠隔論理装置をして
    前記遠隔ISL装置における局部MRSサイクル
    を開始させ、前記局部制御論理装置をして前記
    局部ISL装置における遠隔MRSサイクルを開
    始させて前記局部バスに対して前記第２の２進
    符号化情報の転送を行う前記遠隔ISL装置にお
    ける遠隔アドレス選択論理装置とを設けること
    を特徴とする論理制御システム。 １５ 複数の通信バスの各々が１つのシステム間
    リンク（ISL）装置と電気的に通信し、ISL装置
    は対で電気的に通信するデータ処理システムにお
    いて、記憶装置と、周辺制御装置と、中央処理装
    置と、複数の通信バスのいずれかと電気的に通信
    するISL装置とを含むいずれかのデータ処理装置
    と１つの局部通信バスとの間での情報転送を調節
    するよう１つのISL装置が選択的に再構成され得
    るシステム間リンク（ISL）装置のアーキテクチ
    ユアにおいて、 (a) １つのアドレス指定されたISL装置が継続中
    の通信バス要求に応答する一方これ以上の通信
    バス要求を禁止し得るオン・ライン論理状態と
    停止論理状態との間で前記のアドレス指定され
    たISL装置を変換するため、前記複数の通信バ
    スの１つと電気的に通信する１つのCPUから
    の出力制御指令と通信バス要求に応答するサイ
    クル制御論理装置と、 (b) 前記複数の通信バスの前記の１つと電気的に
    通信し、前記複数の通信バス間の情報転送を調
    節するために前記複数の通信バスのいずれかか
    ら受取る２進符号化情報を記憶するための記憶
    セルの場所を有するプログラム可能記憶装置
    と、 (c) 前記CPUから受取つた構成データに従つて
    前記プログラム可能記憶装置の前記記憶セルの
    場所の選択されたものに記憶された２進符号化
    情報を変更するため前記サイクル制御論理装置
    に応答し、これにより前記複数の通信バス間の
    データ処理システム資源の動的再割当てを行う
    構成制御論理装置とを設けることを特徴とする
    システム間リンク装置。 １６ 記憶装置と周辺制御装置と中央処理装置
    （CPU）とシステム間リンク（ISL）装置とを含
    む複数のデータ処理装置に対して各々が共通情報
    経路を提供する複数の通信バスを有するデータ処
    理システムの通信バス間における情報転送のデツ
    ドロツクを検出し、隔離し、除去するための、か
    つ前記複数の通信バスの各々が１つのISL装置と
    電気的に通信し、ISL装置が対で電気的に接続さ
    れるISL装置におけるタイマー論理制御システム
    において、 (a) 前記局部ISL装置を経る情報のフローを制御
    するため前記複数の通信バスの１つの局部バス
    と電気的に通信する１つの局部ISL装置におけ
    る局部論理制御装置と、 (b) 第１のBSDCNN信号に対する応答が第１の
    予め定めた期間内に前記局部バスから受取られ
    ない場合にNAK応答を生成するため前記局部
    バスからの前記第１のBSDCNN信号に応答
    し、これにより前記局部バスと電気的に通信す
    る１つの局部CPUからの予期された応答の代
    わりに代替応答を与えてこれ以上の情報転送の
    ため前記局部バスを解放するバス・タイマー論
    理装置と、 (c) 前記遠隔バスと電気的に通信する１つの遠隔
    ISL装置により前記複数の通信バスの１つの遠
    隔バスから受取つたバス・サイクル要求に応答
    して前記局部ISL装置によつて生成され、前記
    局部バスに対してNAK応答を生成するため前
    記局部バスと電気的に通信する局部データ処理
    装置に対して発された要求と、前記局部データ
    処理装置からの予期された応答が第２の予め定
    めた期間内で受取られない場合に前記遠隔バス
    に対して前記第２の期間の満了を信号する前記
    遠隔ISL装置に対するタイマー制御信号とに応
    答し、これにより局部バス・サイクルを完了
    し、前記局部バス上のどのCPUでも前記第２
    の期間の満了を検出することを禁止する
    ISLMYDCNNタイマー論理装置と、 (d) 遠隔MRSサイクルが第３の予め定めた期間
    内に前記局部ISL装置において開始されない場
    合に前記局部論理制御装置に対して状況ビツト
    を生成するため、前記局部バスと電気的に通信
    する要求側のデータ処理装置からのバス・サイ
    クル要求に応答して前記局部論理制御装置によ
    り開始される記憶読出し要求操作の間局部
    MRQサイクルに応答し、これにより前記局部
    論理制御装置をして前記論理ISL装置における
    遠隔MRSサイクルを開始させて前記局部ISL
    装置におけるバス・サイクルを完了させ、前記
    要求側データ処理装置に対して無効記憶応答を
    表示させる記憶サイクル・タイマー論理装置
    と、 (e) 前記局部バスと電気的に通信し、ACK又は
    NAK応答が第４の予め定めた期間内に前記遠
    隔ISL装置から受取られない場合に前記局部論
    理制御装置に対して再試行状況ビツトを生成す
    るため、前記要求側データ処理装置からのバ
    ス・サイクル要求に応答して前記局部論理制御
    装置により開始される前記局部ISL装置におけ
    る局部RRQサイクルに対して応答し、これに
    より前記要求側データ処理装置に対する前記局
    部論理制御装置によるACK、NAK、又は
    WAIT応答の生成を禁止し、これ以上の情報
    転送に対して前記局部バスを解放する再試行タ
    イマー論理装置と、 (f) 前記局部バスと電気的に通信し、前記要求側
    データ処理装置からのバス・サイクル要求に応
    答して前記局部論理制御装置により生成された
    前記局部ISL装置における局部RRQサイクルに
    応答する読出し操作の間、予期された応答が第
    ５の予め定めた期間内に前記遠隔バスから受取
    られない場合に、前記局部論理制御装置に対し
    てＩ／Ｏ状況ビツト信号を生成して前記局部
    ISL装置において遠隔RRSサイクルを開始し、
    これにより前記局部論理制御装置をして前記局
    部ISL装置において遠隔RRSサイクルを開始さ
    せて前記局部ISL装置におけるバス・サイクル
    を完了し、前記要求側データ処理装置に対して
    無効応答を表示するＩ／Ｏタイマー論理装置と
    を設けることを特徴とするシステム間リンク
    （ISL）装置におけるタイマー論理制御システ
    ム。 １７ 複数個の通信バスの各々が、前記複数の通
    信バスの１つの局部バスと１つの遠隔バスとの間
    の同時の両方向の２進符号化情報の転送を調節す
    るため、記憶装置と、周辺制御装置と、中央処理
    装置と、ISL装置とを含む複数のデータ処理装置
    に対して共通の情報経路を提供するデータ処理シ
    ステムにおける複数の通信バスを電気的に接続す
    るシステム間通信制御システムにおいて、 (a) 前記局部バスと電気的に通信し、前記ISL装
    置の１つの局部ISL装置が応答すべき前記局部
    バスから受取つたバス・サイクル要求を識別す
    るため前記局部バス上のBSDCNN信号に対し
    て応答する前記局部ISLにおける局部バス制御
    論理装置と、 (b) 前記局部バスと前記遠隔バスから受取つた局
    部の２進符号化情報の前記遠隔ISL装置に対す
    る転送を制御するため、前記局部ISL装置と前
    記遠隔ISL装置からのアクテイビテイ・ビツト
    制御信号に対して応答し、前記遠隔ISL装置か
    ら受取つた２進符号化情報を前記局部ISL装置
    を介して送る局部サイクル制御論理装置と、 (c) 前記遠隔ISL装置に対して転送するため前記
    ２進符号化情報を記憶するために前記局部サイ
    クル制御論理装置に応答し、これにより前記遠
    隔ISL装置から遠隔２進符号化情報を受取るた
    め前記局部サイクル制御論理装置を解放して同
    時の両方向の情報転送を行う局部ISLインター
    フエース・レジスタ装置と、 (d) 前記遠隔バスと電気的に通信し、前記遠隔
    ISL装置が応答するべき前記遠隔バスから受取
    つたバス・サイクル応答を識別するため前記遠
    隔バス上のBSDCNN信号に応答する前記ISL
    装置の１つの遠隔ISL装置における遠隔バス制
    御論理装置と、 (e) 前記局部バスと前記遠隔バスから受取つた遠
    隔の２進符号化情報の前記局部ISL装置に対す
    る転送を制御するため前記局部ISL装置と前記
    遠隔ISL装置からのアクテイビテイ・ビツト制
    御信号に対して応答し、前記遠隔ISL装置を介
    して前記局部ISL装置から受取つた前記局部２
    進符号化情報を通過させる遠隔サイクル制御論
    理装置と、 (f) 前記局部ISL装置に対して転送するため前記
    遠隔２進符号化情報を記憶するために前記遠隔
    サイクル制御論理装置に応答し、これにより前
    記局部ISL装置から前記局部２進符号化情報を
    受取るため前記遠隔サイクル制御論理装置を解
    放して同時の両方向の情報転送を行う遠隔ISL
    インターフエース・レジスタ装置とを設けるこ
    とを特徴とするシステム間通信制御システム。
JP13999279A 1978-10-31 1979-10-31 Intersystem link logic device Granted JPS5582342A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US95638178A 1978-10-31 1978-10-31

Publications (2)

Publication Number Publication Date
JPS5582342A JPS5582342A (en) 1980-06-21
JPH0155502B2 true JPH0155502B2 (ja) 1989-11-24

Family

ID=25498165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13999279A Granted JPS5582342A (en) 1978-10-31 1979-10-31 Intersystem link logic device

Country Status (4)

Country Link
JP (1) JPS5582342A (ja)
AU (1) AU536784B2 (ja)
BE (1) BE879667A (ja)
CA (1) CA1147419A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0321694B1 (en) * 1987-12-21 1995-06-07 Bull HN Information Systems Inc. Method for a Data processing system using incompatible central processing unit/operating system combinations
IL88165A (en) * 1987-12-21 1993-01-31 Honeywell Bull Apparatus and method for a data processing system having a peer relationship among a plurality of central processing units
CN117056149B (zh) * 2023-10-08 2024-02-02 飞腾信息技术有限公司 一种内存测试方法、装置、计算设备及存储介质

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5152250A (ja) * 1974-11-01 1976-05-08 Hitachi Ltd Basukanketsugosochi
FR2296221A1 (fr) * 1974-12-27 1976-07-23 Ibm France Systeme de traitement du signal

Also Published As

Publication number Publication date
AU5232279A (en) 1980-05-15
BE879667A (fr) 1980-02-15
JPS5582342A (en) 1980-06-21
CA1147419A (en) 1983-05-31
AU536784B2 (en) 1984-05-24

Similar Documents

Publication Publication Date Title
US4231086A (en) Multiple CPU control system
US4384327A (en) Intersystem cycle control logic
US6233635B1 (en) Diagnostic/control system using a multi-level I2C bus
US4961140A (en) Apparatus and method for extending a parallel synchronous data and message bus
US4870566A (en) Scannerless message concentrator and communications multiplexer
JP2628079B2 (ja) マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置
US4130865A (en) Multiprocessor computer apparatus employing distributed communications paths and a passive task register
US4384322A (en) Asynchronous multi-communication bus sequence
US4763249A (en) Bus device for use in a computer system having a synchronous bus
US4234919A (en) Intersystem communication link
JPH04218861A (ja) 多重クラスタ信号プロセッサ
EP0139563B1 (en) Control mechanism for multiprocessor system
JPH0418340B2 (ja)
US4236209A (en) Intersystem transaction identification logic
JPH02500550A (ja) マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを管理する方法及び装置
JPH05210622A (ja) データ処理システム、データ処理システムに使用するインターフエース回路及びデータ・プロセツサ間の通信方法
US5255369A (en) Multiprocessor system with reflective memory data transfer device
AU1930388A (en) Interrupting node for providing interrupt requests to a pended bus
JPS5875232A (ja) 多重取出しバス・サイクル操作を与えるシステム
US4370708A (en) Logic system for selectively reconfiguring an intersystem communication link
US6078742A (en) Hardware emulation
JPH10124407A5 (ja)
US4521848A (en) Intersystem fault detection and bus cycle completion logic system
CA1303229C (en) Bus adapter unit for digital data processing system
JPH0626336B2 (ja) 制御リンク