JPH0155639B2 - - Google Patents
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- JPH0155639B2 JPH0155639B2 JP57177196A JP17719682A JPH0155639B2 JP H0155639 B2 JPH0155639 B2 JP H0155639B2 JP 57177196 A JP57177196 A JP 57177196A JP 17719682 A JP17719682 A JP 17719682A JP H0155639 B2 JPH0155639 B2 JP H0155639B2
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- JP
- Japan
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- controller
- address
- controllers
- main
- sub
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Safety Devices In Control Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明は、複数台の主コントローラに対し、予
備として１台の副コントローラを備えるプロセス
制御装置の改良に関するものである。
備として１台の副コントローラを備えるプロセス
制御装置の改良に関するものである。
近来は、数台の主コントローラに対し、１台の
副コントローラを備えるデユープレツクス方式が
一般に採用されており、各主コントローラは、制
御演算を行なうと共に、自己へ与えられた個有の
通信アドレスを有し、これを用いて主コントロー
ラ相互間の制御上必要とするデータの授受を行な
うものとなつている。
副コントローラを備えるデユープレツクス方式が
一般に採用されており、各主コントローラは、制
御演算を行なうと共に、自己へ与えられた個有の
通信アドレスを有し、これを用いて主コントロー
ラ相互間の制御上必要とするデータの授受を行な
うものとなつている。
また、各主コントローラおよび副コントローラ
は自己チエツク機能を備え、各主コントローラは
データ授受機能を含めた自己チエツクを行なつて
いるが、従来は、待機中の副コントローラに対し
ては通信用のアドレスが与えられておらず、いず
れかの主コントローラに障害を生じたとき、障害
を生じた主コントローラの通信アドレスを引継い
だうえ、障害を生じた主コントローラの動作を代
行するものとなつていた。
は自己チエツク機能を備え、各主コントローラは
データ授受機能を含めた自己チエツクを行なつて
いるが、従来は、待機中の副コントローラに対し
ては通信用のアドレスが与えられておらず、いず
れかの主コントローラに障害を生じたとき、障害
を生じた主コントローラの通信アドレスを引継い
だうえ、障害を生じた主コントローラの動作を代
行するものとなつていた。
このため、待機中の副コントローラは、自己チ
エツク機能を備えてはいるものゝ、データの授受
機能を含めた自己チエツクが行なえず、データの
授受機能に障害を生じた場合、これを自動的に発
見することのできない欠点を有するものとなつて
いる。
エツク機能を備えてはいるものゝ、データの授受
機能を含めた自己チエツクが行なえず、データの
授受機能に障害を生じた場合、これを自動的に発
見することのできない欠点を有するものとなつて
いる。
なお、障害を生じた主コントローラにおいても
自己チエツクを継続しており、障害が回復すれ
ば、副コントローラによる代行動作を停止させた
うえ、障害の回復したコントローラが再び制御動
作を開始するものとなつているが、一旦障害が生
ずれば、データの授受動作を完全に停止するた
め、データの授受機能を含めた自己チエツクが行
なえず、障害の回復判定が不完全となる欠点を生
じている。
自己チエツクを継続しており、障害が回復すれ
ば、副コントローラによる代行動作を停止させた
うえ、障害の回復したコントローラが再び制御動
作を開始するものとなつているが、一旦障害が生
ずれば、データの授受動作を完全に停止するた
め、データの授受機能を含めた自己チエツクが行
なえず、障害の回復判定が不完全となる欠点を生
じている。
また、通信アドレスの設定は、従来メモリに対
するデータの格納により行なつており、設定した
アドレスは変更が困難であり、主コントローラ相
互間において互換性が欠除する欠点も生じてい
る。
するデータの格納により行なつており、設定した
アドレスは変更が困難であり、主コントローラ相
互間において互換性が欠除する欠点も生じてい
る。
本発明は、従来のかゝる諸欠点を根本的に排除
する目的を有し、上述のプロセス制御装置におい
て、待機中のデータ授受に用いる通信用の待機ア
ドレスを格納したメモリを各主コントローラおよ
び副コントローラへ設けると共に、通信アドレス
を設定するアドレス設定器を各主コントローラへ
設けたうえ、副コントローラに対してはケーブル
により動作の代行時に用いる通信アドレスを与え
るものとし、かつ、各主コントローラおよび副コ
ントローラに対し、動作状態と待機状態とを指示
する制御信号を各個の布線により与えるものとし
た極めて効果的な、プロセス制御装置を提供する
ものである。
する目的を有し、上述のプロセス制御装置におい
て、待機中のデータ授受に用いる通信用の待機ア
ドレスを格納したメモリを各主コントローラおよ
び副コントローラへ設けると共に、通信アドレス
を設定するアドレス設定器を各主コントローラへ
設けたうえ、副コントローラに対してはケーブル
により動作の代行時に用いる通信アドレスを与え
るものとし、かつ、各主コントローラおよび副コ
ントローラに対し、動作状態と待機状態とを指示
する制御信号を各個の布線により与えるものとし
た極めて効果的な、プロセス制御装置を提供する
ものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は全構成を示すブロツク図であり、主コ
ントローラMDC1，MDC2、副コントローラBDC
および切替部SW1，SW2とが設けてあると共に、
この例では、主コントローラMDC1，MDC2の動
作状態を監視し、切替部SW1，SW2に対して指令
を与えるデイレクタDRTが設けてあり、各々に
はマイクロプロセツサ等のプロセツサCPUm1，
CPUm2，CPUb，CPUs1、CPUs2，CPUdが備え
られ、固定メモリROMm1，ROMm2，ROMb、
ROMs1，ROMs2，ROMdへ格納された命令に基
づき各々が所定の動作を実行するものとなつてい
る。
ントローラMDC1，MDC2、副コントローラBDC
および切替部SW1，SW2とが設けてあると共に、
この例では、主コントローラMDC1，MDC2の動
作状態を監視し、切替部SW1，SW2に対して指令
を与えるデイレクタDRTが設けてあり、各々に
はマイクロプロセツサ等のプロセツサCPUm1，
CPUm2，CPUb，CPUs1、CPUs2，CPUdが備え
られ、固定メモリROMm1，ROMm2，ROMb、
ROMs1，ROMs2，ROMdへ格納された命令に基
づき各々が所定の動作を実行するものとなつてい
る。
また、主コントローラMDC1，MDC2は、イン
ターフエイスＩ／Fm1，Ｉ／Fm2およびアナログ
信号とデイジタル信号との変換機能等を有する入
出力回路Ｉ／Om1，Ｉ／Om2を介し、プロセス
における流量計等のセンサSS1，SS2の出力を受
け取ると共に、プロセスにおけるモータ弁MV1，
MV2に対する制御出力の送出を行なつており、
センサSS1，SS2の出力に基づく制御演算を可変
メモリRAMm1，RAMm2に対するデータのアク
セスを行ないながら実行し、これに基づいて制御
出力の出力値を決定のうえ、これによつてプロセ
スに対する制御動作を行なつている。
ターフエイスＩ／Fm1，Ｉ／Fm2およびアナログ
信号とデイジタル信号との変換機能等を有する入
出力回路Ｉ／Om1，Ｉ／Om2を介し、プロセス
における流量計等のセンサSS1，SS2の出力を受
け取ると共に、プロセスにおけるモータ弁MV1，
MV2に対する制御出力の送出を行なつており、
センサSS1，SS2の出力に基づく制御演算を可変
メモリRAMm1，RAMm2に対するデータのアク
セスを行ないながら実行し、これに基づいて制御
出力の出力値を決定のうえ、これによつてプロセ
スに対する制御動作を行なつている。
なお、主コントローラMDC1，MDC2には、プ
ロセツサCPUm1，CPUm2の動作を監視するため
のウオツチドツグタイマWDTm1，WDTm2が設
けてあり、これによる監視出力と、プロセツサ
CPUm1，CPUm2が定期的に行なう自己診断の結
果とを、ORゲートGm1，Gm2を介して切替部
SW1，SW2へ送出すると共に、可変メモリ
RAMm1，RAMm2内の制御上必要とするデータ
ベースをバツフアメモリBFMm1，BFMm2を介
して切替部SW1，SW2へ送出するものとなつてい
る。
ロセツサCPUm1，CPUm2の動作を監視するため
のウオツチドツグタイマWDTm1，WDTm2が設
けてあり、これによる監視出力と、プロセツサ
CPUm1，CPUm2が定期的に行なう自己診断の結
果とを、ORゲートGm1，Gm2を介して切替部
SW1，SW2へ送出すると共に、可変メモリ
RAMm1，RAMm2内の制御上必要とするデータ
ベースをバツフアメモリBFMm1，BFMm2を介
して切替部SW1，SW2へ送出するものとなつてい
る。
このほか、主コントローラMDC1，MDC2およ
び副コントローラBDCには、伝送回路SRm1，
SRm2，SRbが設けてあり、これらを介し、伝送
路Ｌにより制御上必要とするデータの授受を行な
うものとなつている。
び副コントローラBDCには、伝送回路SRm1，
SRm2，SRbが設けてあり、これらを介し、伝送
路Ｌにより制御上必要とするデータの授受を行な
うものとなつている。
一方、切替部SW1，SW2は、インターフエイス
Ｉ／Fs1，Ｉ／Fs2を介してバツフアメモリ
BFMm1，BFMm2からのデータベースを周期的
に受け取り、これを可変メモリRAMs1，RAMs2
へ逐次更新のうえ格納しており、主コントローラ
MDC1，MDC2の障害発生に備えている。
Ｉ／Fs1，Ｉ／Fs2を介してバツフアメモリ
BFMm1，BFMm2からのデータベースを周期的
に受け取り、これを可変メモリRAMs1，RAMs2
へ逐次更新のうえ格納しており、主コントローラ
MDC1，MDC2の障害発生に備えている。
これらに対し、副コントローラBDCは、常時
待機状態にあるが、主コントローラMDC1または
MDC2の障害発生に応じてORゲートGm1または
Gm2から送出される障害信号を、インターフエ
イスＩ／Fs1またはＩ／Fs2を介してプロセツサ
CPUs1またはCPUs2が受け取つたとき、インター
フエイスＩ／Fs1またはＩ／Fs2および副コントロ
ーラBDCのインターフエイスＩ／Fb1を経て、可
変メモリRAMs1またはRAMs2からデータベース
の転送を受け、これを自己の可変メモリRAMb
へ格納のうえ、この内容にしたがつて制御動作を
開始し、インターフエイスＩ／Fb2および入出力
回路Ｉ／Om1，Ｉ／Om2と同様の入出力回路
Ｉ／Obを介し、センサSS1またはSS2からの出力
を受け取ると共に、制御演算を行なつて制御出力
の出力値を決定し、これをモータ弁MV1または
MV2に対して送出するものとなつている。
待機状態にあるが、主コントローラMDC1または
MDC2の障害発生に応じてORゲートGm1または
Gm2から送出される障害信号を、インターフエ
イスＩ／Fs1またはＩ／Fs2を介してプロセツサ
CPUs1またはCPUs2が受け取つたとき、インター
フエイスＩ／Fs1またはＩ／Fs2および副コントロ
ーラBDCのインターフエイスＩ／Fb1を経て、可
変メモリRAMs1またはRAMs2からデータベース
の転送を受け、これを自己の可変メモリRAMb
へ格納のうえ、この内容にしたがつて制御動作を
開始し、インターフエイスＩ／Fb2および入出力
回路Ｉ／Om1，Ｉ／Om2と同様の入出力回路
Ｉ／Obを介し、センサSS1またはSS2からの出力
を受け取ると共に、制御演算を行なつて制御出力
の出力値を決定し、これをモータ弁MV1または
MV2に対して送出するものとなつている。
このほか、デイレクタDRTは、インターフエ
イスＩ／Fs1，Ｉ／Fs2および自己のインターフエ
イスＩ／Fdを介し、ORゲートGm1，Gm2からの
障害信号を監視する一方、障害信号が生じたとき
には、切替部SW1またはSW2に対し、可変メモリ
RAMs1またはRAMs2内の制御上必要とするデー
タベースを副コントローラBDCに対して転送さ
せるための転送指令を送出すると共に、インター
フエイスＩ／Fdを介して切替部SW1またはSW2
内のスイツチS1またはS2を制御し、今まで主コン
トローラMDC1またはMDC2の制御出力を選択し
ていた状態から、副コントローラBDCの制御出
力を選択する状態へ切替えを行なわせるものとな
つており、これらの状況は、逐次可変メモリ
RAMdへ格納され、現在どのコントローラが制
御動作を実行中かの情報が保持されるものとなつ
ている。
イスＩ／Fs1，Ｉ／Fs2および自己のインターフエ
イスＩ／Fdを介し、ORゲートGm1，Gm2からの
障害信号を監視する一方、障害信号が生じたとき
には、切替部SW1またはSW2に対し、可変メモリ
RAMs1またはRAMs2内の制御上必要とするデー
タベースを副コントローラBDCに対して転送さ
せるための転送指令を送出すると共に、インター
フエイスＩ／Fdを介して切替部SW1またはSW2
内のスイツチS1またはS2を制御し、今まで主コン
トローラMDC1またはMDC2の制御出力を選択し
ていた状態から、副コントローラBDCの制御出
力を選択する状態へ切替えを行なわせるものとな
つており、これらの状況は、逐次可変メモリ
RAMdへ格納され、現在どのコントローラが制
御動作を実行中かの情報が保持されるものとなつ
ている。
なお、デイレクタDRTのインターフエイス
Ｉ／Fdからは、各コントローラMDC1，MDC2，
BDCの各インターフエイスＩ／Fm1，Ｉ／Fm2，
Ｉ／Fb2および伝送回路SRm1，SRm2，SRbに対
し、各個の布線Wm1，Wm2，Wbを介して制御
信号が送出され、これによつて動作状態と待機状
態とのいずれかゞ指令される一方、インターフエ
イスＩ／Fdから副コントローラBDCの伝送回路
SRbに対し、フラツトケーブル等のケーブルCB
を介して代行動作時に用いる障害を生じた主コン
トローラの通信アドレスを与えるものとなつてい
る。
Ｉ／Fdからは、各コントローラMDC1，MDC2，
BDCの各インターフエイスＩ／Fm1，Ｉ／Fm2，
Ｉ／Fb2および伝送回路SRm1，SRm2，SRbに対
し、各個の布線Wm1，Wm2，Wbを介して制御
信号が送出され、これによつて動作状態と待機状
態とのいずれかゞ指令される一方、インターフエ
イスＩ／Fdから副コントローラBDCの伝送回路
SRbに対し、フラツトケーブル等のケーブルCB
を介して代行動作時に用いる障害を生じた主コン
トローラの通信アドレスを与えるものとなつてい
る。
第２図および第３図は、伝送回路SRm1，
SRm2，およびSRbの詳細を示すブロツク図であ
り、マイクロプロセツサ等のプロセツサCPUsr
を中心とし、固定メモリROMsr，可変メモリ
RAMsr、伝送路ＬとのインターフエイスＩ／
Fsr1、プロセツサCPUm1，CPUm2，CPUbとの
インターフエイスＩ／Fsr2および、デイレクタ
DRTからの制御信号CSに対するインターフエイ
スＩ／Fsr3が周辺に配され、これらが母線BUS
により接続されており、固定メモリROMsrへ格
納された命令に基づき、所定のデータを可変メモ
リRAMsrへアクセスしながらプロセツサCPUsr
が通信動作を行なうものとなつている。
SRm2，およびSRbの詳細を示すブロツク図であ
り、マイクロプロセツサ等のプロセツサCPUsr
を中心とし、固定メモリROMsr，可変メモリ
RAMsr、伝送路ＬとのインターフエイスＩ／
Fsr1、プロセツサCPUm1，CPUm2，CPUbとの
インターフエイスＩ／Fsr2および、デイレクタ
DRTからの制御信号CSに対するインターフエイ
スＩ／Fsr3が周辺に配され、これらが母線BUS
により接続されており、固定メモリROMsrへ格
納された命令に基づき、所定のデータを可変メモ
リRAMsrへアクセスしながらプロセツサCPUsr
が通信動作を行なうものとなつている。
ただし、待機状態においてデータ授受の通信動
作に使用する待機アドレスが固定メモリROMsr
に格納されている一方、第２図においては、集積
回路用等のソケツトSKへ装着されたスイツチ群
またはジヤンパ端子群等を用いたアドレス設定器
ADSが設けてあり、これによつて、動作状態に
おける通信動作に使用する個有の通信アドレスが
設定されるものとなつており、第３図において
は、前述と同様のソケツトSKへ装着されたプラ
グによりケーブルCBが接続され、これによつて
アドレス信号ADRが直接母線BUSへ与えられる
ものとなつている。
作に使用する待機アドレスが固定メモリROMsr
に格納されている一方、第２図においては、集積
回路用等のソケツトSKへ装着されたスイツチ群
またはジヤンパ端子群等を用いたアドレス設定器
ADSが設けてあり、これによつて、動作状態に
おける通信動作に使用する個有の通信アドレスが
設定されるものとなつており、第３図において
は、前述と同様のソケツトSKへ装着されたプラ
グによりケーブルCBが接続され、これによつて
アドレス信号ADRが直接母線BUSへ与えられる
ものとなつている。
また、第２図に示す主コントローラMDC1，
MDC2の伝送回路SRm1，SRm2においては、制
御信号CSにより制御動作を指令されているとき、
プロセツサCPUsrがアドレス設定器ADSにより
与えられている通信アドレスを用いて通信動作を
行ない、プロセツサCPUm1，CPUm2側からのデ
ータを所定のフオーマツトとしたうえ伝送路Ｌへ
送信する一方、伝送路Ｌから受信したデータを解
読のうえ、プロセツサCPUm1，CPUm2側へ送出
するものとなつており、障害の発生に応じて制御
信号CSにより待機状態が指令されているときに
は、固定メモリROMsrへ格納されている待機ア
ドレスを用いて前述と同様の通信動作を行なうも
のとなつている。
MDC2の伝送回路SRm1，SRm2においては、制
御信号CSにより制御動作を指令されているとき、
プロセツサCPUsrがアドレス設定器ADSにより
与えられている通信アドレスを用いて通信動作を
行ない、プロセツサCPUm1，CPUm2側からのデ
ータを所定のフオーマツトとしたうえ伝送路Ｌへ
送信する一方、伝送路Ｌから受信したデータを解
読のうえ、プロセツサCPUm1，CPUm2側へ送出
するものとなつており、障害の発生に応じて制御
信号CSにより待機状態が指令されているときに
は、固定メモリROMsrへ格納されている待機ア
ドレスを用いて前述と同様の通信動作を行なうも
のとなつている。
これに対し、第３図に示す副コントローラ
BDCの伝送回路SRbにおいては、制御信号CSに
より待機状態を指令されているとき、固定メモリ
ROMsrへ格納されている待機アドレスを用いて
通信動作を行なう一方、いずれかの主コントロー
ラに障害を生じ、制御信号CSにより代行の動作
状態を指令されゝば、アドレス信号ADRにより
与えられる障害を生じた主コントローラの通信ア
ドレスを可変メモリRAMsrへ格納のうえ、これ
を用いて通信動作を行なうものとなつている。
BDCの伝送回路SRbにおいては、制御信号CSに
より待機状態を指令されているとき、固定メモリ
ROMsrへ格納されている待機アドレスを用いて
通信動作を行なう一方、いずれかの主コントロー
ラに障害を生じ、制御信号CSにより代行の動作
状態を指令されゝば、アドレス信号ADRにより
与えられる障害を生じた主コントローラの通信ア
ドレスを可変メモリRAMsrへ格納のうえ、これ
を用いて通信動作を行なうものとなつている。
なお、通信アドレスおよび待機アドレスは、通
信に使用する信号のフオーマツト上、受信先と送
信先とを示すために使用される。
信に使用する信号のフオーマツト上、受信先と送
信先とを示すために使用される。
このため、主コントローラMDC1，MDC2が正
常な場合は、伝送回路SRm1，SRm2のデータ授
受機能を含めた自己チエツクが行なわれる一方、
副コントローラBDCにおいては、待機アドレス
を用いたうえ、伝送回路SRbのデータ授受機能を
含めた自己チエツクを行なうことが可能となる。
常な場合は、伝送回路SRm1，SRm2のデータ授
受機能を含めた自己チエツクが行なわれる一方、
副コントローラBDCにおいては、待機アドレス
を用いたうえ、伝送回路SRbのデータ授受機能を
含めた自己チエツクを行なうことが可能となる。
また、障害を生じた主コントローラにおいて
は、待機アドレスを用いたうえ、データ授受機能
を含めた自己チエツクが行なわれるものとなり、
全機能に対する障害回復の発見が可能となり、副
コントローラBDCによる代行動作を停止させ、
初期状態へ復旧する動作が確実に行なわれるもの
となる。
は、待機アドレスを用いたうえ、データ授受機能
を含めた自己チエツクが行なわれるものとなり、
全機能に対する障害回復の発見が可能となり、副
コントローラBDCによる代行動作を停止させ、
初期状態へ復旧する動作が確実に行なわれるもの
となる。
第４図は、伝送回路SRm1，SRm2，SRbのプ
ロセツサCPUsrによる制御動作の状況を示すフ
ローチヤートであり、制御信号CSにより“動作
状態？”を判断し、これがYESであれば、ソケ
ツト“SKのデータを読み取る”を行ない、各ビ
ツトがすべて論理値の“０”以外であつて“設定
値あり？”がYESとなれば、“設定値を通信アド
レスとする”を行なつたうえ、再度制御信号CS
により“動作状態？”を判断し、これがYESで
あれば“通信によるデータの授受”を行なう。
ロセツサCPUsrによる制御動作の状況を示すフ
ローチヤートであり、制御信号CSにより“動作
状態？”を判断し、これがYESであれば、ソケ
ツト“SKのデータを読み取る”を行ない、各ビ
ツトがすべて論理値の“０”以外であつて“設定
値あり？”がYESとなれば、“設定値を通信アド
レスとする”を行なつたうえ、再度制御信号CS
により“動作状態？”を判断し、これがYESで
あれば“通信によるデータの授受”を行なう。
また、第２図の“動作状態？”がNOであれ
ば、“待機アドレスを使用”のうえ、更に“動作
状態？”を判断し、これのNOに応じ“データの
授受を含む自己チエツク”を行なう。
ば、“待機アドレスを使用”のうえ、更に“動作
状態？”を判断し、これのNOに応じ“データの
授受を含む自己チエツク”を行なう。
なお、動作状態を指定する制御信号CSを“０”
待機状態を指定する制御信号CSを論理値の“１”
としておけば、若し、布線Wm1，Wm2が断線を
生じても、主コントローラMDC1，MDC2の伝送
回路SRm1，SRm2は、“動作状態？”をYESと判
断するため自動的に待機状態へ移行することな
く、好適であり、副コントローラBDCの伝送回
路SRbにおいては、ソケツトSKへ与えるアドレ
ス信号ADRの設定値がすべて“０”のとき“設
定値あり？”がNOとなり、“待機アドレスを使
用”へ移行して待機状態を継続するため、若し、
ケーブルCBに断線を生じても、待機状態を継続
するものとなつて好適である。
待機状態を指定する制御信号CSを論理値の“１”
としておけば、若し、布線Wm1，Wm2が断線を
生じても、主コントローラMDC1，MDC2の伝送
回路SRm1，SRm2は、“動作状態？”をYESと判
断するため自動的に待機状態へ移行することな
く、好適であり、副コントローラBDCの伝送回
路SRbにおいては、ソケツトSKへ与えるアドレ
ス信号ADRの設定値がすべて“０”のとき“設
定値あり？”がNOとなり、“待機アドレスを使
用”へ移行して待機状態を継続するため、若し、
ケーブルCBに断線を生じても、待機状態を継続
するものとなつて好適である。
このほか、ソケツトSKを用いることにより、
副コントローラBDCを主コントローラMDC1，
MDC2と同一構成にしておけば、これらの間の互
換性が実現すると共に、アドレス設定器ADSを
用いることにより、主コントローラMDC1，
MDC2に対する通信アドレスの変更設定が自在と
なり、相互間の互換性が実現する。
副コントローラBDCを主コントローラMDC1，
MDC2と同一構成にしておけば、これらの間の互
換性が実現すると共に、アドレス設定器ADSを
用いることにより、主コントローラMDC1，
MDC2に対する通信アドレスの変更設定が自在と
なり、相互間の互換性が実現する。
たゞし、プロセツサCPUsr、固定メモリ
ROMsr、可変メモリRAMsr等の機能を、プロセ
ツサCPUm1，CPUm2，CPUb、固定メモリ
ROMm1，ROMm2，ROMb、可変メモリ
RAMm1，RAMm2，RAMsrへ統合しても同様
であり、デイレクタDRTの機能を切替部SW1，
SW2へ付与することもできる等、本発明は種々の
変形が自在である。
ROMsr、可変メモリRAMsr等の機能を、プロセ
ツサCPUm1，CPUm2，CPUb、固定メモリ
ROMm1，ROMm2，ROMb、可変メモリ
RAMm1，RAMm2，RAMsrへ統合しても同様
であり、デイレクタDRTの機能を切替部SW1，
SW2へ付与することもできる等、本発明は種々の
変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、待機状態のコントローラにおいても、データ
の授受機能を含めた自己チエツクが自在となり、
データ授受機能の障害発見が可能となるうえ、各
コントローラ相互間の互換性が実現し、コントロ
ーラの相互間においてデータの授受を行なう各種
のプロセス制御装置において顕著な効果が得られ
る。
ば、待機状態のコントローラにおいても、データ
の授受機能を含めた自己チエツクが自在となり、
データ授受機能の障害発見が可能となるうえ、各
コントローラ相互間の互換性が実現し、コントロ
ーラの相互間においてデータの授受を行なう各種
のプロセス制御装置において顕著な効果が得られ
る。
図は本発明の実施例を示し、第１図は全構成の
ブロツク図、第２図および第３図は伝送回路のブ
ロツク図、第４図は伝送回路のプロセツサによる
制御動作のフローチヤートである。 MDC1，MDC2……主コントローラ、BDC……
副コントローラ、SW1，SW2……切替部、
SRm1，SRm2，SRb……伝送回路、CPUsr……
プロセツサ、ROMsr……固定メモリ、RAMsr…
…可変メモリ、Ｉ／Fsr1，Ｉ／Fsr2，Ｉ／Fsr3…
…インターフエイス、Ｌ……伝送路、CS……制
御信号、ADR……アドレス信号、Wm1，Wm2，
Wb……布線、CB……ケーブル、SK……ソケツ
ト、ADS……アドレス設定器。
ブロツク図、第２図および第３図は伝送回路のブ
ロツク図、第４図は伝送回路のプロセツサによる
制御動作のフローチヤートである。 MDC1，MDC2……主コントローラ、BDC……
副コントローラ、SW1，SW2……切替部、
SRm1，SRm2，SRb……伝送回路、CPUsr……
プロセツサ、ROMsr……固定メモリ、RAMsr…
…可変メモリ、Ｉ／Fsr1，Ｉ／Fsr2，Ｉ／Fsr3…
…インターフエイス、Ｌ……伝送路、CS……制
御信号、ADR……アドレス信号、Wm1，Wm2，
Wb……布線、CB……ケーブル、SK……ソケツ
ト、ADS……アドレス設定器。
Claims (1)
- １ 制御演算を行ないかつ自己へ与えられた個有
の通信アドレスを用い相互間において制御上のデ
ータ授受を行なう複数の主コントローラと、該各
主コントローラからデータベースの転送を受ける
メモリを備え前記各主コントローラと対応して設
けられた切替部と、前記各主コントローラのいず
れかに障害を生じたときこれと対応する前記切替
部から前記データベースの転送を受け障害を生じ
た前記主コントローラの動作を代行する副コント
ローラとからなるプロセス制御装置において、前
記各主コントローラおよび副コントローラに設け
た待機中の前記データ授受に用いる通信用の待機
アドレスを格納したメモリと、前記各主コントロ
ーラに設けた動作中の前記データ授受に用いる前
記通信アドレスを設定するアドレス設定器と、前
記副コントローラに対して前記動作の代行時に用
いる前記通信アドレスを与えるケーブルと、前記
各主コントローラおよび副コントローラに対して
動作状態と待機状態とを指示する制御信号用の前
記各主コントローラおよび副コントローラ毎に設
けた布線とを備えたことを特徴とするプロセス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177196A JPS5966712A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177196A JPS5966712A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966712A JPS5966712A (ja) | 1984-04-16 |
| JPH0155639B2 true JPH0155639B2 (ja) | 1989-11-27 |
Family
ID=16026854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177196A Granted JPS5966712A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966712A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110034U (ja) * | 1984-06-21 | 1986-01-21 | 日立電線株式会社 | ケ−ブル収納トラフ |
| JP5924616B2 (ja) * | 2012-04-13 | 2016-05-25 | 株式会社日立製作所 | 冗長化無線制御システム |
-
1982
- 1982-10-08 JP JP57177196A patent/JPS5966712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5966712A (ja) | 1984-04-16 |
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