JPH0155781B2 - - Google Patents
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- JPH0155781B2 JPH0155781B2 JP58058591A JP5859183A JPH0155781B2 JP H0155781 B2 JPH0155781 B2 JP H0155781B2 JP 58058591 A JP58058591 A JP 58058591A JP 5859183 A JP5859183 A JP 5859183A JP H0155781 B2 JPH0155781 B2 JP H0155781B2
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- Japan
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- input
- coupled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/003—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using superconductive devices
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- Logic Circuits (AREA)
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Description
【発明の詳細な説明】
本発明は、ジヨセフソン素子を用いた論理回
路、特にジヨセフソン素子を用いた記憶装置の記
憶セルの選択に適したデコーダ回路に関するもの
である。
路、特にジヨセフソン素子を用いた記憶装置の記
憶セルの選択に適したデコーダ回路に関するもの
である。
従来、ジヨセフソン素子を用いたデコーダ回路
としてツリーデコーダ（文献１：W.H.Henkels
and H.H.Zappe、IEEE J.Solid−State
Circuits、Vol、SC−13、No.5、pp.591−600、
1978）、ループデコーダ（文献２：S.M.Farris、
IEEE J.Solid−State Circuits、Vol.SC−14、
No.4、pp 699−707、1979）、カレントステアリ
ングフリツプフロツプデコーダ（文献３：R.F.
Broom、P.Gueret、W.Kotyczka、T.O.Mohr、
A.Moser、A.OOsenburg and P.Wolf、IEEE J.
Solid−State Circuits、Vol.SC−14、No.4、
pp.690−699、1979）、ラツチデコーダ（文献４：
Japanes Journal of Applied Physics、Vol.21
Supplement 12−１、pp 307−310、1982）等が
知られている。これらのデコーダは、いずれも磁
界結合形ゲート回路を用いたフリツプフロツプ回
路や論理積回路を基本回路として構成されてい
る。
としてツリーデコーダ（文献１：W.H.Henkels
and H.H.Zappe、IEEE J.Solid−State
Circuits、Vol、SC−13、No.5、pp.591−600、
1978）、ループデコーダ（文献２：S.M.Farris、
IEEE J.Solid−State Circuits、Vol.SC−14、
No.4、pp 699−707、1979）、カレントステアリ
ングフリツプフロツプデコーダ（文献３：R.F.
Broom、P.Gueret、W.Kotyczka、T.O.Mohr、
A.Moser、A.OOsenburg and P.Wolf、IEEE J.
Solid−State Circuits、Vol.SC−14、No.4、
pp.690−699、1979）、ラツチデコーダ（文献４：
Japanes Journal of Applied Physics、Vol.21
Supplement 12−１、pp 307−310、1982）等が
知られている。これらのデコーダは、いずれも磁
界結合形ゲート回路を用いたフリツプフロツプ回
路や論理積回路を基本回路として構成されてい
る。
第１図は従来から知られている磁界結合形ゲー
ト回路の等価回路を示している。即ち磁界結合形
ゲート回路は、ジヨセフソン素子１１，１２とイ
ンダクタンス１３，１４とから構成される閉ルー
プ１５と、インダクタンス１３，１４に近接して
配置されインダクタンス１３，１４と磁気的な結
合を有するインダクタンス１６，１７に接続され
た制御線１８とで構成され、インダクタンス１
３，１４とインダクタンス１６，１７との磁気的
な結合によりジヨセフソン素子１１，１２をスイ
ツチさせ、ゲート線１９に流すゲート電流のオン
（ON）、オフ（OFF）を制御する回路である。従
つて、従来の磁界結合形論理回路を用いて構成し
た回路では、インダクタンスが負荷となるためゲ
ート回路のスイツチングが高速に行えないという
欠点があつた。さらに回路の高集積化を行う場
合、所望の磁界結合を得るためにインダクタンス
部をあまり小さくできないので回路の高集積化が
難しいという欠点があつた。
ト回路の等価回路を示している。即ち磁界結合形
ゲート回路は、ジヨセフソン素子１１，１２とイ
ンダクタンス１３，１４とから構成される閉ルー
プ１５と、インダクタンス１３，１４に近接して
配置されインダクタンス１３，１４と磁気的な結
合を有するインダクタンス１６，１７に接続され
た制御線１８とで構成され、インダクタンス１
３，１４とインダクタンス１６，１７との磁気的
な結合によりジヨセフソン素子１１，１２をスイ
ツチさせ、ゲート線１９に流すゲート電流のオン
（ON）、オフ（OFF）を制御する回路である。従
つて、従来の磁界結合形論理回路を用いて構成し
た回路では、インダクタンスが負荷となるためゲ
ート回路のスイツチングが高速に行えないという
欠点があつた。さらに回路の高集積化を行う場
合、所望の磁界結合を得るためにインダクタンス
部をあまり小さくできないので回路の高集積化が
難しいという欠点があつた。
一方前記の欠点を補う回路として、抵抗とジヨ
セフソン素子とからだけでゲート回路を構成した
抵抗結合形ゲート回路が知られている。しかし抵
抗結合形ゲート回路は負荷数を増すことが難し
く、又ゲート回路を構成する基本回路である論理
積回路では入出力信号の分離を行うことが難しい
ため抵抗結合形ゲート回路を用いたデコーダ回路
の例は末だ見られない。
セフソン素子とからだけでゲート回路を構成した
抵抗結合形ゲート回路が知られている。しかし抵
抗結合形ゲート回路は負荷数を増すことが難し
く、又ゲート回路を構成する基本回路である論理
積回路では入出力信号の分離を行うことが難しい
ため抵抗結合形ゲート回路を用いたデコーダ回路
の例は末だ見られない。
本発明の目的は、回路のインダクタンスを小さ
くして、高速で動作する抵抗結合形ジヨセフソン
デコーダ回路を提供することにある。
くして、高速で動作する抵抗結合形ジヨセフソン
デコーダ回路を提供することにある。
本発明の他の目的は、回路からインダクタンス
部を除くことによつて回路の高集積化を実現した
抵抗結合形ジヨセフソンデコーダ回路を提供する
ことにある。
部を除くことによつて回路の高集積化を実現した
抵抗結合形ジヨセフソンデコーダ回路を提供する
ことにある。
本発明のさらに他の目的は、ダンピング抵抗を
付加してジヨセフソン素子がスイツチする時の振
動を除いてスイツチング速度の高速化を実現した
抵抗結合形ジヨセフソンデコーダ回路を供給する
ことにある。
付加してジヨセフソン素子がスイツチする時の振
動を除いてスイツチング速度の高速化を実現した
抵抗結合形ジヨセフソンデコーダ回路を供給する
ことにある。
本発明によれば、抵抗とジヨセフソン接合素子
とから構成され、２つ以上の入力信号の論理積を
行なう論理積ゲート部と、入力信号と出力信号の
分離を行なう入出力分離回路部と、出力信号を負
荷へ供給する出力回路部と、前記論理積ゲート部
と前記入出力分離回路部とを結ぶダンピング抵抗
とからなる抵抗結合形論理積回路を複数段階段構
造状に配置し、前段の前記抵抗結合形論理積回路
の出力信号と外部から与えられるｎ桁の外部信号
の少くとも一つ以上を前記論理積ゲート部へ接続
して２つ以上の信号の論理積を取ることにより前
記ｎ桁の外部信号のデコードを行い、最終段の2n
個の前記抵抗結合形論理積回路の一つを選択して
2n個の外部負荷回路の一つへ出力信号を与えるこ
とを特徴とする抵抗結合形ジヨセフソンデコーダ
が得られる。
とから構成され、２つ以上の入力信号の論理積を
行なう論理積ゲート部と、入力信号と出力信号の
分離を行なう入出力分離回路部と、出力信号を負
荷へ供給する出力回路部と、前記論理積ゲート部
と前記入出力分離回路部とを結ぶダンピング抵抗
とからなる抵抗結合形論理積回路を複数段階段構
造状に配置し、前段の前記抵抗結合形論理積回路
の出力信号と外部から与えられるｎ桁の外部信号
の少くとも一つ以上を前記論理積ゲート部へ接続
して２つ以上の信号の論理積を取ることにより前
記ｎ桁の外部信号のデコードを行い、最終段の2n
個の前記抵抗結合形論理積回路の一つを選択して
2n個の外部負荷回路の一つへ出力信号を与えるこ
とを特徴とする抵抗結合形ジヨセフソンデコーダ
が得られる。
以下図面を参照して本発明のさらに詳細な説明
を行なう。
を行なう。
第２図は本発明による抵抗結合形ジヨセフソン
デコーダ回路の原理を説明するための図で、デコ
ーダを構成する基本回路である抵抗結合形論理積
回路の一例をブロツク図で示したものである。図
では、入力信号数が２の場合を示してある。第２
図に示した本発明による抵抗結合形論理積回路
は、２つの入力信号の論理積を取る論理積ゲート
部３１と、入力信号と出力信号の分離を行なう入
出力分離回路部３２と、出力端子に接続される負
荷回路を駆動する出力回路３３と、前述した論理
積ゲート部３１と入出力分離回路部３２との間に
接続されるダイピング抵抗３４とから構成され
る。デコードすべき桁信号と前段の抵抗結合形論
理積回路の出力信号は、端子３５，３６とから論
理積ゲート部３１へ入力され、出力回路部３３か
らの出力信号は端子３７から取り出され、次段の
抵抗結合形論理積回路もしくは外部負荷回路を駆
動する。ダイピング抵抗３４は、論理積ゲート部
３１がスイツチした時に生じる振動を除いて高速
のスイツチ動作を行なわせるためのもので、その
抵抗値は、入力信号線の終端条件に対する影響が
許容できる程度の値に設定される。即ち、論理積
ゲート部３１では入出力分離が行なわれていない
ので、論理積ゲート部３１の内部抵抗とダンピン
グ抵抗３４と入出力分離回路部３２の入力抵抗が
入力信号の負荷抵抗に加転されるからである。な
お論理積ゲート部の入力信号数を３以上とする場
合には、出力回路部３３の負荷駆動能力を必要な
負荷数が取れる様に増大させる必要がある。
デコーダ回路の原理を説明するための図で、デコ
ーダを構成する基本回路である抵抗結合形論理積
回路の一例をブロツク図で示したものである。図
では、入力信号数が２の場合を示してある。第２
図に示した本発明による抵抗結合形論理積回路
は、２つの入力信号の論理積を取る論理積ゲート
部３１と、入力信号と出力信号の分離を行なう入
出力分離回路部３２と、出力端子に接続される負
荷回路を駆動する出力回路３３と、前述した論理
積ゲート部３１と入出力分離回路部３２との間に
接続されるダイピング抵抗３４とから構成され
る。デコードすべき桁信号と前段の抵抗結合形論
理積回路の出力信号は、端子３５，３６とから論
理積ゲート部３１へ入力され、出力回路部３３か
らの出力信号は端子３７から取り出され、次段の
抵抗結合形論理積回路もしくは外部負荷回路を駆
動する。ダイピング抵抗３４は、論理積ゲート部
３１がスイツチした時に生じる振動を除いて高速
のスイツチ動作を行なわせるためのもので、その
抵抗値は、入力信号線の終端条件に対する影響が
許容できる程度の値に設定される。即ち、論理積
ゲート部３１では入出力分離が行なわれていない
ので、論理積ゲート部３１の内部抵抗とダンピン
グ抵抗３４と入出力分離回路部３２の入力抵抗が
入力信号の負荷抵抗に加転されるからである。な
お論理積ゲート部の入力信号数を３以上とする場
合には、出力回路部３３の負荷駆動能力を必要な
負荷数が取れる様に増大させる必要がある。
第３図は、本発明による抵抗結合形ジヨセフソ
ンデコーダ回路の第１の実施例をブロツク図で示
したものである。図の抵抗結合形ジヨセフソンデ
コーダ回路は、３桁の信号を行うデコーダ回路の
例で、第２図に示した抵抗結合形論理積回路を14
回路、３段の階段構造状に配置して構成されてい
る。即ち本発明の第１の実施例における抵抗結合
形ジヨセフソンデコーダ回路は、２つの入力信号
の論理積を取る論理積ゲート部１０１〜１１４
と、入出力分離回路部と出力回路部を併せた回路
（以下入出力分離増幅回路と称する）１２１〜１
３４と、ダンピング抵抗１４１〜１５４とから構
成され、反転信号を含んだ３桁の桁信号１６１〜
１６３は端子１７１〜１７６から入力されてデコ
ードされ、８個の出力端子１８１〜１８８の内の
いずれか一つの端子へ出力信号を発生する。スト
ローブ端子１７７は、デコーダ回路の動作を開始
させるタイミング信号や、デコーダ回路を非動作
状態にするマスク信号等の入力を行う端子であ
る。ここで第３図の入出力分離増幅回路１２１〜
１２６は、次段の論理積ゲート１０３〜１１４を
２個ずつ駆動するので出力数２の駆動能力で十分
であるが、記憶装置の記憶セルをアクセスするた
めのＸ線、Ｙ線、データ線等の負荷回路を駆動す
る入出力分離増幅回路１２７〜１３４は、負荷に
合せた駆動能力の調整を行う必要があり、場合に
よつては駆動電流の極性の変更も必要となる。し
かしこれらの最終段の抵抗結合形論理積回路の駆
動能力の変更は、本発明の目的とする所ではな
く、本発明の応用として種々の変更を行うことが
できる。
ンデコーダ回路の第１の実施例をブロツク図で示
したものである。図の抵抗結合形ジヨセフソンデ
コーダ回路は、３桁の信号を行うデコーダ回路の
例で、第２図に示した抵抗結合形論理積回路を14
回路、３段の階段構造状に配置して構成されてい
る。即ち本発明の第１の実施例における抵抗結合
形ジヨセフソンデコーダ回路は、２つの入力信号
の論理積を取る論理積ゲート部１０１〜１１４
と、入出力分離回路部と出力回路部を併せた回路
（以下入出力分離増幅回路と称する）１２１〜１
３４と、ダンピング抵抗１４１〜１５４とから構
成され、反転信号を含んだ３桁の桁信号１６１〜
１６３は端子１７１〜１７６から入力されてデコ
ードされ、８個の出力端子１８１〜１８８の内の
いずれか一つの端子へ出力信号を発生する。スト
ローブ端子１７７は、デコーダ回路の動作を開始
させるタイミング信号や、デコーダ回路を非動作
状態にするマスク信号等の入力を行う端子であ
る。ここで第３図の入出力分離増幅回路１２１〜
１２６は、次段の論理積ゲート１０３〜１１４を
２個ずつ駆動するので出力数２の駆動能力で十分
であるが、記憶装置の記憶セルをアクセスするた
めのＸ線、Ｙ線、データ線等の負荷回路を駆動す
る入出力分離増幅回路１２７〜１３４は、負荷に
合せた駆動能力の調整を行う必要があり、場合に
よつては駆動電流の極性の変更も必要となる。し
かしこれらの最終段の抵抗結合形論理積回路の駆
動能力の変更は、本発明の目的とする所ではな
く、本発明の応用として種々の変更を行うことが
できる。
以上述べた本発明による抵抗結合形ジヨセフソ
ンデコーダ回路は、抵抗とジヨセフソン素子を用
いて回路を構成する場合に欠かすことができない
入力信号と出力信号の分離機能と、負荷数に出力
回路部の駆動能力を合せる機能を論理積ゲート部
に付加し、かつ、論理積ゲート部がスイツチした
時の電流波形の振動を除くためのダンピング抵抗
を付加したことを特徴としている。即ち、従来か
ら知られている抵抗結合形ジヨセフソン論理回路
を用いてデコーダ回路を構成する場合に問題とな
る論理積回路の負荷駆動能力が小さいこと、入力
信号と出力信号との分離が行なわれていないとい
う問題を解決したのが本発明であり、本発明は、
抵抗結合形論理積回路を用いて構成した他のデコ
ーダ回路に広く適用できるものである。
ンデコーダ回路は、抵抗とジヨセフソン素子を用
いて回路を構成する場合に欠かすことができない
入力信号と出力信号の分離機能と、負荷数に出力
回路部の駆動能力を合せる機能を論理積ゲート部
に付加し、かつ、論理積ゲート部がスイツチした
時の電流波形の振動を除くためのダンピング抵抗
を付加したことを特徴としている。即ち、従来か
ら知られている抵抗結合形ジヨセフソン論理回路
を用いてデコーダ回路を構成する場合に問題とな
る論理積回路の負荷駆動能力が小さいこと、入力
信号と出力信号との分離が行なわれていないとい
う問題を解決したのが本発明であり、本発明は、
抵抗結合形論理積回路を用いて構成した他のデコ
ーダ回路に広く適用できるものである。
第４図は、本発明による抵抗結合形ジヨセフソ
ンデコーダ回路を構成している基本回路である抵
抗結合形論理回路の第１の実施例を示したもので
ある。第１の実施例の抵抗結合形論理積回路は、
公知の抵抗結合形２入力、ANDゲート（文献
５：J.Sone、T.Yoshida and H.Abe、Appl.
Phs、Lett.、Vol.40、No.8、pp.741−pp.744、
1982）で構成された論理積ゲート部２０１と、同
じく抵抗結合形ORゲート（文献５）で構成され
た入出力分離増幅回路２０２と、ダンピング抵抗
２０３と、入力線の特性インピーダンスに抵抗値
を合せた負荷抵抗２０４，２０５で構成されてい
る。デコーダすべき桁信号と前段の出力信号と
は、それぞれ端子２１１，２１２から負荷抵抗２
０３，２０４を介して論理積ゲート部２０１へ入
力される。入出力分離増幅回路２０２からの出力
信号は端子２１３から取り出され、次段の抵抗結
合形論理積回路又は負荷回路へ出力される。端子
２１４は入出力分離増幅回路２０２へ電流を供給
する電源端子である。論理積ゲート部２０１は、
ジヨセフソン素子２２１〜２２３と抵抗２３１〜
２３３とから構成され、ジヨセフソン素子２２４
〜２２６と抵抗２３４〜２３７は入出力分離増幅
回路２０２を構成している。ジヨセフソン素子２
２１〜２２６の臨界電流（零電圧時に流せる最大
の電流）の値IC1、IC2、IC3、IC4、IC5、IC6の比は、
たとえば１：１：２：２：３：３に設定される。
抵抗２３１〜２３７は文献５に示されている様に
負荷抵抗２０４，２０５と臨界電流値IC1〜IC6と
によつて定められる。なお、入出力分離増幅回路
２０２の負荷駆動能力は、論理積ゲート部２０１
の入力数に合せて本実施例では２回路が駆動でき
るように設定されているが、、前述した様に、最
終段の回路又は、駆動する負荷回路数の増減に合
せて容易に変更できる。即ち必要段数だけ抵抗と
ジヨセフソン素子とから成る電流増幅回路を付加
するか臨界電流値を変更する等の手段によつて必
要な出力電流を得ることができる。
ンデコーダ回路を構成している基本回路である抵
抗結合形論理回路の第１の実施例を示したもので
ある。第１の実施例の抵抗結合形論理積回路は、
公知の抵抗結合形２入力、ANDゲート（文献
５：J.Sone、T.Yoshida and H.Abe、Appl.
Phs、Lett.、Vol.40、No.8、pp.741−pp.744、
1982）で構成された論理積ゲート部２０１と、同
じく抵抗結合形ORゲート（文献５）で構成され
た入出力分離増幅回路２０２と、ダンピング抵抗
２０３と、入力線の特性インピーダンスに抵抗値
を合せた負荷抵抗２０４，２０５で構成されてい
る。デコーダすべき桁信号と前段の出力信号と
は、それぞれ端子２１１，２１２から負荷抵抗２
０３，２０４を介して論理積ゲート部２０１へ入
力される。入出力分離増幅回路２０２からの出力
信号は端子２１３から取り出され、次段の抵抗結
合形論理積回路又は負荷回路へ出力される。端子
２１４は入出力分離増幅回路２０２へ電流を供給
する電源端子である。論理積ゲート部２０１は、
ジヨセフソン素子２２１〜２２３と抵抗２３１〜
２３３とから構成され、ジヨセフソン素子２２４
〜２２６と抵抗２３４〜２３７は入出力分離増幅
回路２０２を構成している。ジヨセフソン素子２
２１〜２２６の臨界電流（零電圧時に流せる最大
の電流）の値IC1、IC2、IC3、IC4、IC5、IC6の比は、
たとえば１：１：２：２：３：３に設定される。
抵抗２３１〜２３７は文献５に示されている様に
負荷抵抗２０４，２０５と臨界電流値IC1〜IC6と
によつて定められる。なお、入出力分離増幅回路
２０２の負荷駆動能力は、論理積ゲート部２０１
の入力数に合せて本実施例では２回路が駆動でき
るように設定されているが、、前述した様に、最
終段の回路又は、駆動する負荷回路数の増減に合
せて容易に変更できる。即ち必要段数だけ抵抗と
ジヨセフソン素子とから成る電流増幅回路を付加
するか臨界電流値を変更する等の手段によつて必
要な出力電流を得ることができる。
第５図は、本発明による抵抗結合形ジヨセフソ
ンデコーダ回路を構成する基本回路である抵抗結
合形論理積回路の第２の実施例を示したものであ
る。第２の実施例において、論理積デート部３０
１と、ダンピング抵抗３０４と負荷抵抗３０５，
３０６は第１の実施例と同一である。入出力分離
回路部３０２として公知のJAWSゲート（文献
６：T.A.Fulton、S.S.Pein and L.N.
Dunkleberger、Appl.Phys.Lett.、Vol.34、
No.10、pp.709−pp.711、1979）を用い、出力回
路部３０３として抵抗結合形電流増幅回路を付加
している。入出力分離回路部３０２に用いている
JAWSゲートは、ジヨセフソン素子３２４，３２
５と抵抗３３４，３３５とで構成され電源端子３
１４とバイアス端子３１５とで駆動される。出力
回路部３０３を構成する抵抗結合形電流増幅回路
は、ジヨセフソン素子３２６と抵抗３３６，３３
７とから構成される。第１の実施例と異なる点
は、バイアス端子３１５を付加したことと、抵抗
３３５と抵抗３３７とは、入出力分離回路部３０
２と出力回路部３０３へ定電流を供給するために
抵抗値を大きくしていることにある。一方、第１
の実施例における抵抗２３５と抵抗２３７とは端
子２１４から供給される定電流をジヨセフソン素
子２２５とジヨセフソン素子２２７とへ分流する
ための値いの小さい抵抗である。従つて回路の動
作状態は異なつてくる。
ンデコーダ回路を構成する基本回路である抵抗結
合形論理積回路の第２の実施例を示したものであ
る。第２の実施例において、論理積デート部３０
１と、ダンピング抵抗３０４と負荷抵抗３０５，
３０６は第１の実施例と同一である。入出力分離
回路部３０２として公知のJAWSゲート（文献
６：T.A.Fulton、S.S.Pein and L.N.
Dunkleberger、Appl.Phys.Lett.、Vol.34、
No.10、pp.709−pp.711、1979）を用い、出力回
路部３０３として抵抗結合形電流増幅回路を付加
している。入出力分離回路部３０２に用いている
JAWSゲートは、ジヨセフソン素子３２４，３２
５と抵抗３３４，３３５とで構成され電源端子３
１４とバイアス端子３１５とで駆動される。出力
回路部３０３を構成する抵抗結合形電流増幅回路
は、ジヨセフソン素子３２６と抵抗３３６，３３
７とから構成される。第１の実施例と異なる点
は、バイアス端子３１５を付加したことと、抵抗
３３５と抵抗３３７とは、入出力分離回路部３０
２と出力回路部３０３へ定電流を供給するために
抵抗値を大きくしていることにある。一方、第１
の実施例における抵抗２３５と抵抗２３７とは端
子２１４から供給される定電流をジヨセフソン素
子２２５とジヨセフソン素子２２７とへ分流する
ための値いの小さい抵抗である。従つて回路の動
作状態は異なつてくる。
以上説明した様に、本発明による抵抗結合形ジ
ヨセフソンデコーダ回路は、２つ以上の信号の論
理積を行うための公知の論理積ゲート回路と、入
力信号の出力信号の分離と信号の増幅を行う回路
とから構成され、入力条件と負荷駆動能力とを一
致させた論理積回路を基本回路として用いたデコ
ーダ回路を構成したことに特徴があり、本発明
は、公知の抵抗結合形ゲート回路を用いて入出条
件を合せダンピング抵抗を付加した他のデコーダ
回路にも適用できるものである。
ヨセフソンデコーダ回路は、２つ以上の信号の論
理積を行うための公知の論理積ゲート回路と、入
力信号の出力信号の分離と信号の増幅を行う回路
とから構成され、入力条件と負荷駆動能力とを一
致させた論理積回路を基本回路として用いたデコ
ーダ回路を構成したことに特徴があり、本発明
は、公知の抵抗結合形ゲート回路を用いて入出条
件を合せダンピング抵抗を付加した他のデコーダ
回路にも適用できるものである。
第１図は従来から知られている磁界結合形ゲー
ト回路の等価回路を示したもの、第２図は本発明
による抵抗結合形論理積回路の原理を示すブロツ
ク図、第３図は、本発明による抵抗結合形ジヨセ
フソンデコーダ回路の第１の実施例を示したブロ
ツク図、第４図は本発明による抵抗結合形ジヨセ
フソンデコーダ回路を構成する抵抗結合形論理積
回路の第１の実施例、第５図は同じく本発明によ
る抵抗結合形論理積回路の第２の実施例である。 １１，１２……ジヨセフソン素子、１３，１
４，１６，１７……インダクタンス、１５……閉
ループ、１８……制御線、１９……ゲート線、３
１，１０１〜１１４……論理積ゲート部、３２…
…入出力分離回路部、３３……出力回路、１２１
〜１３４……入出力分離増幅回路、３４，１４１
〜１５４……ダンピング抵抗、３５，３６……入
力端子、３７，１８１〜１８８……出力端子、１
６１〜１６３……桁信号、１７１〜１７６……桁
信号入力端子、１７７……ストローブ端子、２０
１，３０１……論理積ゲート部、２０２……入出
力分離増幅回路、２０３，３０４……ダンピング
抵抗、２０４，２０５，３０５，３０６……負荷
抵抗、２１１，２１２，３１１，３１２……入力
端子、２１３，３１３……出力端子、２１４，３
１４……電源端子、２２１〜２２６，３２１〜３
２６……ジヨセフソン素子、２３１〜２３７，３
３１〜３３７……抵抗、３０２……入出力分離回
路部、３０３……出力回路部、３１５……バイア
ス端子。
ト回路の等価回路を示したもの、第２図は本発明
による抵抗結合形論理積回路の原理を示すブロツ
ク図、第３図は、本発明による抵抗結合形ジヨセ
フソンデコーダ回路の第１の実施例を示したブロ
ツク図、第４図は本発明による抵抗結合形ジヨセ
フソンデコーダ回路を構成する抵抗結合形論理積
回路の第１の実施例、第５図は同じく本発明によ
る抵抗結合形論理積回路の第２の実施例である。 １１，１２……ジヨセフソン素子、１３，１
４，１６，１７……インダクタンス、１５……閉
ループ、１８……制御線、１９……ゲート線、３
１，１０１〜１１４……論理積ゲート部、３２…
…入出力分離回路部、３３……出力回路、１２１
〜１３４……入出力分離増幅回路、３４，１４１
〜１５４……ダンピング抵抗、３５，３６……入
力端子、３７，１８１〜１８８……出力端子、１
６１〜１６３……桁信号、１７１〜１７６……桁
信号入力端子、１７７……ストローブ端子、２０
１，３０１……論理積ゲート部、２０２……入出
力分離増幅回路、２０３，３０４……ダンピング
抵抗、２０４，２０５，３０５，３０６……負荷
抵抗、２１１，２１２，３１１，３１２……入力
端子、２１３，３１３……出力端子、２１４，３
１４……電源端子、２２１〜２２６，３２１〜３
２６……ジヨセフソン素子、２３１〜２３７，３
３１〜３３７……抵抗、３０２……入出力分離回
路部、３０３……出力回路部、３１５……バイア
ス端子。
Claims (1)
- １ 抵抗とジヨセフソン接合素子とから構成さ
れ、２つ以上の入力信号の論理積を行なう論理積
ゲート部と、入力信号と出力信号の分離を行なう
入出力分離回路部と、出力信号を負荷へ供給する
出力回路部と、前記論理積ゲート部と前記入出力
分離回路部とを結ぶダンピング抵抗とからなり入
力信号とは関わりなく電源電流の供給を受けてい
る抵抗結合形論理積回路を複数段階段溝造状に配
置し、前段の前記抵抗結合形論理積回路の出力信
号と外部から与えられるｎ桁の外部信号の少くと
も一つ以上を前記論理積ゲート部へ接続して２つ
以上の信号の論理積を取ることにより前記ｎ桁の
外部信号のデコードを行い、最終段の2n個の前記
抵抗結合形論理積回路の一つを選択して2n個の外
部負荷回路の一つへ出力信号を与えることを特徴
とする抵抗結合形ジヨセフソンデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5859183A JPS59185428A (ja) | 1983-04-05 | 1983-04-05 | 抵抗結合形ジヨセフソンデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5859183A JPS59185428A (ja) | 1983-04-05 | 1983-04-05 | 抵抗結合形ジヨセフソンデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185428A JPS59185428A (ja) | 1984-10-22 |
| JPH0155781B2 true JPH0155781B2 (ja) | 1989-11-27 |
Family
ID=13088724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5859183A Granted JPS59185428A (ja) | 1983-04-05 | 1983-04-05 | 抵抗結合形ジヨセフソンデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185428A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274422A (ja) * | 1985-04-24 | 1986-12-04 | Nec Corp | ジョセフソン効果を用いた入出力分離回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873094A (ja) * | 1981-10-27 | 1983-05-02 | Mitsubishi Electric Corp | ジヨセフソン素子を用いたデコ−ダ回路 |
-
1983
- 1983-04-05 JP JP5859183A patent/JPS59185428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59185428A (ja) | 1984-10-22 |
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