JPH0155782B2 - - Google Patents
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- JPH0155782B2 JPH0155782B2 JP6364883A JP6364883A JPH0155782B2 JP H0155782 B2 JPH0155782 B2 JP H0155782B2 JP 6364883 A JP6364883 A JP 6364883A JP 6364883 A JP6364883 A JP 6364883A JP H0155782 B2 JPH0155782 B2 JP H0155782B2
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- current
- superconducting
- junction
- inductance
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- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002887 superconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、１対のジヨセフソン接合と超伝導イ
ンダクタンスを有する２接合超伝導量子干渉計を
用いたジヨセフソン論理ゲートに関する。
ンダクタンスを有する２接合超伝導量子干渉計を
用いたジヨセフソン論理ゲートに関する。
(b) 従来技術と問題点
従来、動作マージンの大きなジヨセフソン論理
ゲートとしては、T.R.GheewalaがIBMJ.Res.
Develop.Vol.24、No.2（1980）pp.130−142に述
べているCIL（Current Injection Logic）フアミ
リーが知られている。ジヨセフソン接合の臨界電
流値の設定値に対する製造工程におけるズレの許
容範囲を±20％とする場合に、CILフアミリーの
中の３接合超伝導量子干渉計を用いたORゲート
の動作マージンは±26％であり、CID（Current
Injection Device）と呼ばれる２接合超伝導量子
干渉計を用いたANDゲートは±17％である。他
のゲートフアミリーの動作マージンはこれより小
さい。
ゲートとしては、T.R.GheewalaがIBMJ.Res.
Develop.Vol.24、No.2（1980）pp.130−142に述
べているCIL（Current Injection Logic）フアミ
リーが知られている。ジヨセフソン接合の臨界電
流値の設定値に対する製造工程におけるズレの許
容範囲を±20％とする場合に、CILフアミリーの
中の３接合超伝導量子干渉計を用いたORゲート
の動作マージンは±26％であり、CID（Current
Injection Device）と呼ばれる２接合超伝導量子
干渉計を用いたANDゲートは±17％である。他
のゲートフアミリーの動作マージンはこれより小
さい。
H.Beha et alが、IEEE、Mag−17、No.6
（1981）pp3423−3425に述べているHTCID（High
Torelance Current Injection Device）は±33
％の動作マージンを有するが、ANDゲートであ
りORゲートではない。ところがCILフアミリー
のORゲートである３接合超伝導量子干渉計は占
有面積が大きく、2.5μｍルールにおいて、50μｍ
×100μｍ程度であり、CIDの約５倍の面積とな
り、高集積化に制限を与えていた。従つて集積化
をさらに上げようとする場合、動作マージンが大
きく、占有面積の小さなORゲートが必要とされ
る。また、S.M.FarisがICCC（1980）の論文集
pp.1196−1201に述べたゲートは、前述のCIDを
注入型のORゲートとして用いるものであり、面
積は小さいがORとしての動作マージンが小さ
い。これを電流増幅回路によつて改善しようとす
ると、その結果占有面積を大きくし、消費電力の
増大と動作マージンの低下を招く。
（1981）pp3423−3425に述べているHTCID（High
Torelance Current Injection Device）は±33
％の動作マージンを有するが、ANDゲートであ
りORゲートではない。ところがCILフアミリー
のORゲートである３接合超伝導量子干渉計は占
有面積が大きく、2.5μｍルールにおいて、50μｍ
×100μｍ程度であり、CIDの約５倍の面積とな
り、高集積化に制限を与えていた。従つて集積化
をさらに上げようとする場合、動作マージンが大
きく、占有面積の小さなORゲートが必要とされ
る。また、S.M.FarisがICCC（1980）の論文集
pp.1196−1201に述べたゲートは、前述のCIDを
注入型のORゲートとして用いるものであり、面
積は小さいがORとしての動作マージンが小さ
い。これを電流増幅回路によつて改善しようとす
ると、その結果占有面積を大きくし、消費電力の
増大と動作マージンの低下を招く。
以下、従来のジヨセフソン論理ゲートについて
具体的に見る。
具体的に見る。
２接合超伝導量子干渉計の１つであるCIDの等
価回路を第１図ａに、またL.I積が1.74Φ0の場合
におけるその閾値特性を第１図ｂに示す。
価回路を第１図ａに、またL.I積が1.74Φ0の場合
におけるその閾値特性を第１図ｂに示す。
第１図ａにおいてJ1，J2は臨界電流比が１：３
であるジヨセフソン接合、L1，L2は３：１のイ
ンダクタンス、Ldはバイアス電流線である。ま
た第１図ｂにおいて、横軸Iaは入力信号電流の和
であり、縦軸Ibはバイアス電流線Lbを通じて供
給されるバイアス電流である。
であるジヨセフソン接合、L1，L2は３：１のイ
ンダクタンス、Ldはバイアス電流線である。ま
た第１図ｂにおいて、横軸Iaは入力信号電流の和
であり、縦軸Ibはバイアス電流線Lbを通じて供
給されるバイアス電流である。
入力信号電流を注入するので、フアンアウトは
並例となるが、フアンアウト数を２とする場合
に、第１図ｂの線分OAとしきい値特性との交点
Ｂと、無入力信号状態でのしきい値Ｃ点との間が
バイアスのマージンである。実際には臨界電流値
の製造工程上のズレを±20％許容しなければなら
ず、バイアスの範囲はB′とC′の間となるため、動
作マージンは、±10％しかない。
並例となるが、フアンアウト数を２とする場合
に、第１図ｂの線分OAとしきい値特性との交点
Ｂと、無入力信号状態でのしきい値Ｃ点との間が
バイアスのマージンである。実際には臨界電流値
の製造工程上のズレを±20％許容しなければなら
ず、バイアスの範囲はB′とC′の間となるため、動
作マージンは、±10％しかない。
(c) 発明の目的
本発明の目的は、動作マージンが大きく、占有
面積の小さなジヨセフソン論理ゲートを供給する
ことにある。
面積の小さなジヨセフソン論理ゲートを供給する
ことにある。
(d) 発明の構成
上記目的を実現するための本発明は、臨界電流
比が１：３である１対のジヨセフソン接合および
超伝導インダクタンスを有する２接合超伝導量子
干渉計と、該２接合超伝導量子干渉計の該伝導イ
ンダクタンスを３：１に分割する点にバイアス電
流を供給する手段と、該超伝導インダクタンスに
磁界結合するコントロール線を有し、入力信号電
流は該コントロール線を通つた後に該２接合超伝
導量子干渉計に注入されるようにしたことを特徴
とする。
比が１：３である１対のジヨセフソン接合および
超伝導インダクタンスを有する２接合超伝導量子
干渉計と、該２接合超伝導量子干渉計の該伝導イ
ンダクタンスを３：１に分割する点にバイアス電
流を供給する手段と、該超伝導インダクタンスに
磁界結合するコントロール線を有し、入力信号電
流は該コントロール線を通つた後に該２接合超伝
導量子干渉計に注入されるようにしたことを特徴
とする。
(e) 発明の実施例
以下、本発明の実施例を図面を用いて説明す
る。
る。
第２図ａは、本発明の一実施例を示す図であ
る。図において、L3，L4は磁界結合コントロー
ル線Lcのインダクタンスを、Lb1，Lb2はバイア
ス電流線を示し、これらは３：１のインダクタン
スL1，L2と磁界結合している。尚、他の第１図
と同じ符号は同じものを示す。
る。図において、L3，L4は磁界結合コントロー
ル線Lcのインダクタンスを、Lb1，Lb2はバイア
ス電流線を示し、これらは３：１のインダクタン
スL1，L2と磁界結合している。尚、他の第１図
と同じ符号は同じものを示す。
図に明らかなように、入力信号電流isは磁界結
合コントロール線Lcを通つた後臨界電流比が
１：３のジヨセフソン接合J1，J2と超伝導インダ
クタンスL1，L2を有する２接合超伝導量子干渉
計に注入される。
合コントロール線Lcを通つた後臨界電流比が
１：３のジヨセフソン接合J1，J2と超伝導インダ
クタンスL1，L2を有する２接合超伝導量子干渉
計に注入される。
このようなゲートのL.Iが積がΦ0の場合の閾値
特性は第２図ｂに示される。これに明らかなよう
に閾値特性曲線と線分OAとの交点Ｂおよび
B′は、低下し、マージンは±17％に広がつた。
尚、第２図ａにおいてバイアス電流はバイアス電
流線Lb1またはLb2から与えられる。
特性は第２図ｂに示される。これに明らかなよう
に閾値特性曲線と線分OAとの交点Ｂおよび
B′は、低下し、マージンは±17％に広がつた。
尚、第２図ａにおいてバイアス電流はバイアス電
流線Lb1またはLb2から与えられる。
第３図は本発明の第２の実施例を示す図で、イ
ンダクタンスL5，L6を有する磁界結合コントロ
ール線をさらに設け、入力信号電流を２本のコン
トロール線を通した後超伝導量子干渉計に注入す
る構成である。
ンダクタンスL5，L6を有する磁界結合コントロ
ール線をさらに設け、入力信号電流を２本のコン
トロール線を通した後超伝導量子干渉計に注入す
る構成である。
この場合占有面積は増大するが、動作マージン
は第１の実施例よりも大きくなる。
は第１の実施例よりも大きくなる。
第４図は、本発明の第３の実施例を示す図であ
る。本実施例は抵抗r1，r2を設け、注入電流が入
力信号電流のr1／r1＋r2倍となり、抵抗r1，r2の値を かえて注入電流のレベルが調整可能としたもので
ある。
る。本実施例は抵抗r1，r2を設け、注入電流が入
力信号電流のr1／r1＋r2倍となり、抵抗r1，r2の値を かえて注入電流のレベルが調整可能としたもので
ある。
第５図は、本発明の第４の実施例を示す図であ
る。本実施例は入・出力の分離を図るものであ
り、分離用ジヨセフソン接合はJ3，J4，J5，J6の
いずれかの位置に接続され、分離用抵抗はr1，
r2，r3のいずれかの位置に接続される。
る。本実施例は入・出力の分離を図るものであ
り、分離用ジヨセフソン接合はJ3，J4，J5，J6の
いずれかの位置に接続され、分離用抵抗はr1，
r2，r3のいずれかの位置に接続される。
第６図は、本発明の第５の実施例は入力数を４
にして４入力OR動作を行うものである。
にして４入力OR動作を行うものである。
次に、これら本発明によるジヨセフソン論理ゲ
ートの適用例を以下に示す。
ートの適用例を以下に示す。
第２図ａに示したゲートを簡単に第７図に表わ
す記号で示す。
す記号で示す。
第８図は、抵抗RT，RS2、ジヨセフソン接合J9
を有する電流増幅回路CAを接続した例を示す。
を有する電流増幅回路CAを接続した例を示す。
出力を並例に２つ取出す場合、閾値特性上の動
作線は第２図ｂの線分OA′となり、大きな信号電
流で次段が駆動できる。
作線は第２図ｂの線分OA′となり、大きな信号電
流で次段が駆動できる。
尚、出力数を３とすると、動作線は第２図ｂの
線分OA″となり、電流増幅回路を接続しない出力
数２と同じマージンが得られる。
線分OA″となり、電流増幅回路を接続しない出力
数２と同じマージンが得られる。
第９図は、２つのORゲートに抵抗RT1，RT2
を介してジヨセフソン接合J10を接続してAND動
作を行わせる構成を示す。
を介してジヨセフソン接合J10を接続してAND動
作を行わせる構成を示す。
第１０図は、第９図の構成と同様にAND動作
を行わせる構成で、破線で囲む電流注入型ゲート
により２つのORゲートを接続したものである。
を行わせる構成で、破線で囲む電流注入型ゲート
により２つのORゲートを接続したものである。
(f) 発明の効果
以上説明したように、本発明によれば占有面積
が小さく、動作マージンの大きいジヨセフソン論
理ゲートが提供される。
が小さく、動作マージンの大きいジヨセフソン論
理ゲートが提供される。
第１図ａは、従来のジヨセフソン論理ゲートを
示す図、第１図ｂは、その閾値特性を示す図、第
２図ａは、本発明の第１実施例を示す図、第２図
ｂは、その閾値特性を示す図、第３図は本発明の
第２の実施例を示す図、第４図は、本発明の第３
の実施例を示す図、第５図は、本発明の第４の実
施例を示す図、第６図は、本発明の第５の実施例
を示す図、第７図は、本発明のゲートを表示する
記号を示す図、第８図乃至第１０図はそれぞれ本
発明のゲートの適用例を示す図である。 図においてJ1，J2はジヨセフソン接合、L1，L2
は超伝導インダクタンス、Lbはバイアス電流線、
Lcは磁界結合コントロール線を示す。
示す図、第１図ｂは、その閾値特性を示す図、第
２図ａは、本発明の第１実施例を示す図、第２図
ｂは、その閾値特性を示す図、第３図は本発明の
第２の実施例を示す図、第４図は、本発明の第３
の実施例を示す図、第５図は、本発明の第４の実
施例を示す図、第６図は、本発明の第５の実施例
を示す図、第７図は、本発明のゲートを表示する
記号を示す図、第８図乃至第１０図はそれぞれ本
発明のゲートの適用例を示す図である。 図においてJ1，J2はジヨセフソン接合、L1，L2
は超伝導インダクタンス、Lbはバイアス電流線、
Lcは磁界結合コントロール線を示す。
Claims (1)
- 【特許請求の範囲】 １ 臨界電流比が１：３である１対のジヨセフソ
ン接合および超伝導インダクタンスを有する２接
合超伝導量子干渉計と、 該２接合超伝導量子干渉計の超伝導インダクタ
ンスを３：１に分割する点にバイアス電流を供給
する手段と、 該超伝導インダクタンスの一端に接続された出
力端子と、 該超伝導インダクタンスに磁界結合し、その一
端が該超伝導インダクタンスの他端に接続された
コントロール線と、 該コントロール線の他端に接続された複数の入
力端子とを有し、 該入力端子から入力される入力信号電流は、該
コントロール線を通つた後に該２接合超伝導量子
干渉計に注入され、少なくとも一つの入力端子か
ら入力電流が入力されることにより、前記ジヨセ
フソン接合を電圧状態とし、該出力端子から出力
電流を出力するよう論理和動作をすることを特徴
とするジヨセフソン論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364883A JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364883A JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190722A JPS59190722A (ja) | 1984-10-29 |
| JPH0155782B2 true JPH0155782B2 (ja) | 1989-11-27 |
Family
ID=13235375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364883A Granted JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190722A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315180A (en) * | 1992-02-13 | 1994-05-24 | Fujitsu Limited | Synchronizing interface circuit between semiconductor element circuit and a Josephson junction element circuit |
-
1983
- 1983-04-13 JP JP6364883A patent/JPS59190722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59190722A (ja) | 1984-10-29 |
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