JPH0230613B2 - Chodendokairoyorrsfuritsupufurotsupukairo - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電導現象を応用したジヨセフソン素
子による、超電導回路に使用できるＲ―Ｓフリツ
プフロツプ回路に関する。

〔背景技術〕

Ｒ―Ｓフリツプフロツプは論理回路を構成する
基本となる代表的な順序回路の一つであり、直流
電源駆動回路の中でフリツプフロツプとして用い
られ、また交流電源駆動形回路の中で信号の一時
格納に使用するラツチとして使用される。

従来代表的なフリツプフロツプ（またはラツ
チ）として、第１図に示す、電流切替形フリツプ
フロツプ回路が知られていた。この回路は＋およ
び−と記す電流端子に直流の電流源を接続して駆
動する。電源端子には、磁束結合入力形スイツチ
ングデバイスDSに負荷インダクタンスLSを直列
接続したものと、同じくDRにLRを直列接続した
ものとを並列接続してある。入力端子ＳおよびＲ
にそれぞれ、Ｓ＝１，Ｒ＝０の入力があると出力
端子Ｑ，にはそれぞれＱ＝１，＝０となる出
力を得る。またＳ＝０，Ｒ＝１ならば、Ｑ＝０，
Ｑ＝１となる出力を得る。またもし、Ｒ＝Ｓ＝０
ならば元の状態（Ｑ，）は変化しない。これら
の出力は、超電導線を流れる電流として得られる
ので、これの検出にはＱ，と示した位置に検出
用磁束結合入力形デバイスを挿入して行う。

このフリツプフロツプの欠点は、入力Ｓ＝１，
Ｒ＝１、を完全に禁止しなければならぬことであ
る。一瞬にもせよこの入力状態が出現すると、デ
バイスDS，DRは共に電圧状態に遷移する。この
状態をハングアツプ（hang up）と呼ぶ。ハング
アツプ現象が起きると、この電流切替形フリツプ
フロツプ回路はそれ以後全く入力に対して応答し
ない。

このような状態になると、スイツチングデバイ
スDS，DRの状態を変化させる手段が存在しない
ため、入力をＳ＝０，Ｒ＝１、またはＳ＝１，Ｒ
＝０と変化させても、出力は常にＱ＝１，＝１
のままである。すなわちこのフリツプフロツプ回
路は、その内部にハングアツプ現象を解消するた
めの手段、より具体的には少なくとも一方のスイ
ツチングデバイスの電圧状態を解消するための手
段を有さないので、以後の入力に対して応答でき
ない。

このハングアツプを解除するには、電源電流を
一旦完全にゼロにおとして、Ｑ＝＝０となる状
態に戻さなくてはならない。上記ハングアツプの
生起は、電流切替形フリツプフロツプ回路の最大
の欠点であつた。

ハングアツプ回避のために、入力Ｓ，Ｒは常に
相補入力（Ｓ＝１，Ｒ＝０またはＳ＝０，Ｒ＝
１）となるような条件下で、上記回路を使用して
いた。すなわちこの回路の適用範囲は狭かつた。

〔発明の目的〕

本発明の目的は、前記した従来回路の欠点を除
きハングアツプ現象を完全に回避できるフリツプ
フロツプ回路を提供することにある。すなわち、
Ｒ＝Ｓ＝１の入力に対しても回路が応答できる新
規な回路構成を提供することにある。これによつ
て基本的なフリツプフロツプとして広汎な応用が
可能になる。

〔発明の概要〕

本発明は、第１、第２の２つのNOR論理回路
からなる超電導回路用Ｒ―Ｓフリツプフロツプ回
路であつて、上記各論理回路は各々直流電流源に
並列に接続された第１および第２の直列接続回路
からなり、上記第１の直列接続回路は第１の磁束
結合入力型ジヨセフソン・スイツチングデバイス
および第１のインダクタンスを直列接続した回路
であり、上記第２の直列接続回路は第２の磁束結
合入力型ジヨセフソン・スイツチングデバイス、
出力検出デバイス、および第２のインダクタンス
を直列接続した回路であり、上記各論理回路中の
第１および第２のスイツチングデバイスはこの２
つのスイツチングデバイスに共通に結合する第１
および第２の入力線を有すると共に第１のスイツ
チングデバイスに結合する第３の入力線を有し、
２つの論理回路のうちの一方の論理回路の第１の
入力線は互いに他方の論理回路の第２の直列接続
回路の一部であり、第１、第２の論理回路の第２
の入力線は各々セツト入力Ｓおよびリセツト入力
Ｒであり、上記第１および第２の論理回路の出力
検出デバイスから相補出力Ｑおよびを各々取り
出し、かつ、上記各スイツチングデバイスはその
各々に結合する各入力線の少なくとも２本に所定
の方向の信号が入力された場合にスイツチングす
ることを特徴とする。

〔発明の実施例〕

以下に本発明を、実施例を参照して詳細に説明
する。第２図は本発明の基本を示す結線図であ
る。電流切替形フリツプフロツプ（current―
steering flip―flop）回路が２ケ用いられてい
る。それぞれがNOR論理回路となるように構成
される。それぞれの出力は、インダクタンスＬ
２，Ｌ３を通る電流で与えられる。（すなわち、
電流のないとき論理値０、あるとき論理値１と取
決める。）この出力はそれぞれ他のNOR回路の入
力に帰還される。この系全体の出力Ｑ，は、帰
還ループの一部を検出デバイスＤ５，Ｄ６に結合
して得られる。

この回路の最大の特徴は、NOR論理回路の入
力線がつねに２つのデバイスＤ１，Ｄ２またはＤ
３，Ｄ４に共通に結合することである。セツト入
力Ｓは、Ｄ１，Ｄ２に共通に印加され、リセツト
入力Ｒは、Ｄ３，Ｄ４に共通に印加される。また
Ｑ，からの帰還入力も同様である。

まず１つの実施例として、Ｄ１，Ｄ２，Ｄ３，
Ｄ４が共に、最大３本の入力線までを具備する磁
束結合形スイツチングデバイスであるとする。こ
こでは１―２―１量子干渉形デバイスとする。す
べてのデバイスは同じしきい値特性をもつ。（単
一の接合からなるインラインゲートも使用可能で
ある。さらに、２接合形対称量子干渉形デバイス
も使用可能である。）このとき、デバイスＤ１，
Ｄ４には直流バイアス電流をながす第３の入力線
を設置する。すなわち、Ｄ１，（Ｄ４）はセツト
（リセツト）入力線帰還入力線、バイアス入力線
の３本の入力線をもつ。他方、デバイスＤ２，Ｄ
３はセツト（リセツト）入力線と帰還入力線の２
本の入力線をもつ。この構成により、Ｄ１，Ｄ２
から成る電流切替形フリツプフロツプ回路、Ｄ
３，Ｄ４から成る電流切替形フリツプフロツプ回
路はNOR論理動作を行う。

第２図の回路の動作を、入力信号印加前の出力
がＱ＝１，＝０であり、入力がＳ＝０，Ｒ＝０
の場合を例にあげて説明する。このときＤ１とＤ
４については、バイアス入力線ｂ１，ｂ４に信号
が与えられる。各スイツチングデバイスの入力線
の状態は次のとおりとなる。

まずＤ１については、＝０，Ｓ＝０なので、
３つの入力線のうちのバイアス入力線のみに図中
の矢印方向に信号が入力される。

次にＤ２については、＝０，Ｓ＝０なので、
２つの入力線共に信号は入力されない。

またＤ３については、Ｑ＝１，Ｒ＝０なので、
２つの入力線のうちの帰還入力線のみに、図中の
矢印方向に信号が入力される。

最後にＤ４については、Ｑ＝１，Ｒ＝０なの
で、３つの入力線のうちのバイアス入力線および
帰還入力線の両方に信号が入力されるが、両者の
信号の向きは図示したとおり互いに反対向きであ
る。

電源電流は、Ｄ１，Ｄ２を含む論理回路におい
てはＤ２側を、Ｄ３，Ｄ４を含む論理回路におい
てはＤ４側を各々流れているため、電圧状態にス
イツチしうるのはＤ２とＤ４である。上記各スイ
ツチングデバイスの入力線の状態を参照すると、
Ｄ２については、２つの入力線共に信号は入力さ
れないため、スイツチング条件を満たさない。一
方Ｄ４についても、２つの入力線に信号が入力さ
れるもののその向きが互いに反対であるため、や
はりスイツチング条件を満たさない。

したがつて、フリツプフロツプ回路の出力状態
に変化は起きず、最終出力はＱ＝１，＝０のま
まである。

もう一つの実施例として、デバイスＤ１，Ｄ４
が第３図に示すようなしきい値をもつ２接合形非
対称量子干渉形デバイスであつて、デバイスＤ
２，Ｄ３が第４図に示すようなしきい値をもつ２
接合形対称量子干渉形デバイスであるとする。こ
の構成では、第２図から直流バイアス電流端子ｂ
１，ｂ４をなくすことができる。すなわち、すべ
ての入力線は３本でなく２本に統一できる。

Ｄ１，Ｄ４は最大超電導トンネル電流I₁＝
0.1mAおよびI₂＝0.3mAの２ケのジヨセフソン接
合とそれぞれに近接して配置するL₁＝0.1PH，L₂
＝４PHのインダクタンスであるように設計する。
このとき、全入力磁束がゼロのとき（斜線で示す
ように）デバイスは電圧状態になる。Ｄ２，Ｄ３
は上と異なりI₁＝I₂＝0.2mA，L₁＝L₂＝２PHであ
るように設計する。このとき、全入力磁束がゼロ
のときデバイスは超電導状態になる。この構成に
より、Ｄ１，Ｄ２から成る電流切替形フリツプフ
ロツプ回路、Ｄ３，Ｄ４から成る電流切替形フリ
ツプフロツプ回路はNOR論理動作を行う。

いずれの実施例においても、NOR論理回路と
なる電流切替形フリツプフロツプ回路はハングア
ツプ（hang up）状態にはならない。これは、２
つのデバイスＤ１，Ｄ２，Ｄ３，Ｄ４に共通にセ
ツトリセツト入力線、帰還入力線を結合した結果
である。すなわち、Ｄ１，Ｄ４が電圧状態である
ときはＤ２，Ｄ３は必ず超電導状態になるように
仕向けられている。この構成は、フリツプフロツ
プの状態が変化する際の過渡的な現象に着目する
ことにより理解される。

すなわち、Ｄ１，Ｄ４において、その帰還入力
線、セツトリセツト入力線のいずれにも入力電流
が印加されないときにＤ１，Ｄ４を電圧状態とす
るような電流をバイアス入力線に印加しておく。

フリツプフロツプの状態が変化する過渡現象に
おいて、帰還入力線およびセツトリセツト入力線
に印加される入力電流の和が増加するに伴つてＤ
１，Ｄ４が先に電圧状態から超電導状態にスイツ
チングし、さらにこの入力電流の和が増加したと
ころでＤ２，Ｄ３が超電導状態から電圧状態にス
イツチングするように構成する。

入力電流に対するスイツチングの方向（電圧状
態から超電導状態へ、あるいはその逆）は、スイ
ツチングデバイスの極性により決定することがで
き、また、いわゆるスイツチングの闘値特性は、
スイツチングデバイスの諸定数の選択により容易
に所望の値を実現できる。さらに、この闘値特性
との関連で、当初Ｄ１，Ｄ４を電圧状態とするよ
うなバイアス電流の値を選択することもまた容易
に実現可能である。

このように本発明の構成によれば、Ｄ１，Ｄ４
とＤ２，Ｄ３の両方が同時に電圧状態になること
がなく、したがつてハングアツプは生じない。こ
の点が本発明が従来回路（第１図）と異なる最大
の特徴である。

いずれの実施例においても、本発明のハングア
ツプ防止形回路は、次のようなＲ―Ｓフリツプフ
ロツプとしての動作を行なう。

(i) 入力信号印加前にＱ＝１，＝０またはＱ＝
０，＝１であるとき： （―イ） Ｓ＝０，Ｒ＝１のとき最終出力は
Ｑ＝０，＝１となり、逆にＳ＝１，Ｒ＝０
のとき最終出力はＱ＝１，＝０となる。こ
の出力状態は、Ｒ，Ｓ入力を除去しても変化
しない。この理由は次項による。

（―ロ） Ｓ＝０，Ｒ＝０のとき、最終出力
Ｑ，は入力信号印加前の値のまま変化しな
い。印加前にＱ＝１，＝０ならば最終出力
もこの値、印加前にＱ＝０，＝１ならば最
終出力もこの値となる。

（―ハ） Ｓ＝１，Ｒ＝１のとき、入力印加
状態での最終出力はＱ＝０，＝０となり、
Ｒ，Ｓ入力を除去する順序により入力除去後
の出力状態はＱ＝１，＝０またはＱ＝０，
Ｑ＝１となる。

(ii) 入力信号印加前にＱ＝＝０またはＱ＝＝
１であるとき： （―イ） Ｓ＝０，Ｒ＝０以外の入力状態、
すなわち、Ｓ＝１，Ｒ＝０の状態、Ｓ＝０，
Ｒ＝１の状態、Ｓ＝１，Ｒ＝１の状態では前
記(i)項と全く同じ出力状態となる。

（―ロ） Ｓ＝０，Ｒ＝０のとき、出力状態
はＱ＝＝０、とＱ＝＝１の間を振動的に
変化して、出力値不定のハーザード状態に入
る可能性がある。しかし、第２図に示す
NOR論理回路の信号帰還回路部分（ループ）
の時定数が全く等しいときに上記の可能性が
生じるだけである。

以上の説明により本発明の回路は、ハングアツ
プを仰止して正常なＲ―Ｓフリツプフロツプ回路
として動作することが示された。

上で述べたハーザードの発生を抑止するために
は、第２図に示す各NOR論理回路相互の入出力
帰還ループにおいて、帰還信号が入力線に帰還す
るまでの時間を等しくしない設計をすれば良い。
このために、帰還ループを構成するインダクタン
スL₂とL₃の値を等しくせず（L₂≠L₃）に設計す
るのがよい。

超電導集積回路では、L₂とL₃とが等しくない
ように設計したため、Ｒ―Ｓフリツプフロツプの
応答時間がやや遅くなるが、これは余り問題とな
らない。むしろハーザードを抑止できる効果の方
が重要である。

〔発明の効果〕

以上述べたごとく本発明によれば、従来回路
（第１図）の欠点を克服してＳ＝Ｒ＝１の入力を
許すようなハングアツプ（hang up）防止形のＲ
―Ｓフリツプフロツプ回路を提供できる。この結
果、本発明の工業上の意義は大きい。すなわち本
発明は、交流電源駆動形の超電導集積回路の中で
マスタースレーブ・フリツプフロツプの主要部と
して採用可能である。この回路の変形としてクロ
ツク入力端子を設けたり、Ｊ―Ｋフリツプフロツ
プの構成に作り替えることは、本発明の思想を逸
脱しない限りにおいて可能である。

【図面の簡単な説明】

第１図は従来例による直流電源駆動形の電流切
替形フリツプフロツプ回路、第２図は本発明のハ
ングアツプ防止形Ｒ―Ｓフリツプフロツプ回路、
第３図，第４図は本発明の回路に用い得る２接合
形量子干渉形デバイスのしきい値特性、を示す図
である。 Ｓ…セツト入力端子、Ｒ…リセツト入力端子、
Ｑ，…フリツプフロツプ出力端、DS…セツト
入力側スイツチングデバイス、DR…リセツト入
力側スイツチングデバイス、LS…セツト入力側
インダクタンス、LR…リセツト入力側インダク
タンス、±…直流電源入力端子、Ｄ１，Ｄ２，Ｄ
３，Ｄ４…スイツチングデバイス、ｂ１，ｂ４…
バイアス入力線、L₁，L₂，L₃，L₄…インダクタ
ンス、Ｄ５，Ｄ６…出力検出用デバイス、φ₀…
単位の量子磁束、L₁₁，L₁₂，L₂₁，L₂₂…デバイス
のインダクタンス、I₁₁，I₁₂，I₂₁，I₂₂…デバイス
内接合の最大超電導電流。

Claims (1)

1. 【特許請求の範囲】 １ 第１，第２の２つのNOR論理回路からなる
   超電導回路用Ｒ―Ｓフリツプフロツプ回路であつ
   て、 上記各論理回路は各々直流電流源に並列に接続
   された第１および第２の直列接続回路からなり、 上記第１の直列接続回路は第１の磁束結合入力
   型ジヨセフソン・スイツチングデバイスおよび第
   １のインダクタンスを直列接続した回路であり、 上記第２の直列接続回路は第２の磁束結合入力
   型ジヨセフソン・スイツチングデバイス、出力検
   出デバイス、および第２のインダクタンスを直列
   接続した回路であり、 上記各論理回路中の第１および第２のスイツチ
   ングデバイスはこの２つのスイツチングデバイス
   に共通に結合する第１および第２の入力線を有す
   ると共に第１のスイツチングデバイスに結合する
   第３の入力線を有し、 ２つの論理回路のうちの一方の論理回路の第１
   の入力線は互いに他方の論理回路の第２の直列接
   続回路の一部であり、 第１、第２の論理回路の第２の入力線は各々セ
   ツト入力Ｓおよびリセツト入力Ｒであり、 上記第３の入力線には、上記第１および第２の
   入力線のいずれにも入力電流が印加されないとき
   に上記第１のスイツチングデバイスを電圧状態と
   するバイアス電流が印加され、 上記第１および第２の論理回路の出力検出デバ
   イスから相補出力Ｑおよびを各々取り出し、 上記第１および第２の入力線に印加される入力
   電流の和が増加するに伴つて、上記第１のスイツ
   チングデバイスは上記電流の和が第１の電流値と
   なつたときに電圧状態から超電導状態にスイツチ
   ングし、上記第２のスイツチングデバイスは上記
   電流の和が上記第１の電流値より大なる第２の電
   流値となつたときに超電導状態から電圧状態にス
   イツチングするように構成されることを特徴とす
   る超電導回路用Ｒ―Ｓフリツプフロツプ回路。