JPS59190722A - ジヨセフソン論理ゲ−ト - Google Patents
ジヨセフソン論理ゲ−トInfo
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- JPS59190722A JPS59190722A JP6364883A JP6364883A JPS59190722A JP S59190722 A JPS59190722 A JP S59190722A JP 6364883 A JP6364883 A JP 6364883A JP 6364883 A JP6364883 A JP 6364883A JP S59190722 A JPS59190722 A JP S59190722A
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- JP
- Japan
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- junction
- gate
- magnetic field
- inductance
- quantum interferometer
- Prior art date
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- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 13
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000003321 amplification Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、１対のジョセフソン接合と超伝導インダクタ
ンスを有する２接合超伝導量子干渉計を用いたジョセフ
ノン論理ゲートに関する。
ンスを有する２接合超伝導量子干渉計を用いたジョセフ
ノン論理ゲートに関する。
（ｂ） 従来技術と問題点
従来、動作マージンの大きなジ萱セ７ン／論理ゲートと
しては、Ｔ 、Ｒ，ＧｈｅｅｗａｌａがＩ ＢＭ、’Ｊ
、 Ｒｅ ｓ 。
しては、Ｔ 、Ｒ，ＧｈｅｅｗａｌａがＩ ＢＭ、’Ｊ
、 Ｒｅ ｓ 。
Ｄｅｖｅｌｏｐ、Ｖｏｌ、２４．Ｎｏ、２（１９８０）
ｐｐ、１３０−１４２に述べているＣＩＬ （Ｃｕｒｒ
ｅｎｔ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）７テミリー
が知られている。ジョセフソン接合の臨界電流値の設定
値に対する製造工程におけるズレの許容範囲を±２０優
とする場合に、ＣＩＬファミリーの中の３接合超伝導量
子干渉計を用いたＯＲゲートの動作マージンは±２６％
であシ、ＣＩＤ（Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ
Ｄｅｖｉｃｅ）と呼ばれる２接合超伝導量子干渉計を用
いたＡＮＤゲートは±１７チである。他のゲートファミ
リーの動作マージンはこれよシ小さいＯ Ｈ−Ｂｅｈａ ｅｔ ａｌが、ＩＥＥＥ、 Ｍａｇ−１
７，Ｎｏ、６（１９８１）ｐｐ３４２３−３４２５に述
べているＨＴＣＩＤ（Ｈｉｇｈ Ｔｏｒｅｌａｎｃｅ
Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ Ｄｅｖｉｃｅ
）は±３３％の動作マージンを有するが、ＡＮＤゲート
であ、９０Ｒゲートではない。ところでＣＩＬファミリ
ーのＯＲゲートである３接合超伝導量子干渉計は占有面
積が大きく、２５μｍルールにおいて、５０ＩｔｍＸ１
００μｍ程度で６Ｄ、ＣＩＤの約５倍の面積となシ、高
集積化に制限を与えていた。従って集積度をさらに上げ
ようとする場合、動作マージンが大きく、占有面積の小
さＩＯＲゲートが必要とされる。また、Ｓ１Ｍ、Ｆａｒ
ｉｓカＩＣＣＣ（１９，８０）の論文集ｐｐ、 １１９
６−１２０１に述べたゲートは、前述のＣＩＤを注入型
のＯＲゲートとして用いるものであシ、面積は小さいが
ＯＲとしての動作マージンが小さい。これを電流増幅回
路によりて改善しようとすると、その結果占有面積を大
きくシ、消費電力の増大と動作マージンの低下を招く。
ｐｐ、１３０−１４２に述べているＣＩＬ （Ｃｕｒｒ
ｅｎｔ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）７テミリー
が知られている。ジョセフソン接合の臨界電流値の設定
値に対する製造工程におけるズレの許容範囲を±２０優
とする場合に、ＣＩＬファミリーの中の３接合超伝導量
子干渉計を用いたＯＲゲートの動作マージンは±２６％
であシ、ＣＩＤ（Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ
Ｄｅｖｉｃｅ）と呼ばれる２接合超伝導量子干渉計を用
いたＡＮＤゲートは±１７チである。他のゲートファミ
リーの動作マージンはこれよシ小さいＯ Ｈ−Ｂｅｈａ ｅｔ ａｌが、ＩＥＥＥ、 Ｍａｇ−１
７，Ｎｏ、６（１９８１）ｐｐ３４２３−３４２５に述
べているＨＴＣＩＤ（Ｈｉｇｈ Ｔｏｒｅｌａｎｃｅ
Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ Ｄｅｖｉｃｅ
）は±３３％の動作マージンを有するが、ＡＮＤゲート
であ、９０Ｒゲートではない。ところでＣＩＬファミリ
ーのＯＲゲートである３接合超伝導量子干渉計は占有面
積が大きく、２５μｍルールにおいて、５０ＩｔｍＸ１
００μｍ程度で６Ｄ、ＣＩＤの約５倍の面積となシ、高
集積化に制限を与えていた。従って集積度をさらに上げ
ようとする場合、動作マージンが大きく、占有面積の小
さＩＯＲゲートが必要とされる。また、Ｓ１Ｍ、Ｆａｒ
ｉｓカＩＣＣＣ（１９，８０）の論文集ｐｐ、 １１９
６−１２０１に述べたゲートは、前述のＣＩＤを注入型
のＯＲゲートとして用いるものであシ、面積は小さいが
ＯＲとしての動作マージンが小さい。これを電流増幅回
路によりて改善しようとすると、その結果占有面積を大
きくシ、消費電力の増大と動作マージンの低下を招く。
以下、従来のジョセフソン論理ゲートについて具体的に
見る。
見る。
２接合超伝導量子干渉計の１つであるＣＩＤの等価回路
を第１図（ａ）に、またＬ・工状が１．７４Φ０の場合
におけるその閾値特性を第１図（ｂ）に示す。
を第１図（ａ）に、またＬ・工状が１．７４Φ０の場合
におけるその閾値特性を第１図（ｂ）に示す。
第１図（ａ）においてＪｌ、 Ｊ２は臨界電流比が１
：３であるジョセフソン接合、Ｌ＋＋ ＬｔＨ３：
１ノインダクタンス、Ｌｂはバイアス電流線である。
：３であるジョセフソン接合、Ｌ＋＋ ＬｔＨ３：
１ノインダクタンス、Ｌｂはバイアス電流線である。
また第１図（ｂ）において、横軸Ｉａは入力信号電流の
和であり、縦軸Ｉｂはバイアス電流線Ｌｂを通じて供給
されるバイアス電流である。
和であり、縦軸Ｉｂはバイアス電流線Ｌｂを通じて供給
されるバイアス電流である。
入力信号電流を注入するので、ファンアウトは並列とな
るが、ファンアウト数を２とする場合に、第１図（ｂｌ
の線分ＯＡとしきい値特性との交点Ｂと、無人力信号状
態でのしきい値Ｃ点との間がバイアスのマージンである
。実際には臨界電流値の製造工程上のズレを±２０％許
容しなければならず、バイアスの範囲はＢ′とＣ′の間
となるため、動作マージンは、±１０チしかない。
るが、ファンアウト数を２とする場合に、第１図（ｂｌ
の線分ＯＡとしきい値特性との交点Ｂと、無人力信号状
態でのしきい値Ｃ点との間がバイアスのマージンである
。実際には臨界電流値の製造工程上のズレを±２０％許
容しなければならず、バイアスの範囲はＢ′とＣ′の間
となるため、動作マージンは、±１０チしかない。
（Ｃ）発明の目的
本発明の目的は、動作マージンが大きく、占有面積の小
さなジョセフソン論理ゲートを提供することにある。
さなジョセフソン論理ゲートを提供することにある。
（ｄ） 発明の構成
上記目的を実現するための本発明は、臨界電流比がｌ：
３である１対のジョセフソン接合および超伝導インダク
タンスを有する２接合超伝導量子干渉計と、該２接合超
伝導量子干渉針の該伝導インダクタンスを３：１に分割
する点にバイアス電流を供給する手段と、該超伝導イン
ダクタンスに磁界結合するコントロール線を有し、入力
信号電流は該コントロール線を通った後に該２接合超伝
導量子干渉計に注入されるようにしたことを特徴とする
。
３である１対のジョセフソン接合および超伝導インダク
タンスを有する２接合超伝導量子干渉計と、該２接合超
伝導量子干渉針の該伝導インダクタンスを３：１に分割
する点にバイアス電流を供給する手段と、該超伝導イン
ダクタンスに磁界結合するコントロール線を有し、入力
信号電流は該コントロール線を通った後に該２接合超伝
導量子干渉計に注入されるようにしたことを特徴とする
。
（ｅ＞ 発明の実施例
以下、本発明の実施例を図面を用いて説明する。
第２図（ａ）は、本発明の一実施例を示す図である。
図において、Ｌ８＋ Ｌ４は磁界結合コントロール線
Ｌｃのインダクタンスを、Ｌｂ＋＋ Ｌｂｚ ハバイア
ス電流線を示し、これらは３：１のインダクタンスＬｅ
ｔ Ｌｔと磁界結合している。尚、他の第１図と同じ
符号は同じものを示す。
Ｌｃのインダクタンスを、Ｌｂ＋＋ Ｌｂｚ ハバイア
ス電流線を示し、これらは３：１のインダクタンスＬｅ
ｔ Ｌｔと磁界結合している。尚、他の第１図と同じ
符号は同じものを示す。
図に明らかなように、入力信号電流ＩＢは磁界結合コン
トロール線Ｌｃを通った後臨界電流比が１＝３のジョセ
フソン接合ＪＩ、Ｊｔと超伝導インダクタンスＬｌ、Ｌ
、を有する２接合超伝導量子干渉計に注入される。
トロール線Ｌｃを通った後臨界電流比が１＝３のジョセ
フソン接合ＪＩ、Ｊｔと超伝導インダクタンスＬｌ、Ｌ
、を有する２接合超伝導量子干渉計に注入される。
このようなゲートのＬ・工状がΦ。の場合の閾値特性は
第２図（ｂ）に示される。これに明らかなように閾値特
性曲線と線分ＯＡとの交点ＢおよびＢ′は低下し、マー
ジンは±１７％に広がった。尚、第２図（ａ）において
バイアス電流はバイアス電流線Ｌｂ＋またはＬｂｔから
与えられる。
第２図（ｂ）に示される。これに明らかなように閾値特
性曲線と線分ＯＡとの交点ＢおよびＢ′は低下し、マー
ジンは±１７％に広がった。尚、第２図（ａ）において
バイアス電流はバイアス電流線Ｌｂ＋またはＬｂｔから
与えられる。
第３図は本発明の第２の実施例を示す図で、インダクタ
ンスＬ、、Ｌ６を有する磁界結合コントロール線をさら
に設け、入力信号電流を２本のコントロール線を通した
後超伝導量子干渉計に注入する構成である。
ンスＬ、、Ｌ６を有する磁界結合コントロール線をさら
に設け、入力信号電流を２本のコントロール線を通した
後超伝導量子干渉計に注入する構成である。
この場合占有面積は増大するが、動作マージンは第１の
実施例よりも大きくなる。
実施例よりも大きくなる。
第４図は、本発明の第３の実施例を示す図である。本実
施例は抵抗ｒｌ、 ｒｌを設け、注入電流が入力信号
電流の□倍となシ、抵抗ｒｌ＋ ｒ３のｒｌ＋ｒ２ 値をかえて注入電流のレベルが調整可能としたものであ
る。
施例は抵抗ｒｌ、 ｒｌを設け、注入電流が入力信号
電流の□倍となシ、抵抗ｒｌ＋ ｒ３のｒｌ＋ｒ２ 値をかえて注入電流のレベルが調整可能としたものであ
る。
第５図は、本発明の第４の実施例を示す図である。本実
施例は入・出力の分離を図るものであ広分離用ジョセフ
ソン接合はＪｓ、Ｊ４１ Ｊｓ−Ｊａのいずれかの位置
に接続され、分離用抵抗はｒｌ、ｒ２１ｒｓのいずれか
の位置に接続される。
施例は入・出力の分離を図るものであ広分離用ジョセフ
ソン接合はＪｓ、Ｊ４１ Ｊｓ−Ｊａのいずれかの位置
に接続され、分離用抵抗はｒｌ、ｒ２１ｒｓのいずれか
の位置に接続される。
第６図は、本発明の第５の実施例は入力数を４にして４
人力ＯＲ動作を行うものである０次に、これら本発明に
よるジョセフソン論理ゲートの適用例を以下に示す。
人力ＯＲ動作を行うものである０次に、これら本発明に
よるジョセフソン論理ゲートの適用例を以下に示す。
第２図体）に示したゲートを簡単に第７図に表わす記号
で示す。
で示す。
第８図は、抵抗ＲＴ、 ＲｓｔＸジ田セフソン接合Ｊ。
を有する電流増幅回路ＣＡを接続した例を示す。
出力を並列に２つ取出す場合、閾値特性上の動作線は第
２図（ｂ）の線分ＯＡ’となシ、大きな信号電流で次段
が駆動できる。
２図（ｂ）の線分ＯＡ’となシ、大きな信号電流で次段
が駆動できる。
尚、出力数を３にすると、動作線は第２図（ｂ）の線分
ＯＡ”となシ、電流増幅回路を接続しない出力数２と同
じマージンが得られる０ 第９図は、２つのＯＲゲートに抵抗ＲＴ＋ 、ＲＴｔを
介してジョセ７ンン接合ＪＩＧを接続してＡＮＤ動作を
行わせる構成を示す。
ＯＡ”となシ、電流増幅回路を接続しない出力数２と同
じマージンが得られる０ 第９図は、２つのＯＲゲートに抵抗ＲＴ＋ 、ＲＴｔを
介してジョセ７ンン接合ＪＩＧを接続してＡＮＤ動作を
行わせる構成を示す。
第１０図は、第９図の構成と同様にＡＮＤ動作を行わせ
る構成で、破線で囲む電流注入型ゲートによシ２つのＯ
Ｒゲートを接続したものである０（ｆ）発明の詳細 な説明したように、本発明によれば占有面積カ小すく、
動作マージンの大きいジョセフソン論理ゲートが提供さ
れる。
る構成で、破線で囲む電流注入型ゲートによシ２つのＯ
Ｒゲートを接続したものである０（ｆ）発明の詳細 な説明したように、本発明によれば占有面積カ小すく、
動作マージンの大きいジョセフソン論理ゲートが提供さ
れる。
第１図（ａ）は、従来のジョセフソン論理ゲートを示す
図、第１図（ｂ）は、その閾値特性を示す図、第２図（
ａ）は、本発明の第１実施例を示す図、第２図（ｂｌは
、その閾値特性を示す図、第３図は本発明の第２の実施
例を示す図、第４図は、本発明の第３の実施例を示す図
、第５図は、本発明の第４の実施例を示す図、第６図は
、本発明の第５の実施例を示す図、第７図は、本発明の
ゲートを表示する記号を示す図、第８図乃至第１０図は
それぞれ本発明のゲートの適用例を示す図である。 図においてＪ＋、Ｊｘはジョセ７ノン接合、Ｌｌ。 Ｌ２は超伝導インダクタンス、Ｌｂはバイアス電流線、
Ｌｃは磁界結合コントロール綜を示す。 出願人 工業技碕院長 １・１田倦峙答 （図 （ａ）１ 鯵 ｚＩ２］ （（２）
図、第１図（ｂ）は、その閾値特性を示す図、第２図（
ａ）は、本発明の第１実施例を示す図、第２図（ｂｌは
、その閾値特性を示す図、第３図は本発明の第２の実施
例を示す図、第４図は、本発明の第３の実施例を示す図
、第５図は、本発明の第４の実施例を示す図、第６図は
、本発明の第５の実施例を示す図、第７図は、本発明の
ゲートを表示する記号を示す図、第８図乃至第１０図は
それぞれ本発明のゲートの適用例を示す図である。 図においてＪ＋、Ｊｘはジョセ７ノン接合、Ｌｌ。 Ｌ２は超伝導インダクタンス、Ｌｂはバイアス電流線、
Ｌｃは磁界結合コントロール綜を示す。 出願人 工業技碕院長 １・１田倦峙答 （図 （ａ）１ 鯵 ｚＩ２］ （（２）
Claims (1)
- 臨界電流比が１：３である１対のジョセフソ／接合およ
び超伝導インダクタンスを有する２接合超伝導量子干渉
計と、該２接合超伝導量子干渉計の超伝導インダクタン
ス金３：１に分割する点にバイアス電流を供給する手段
と、該超伝導インダクタンスに磁界結合するコントロー
ルＡｎ有し、入力信号電流は該コントロール線七通った
後に該２接合超伝導量子干渉計に注入されるようにした
ことを特徴とするジョセ７ン／論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364883A JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364883A JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190722A true JPS59190722A (ja) | 1984-10-29 |
| JPH0155782B2 JPH0155782B2 (ja) | 1989-11-27 |
Family
ID=13235375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364883A Granted JPS59190722A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315180A (en) * | 1992-02-13 | 1994-05-24 | Fujitsu Limited | Synchronizing interface circuit between semiconductor element circuit and a Josephson junction element circuit |
-
1983
- 1983-04-13 JP JP6364883A patent/JPS59190722A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315180A (en) * | 1992-02-13 | 1994-05-24 | Fujitsu Limited | Synchronizing interface circuit between semiconductor element circuit and a Josephson junction element circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155782B2 (ja) | 1989-11-27 |
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