JPH0156572B2

JPH0156572B2 -

Info

Publication number: JPH0156572B2
Application number: JP57187101A
Authority: JP
Inventors: Hiroshi Mizuguchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-10-25
Filing date: 1982-10-25
Publication date: 1989-11-30
Also published as: JPS5975723A

Description

【発明の詳細な説明】産業上の利用分野本発明はデイジタル回路で多用されるプログラ
マブルカウンタに関するものである。

従来例の構成とその問題点従来より、例えばCMOSを用いたプログラマ
ブルカウンタとしては第１図に示すようなフリツ
プフロツプ回路を単位ステージとして、第２図の
如く構成されたものが多用されてきた。第１図に
おいて、端子１，２はそれぞれクロツク信号入力
端子と反転クロツク信号入力端子であり、端子
３，４はそれぞれ非反転出力端子と反転出力端子
である。５はプリセツトイネイブル端子、６はプ
ログラム値が供給されるプログラム端子である。

また、第２図において、１０，２０，３０，４
０はそれぞれ第１図に示したフリツプ回路によつ
て構成された単位ステージであり、５０，６０，
７０，８０は４ビツトのプログラムデータが供給
されるプログラム端子群であり、９０はカウンタ
のクロツク信号入力端子であり、１００は共通の
プリセツトイネイブル端子、１１０，１２０，１
３０，１４０はそれぞれ各単位ステージの出力端
子である。

さて、第１図および第２図に示されるカウンタ
回路をCMOSで構成する場合、２入力NORゲー
トは４素子、インバータは２素子を必要とし、２
入力ANDゲートを個別に構成すると６素子を必
要とするので、出力バツフア１１１〜１４１も含
めると単位ステージあたり40もの素子数となり、
この種のカウンタを用いたデイジタル回路を集積
化する際のチツプサイズの縮小の妨げとなつてい
た。

なお、２入力ANDゲートと２入力NORゲート
についてはAND−NOR構成とすることにより、
単位ステージあたりの素子数を32にまで削減させ
ることも可能であるが、その場合には配線の自由
度が小なくなり、配線がやや複雑になるという問
題があつた。

発明の目的本発明は単位ステージを構成するためのチツプ
サイズは従来以上に小さくできる、換言すればよ
り少ない配線数や素子数で単位ステージを構成す
ることのできるプログラマブルカウンタを提供す
ることを目的としたものである。

発明の構成本発明のプログラマブルカウンタは、外部リセ
ツト端子と外部セツト端子を有し、クロツク信号
の論理が０の期間その出力を保持することのでき
る第１の状態保持手段と、前記第１の状態保持手
段の出力が前記クロツク信号の論理が０のときに
伝達され、前記クロツク信号の論理が１の期間そ
の出力状態を保持することのできる第２の状態保
持手段と、前記クロツク信号の論理が１のときに
前記第２の状態保持手段の出力を前記第１の状態
保持手段に伝達するスイツチ手段と、入力端子に
少なくとも前記クロツク信号と前記第１あるいは
第２の状態保持手段の出力が供給される論理ゲー
トによつて単位ステージを構成し、前記論理ゲー
トの出力信号をクロツク信号として次段の単位ス
テージに供給することによつて複数の単位ステー
ジを連結してカウンタを構成するとともに、リセ
ツト信号を各単位ステージの外部リセツト端子に
供給するリセツト手段と、プリセツトイネイブル
信号に基づいたプリセツト信号をセツトすべき単
位ステージの外部セツト端子に選択的に供給する
プリセツト手段を備えたことを特徴とするもの
で、これによつて単位ステージあたりの素子数あ
るいは配線数を削減可能にしたものである。

実施例の説明以下、本発明の実施例について、図面を参照し
ながら説明する。

第３図ならびに第４図は本発明の一実施例にお
ける４ビツトプログラマブルカウンタとその単位
ステージを示す回路結線図であり、いずれも第１
図および第２図と同一部分については同一の符号
で表わされている。

第３図において、プリセツトイネイブル端子
（正論理）１００にはプリセツト用のNANDゲー
ト１６０，１７０，１８０，１９０のそれぞれの
一方の入力端子が接続され、前記NANDゲート
１６０，１７０，１８０，１９０の他方の入力端
子はそれぞれプログラム端子５０，６０，７０，
８０に接続され、前記NANDゲート１６０，１
７０，１８０，１９０の出力端子は各単位ステー
ジ２１０，２２０，２３０，２４０のそれぞれの
セツト端子に接続されている。

また、前記プリセツトイネイブル端子１００と
は別にリセツト端子（負論理）１５０が設けら
れ、各単位ステージ２１０，２２０，２３０，２
４０のそれぞれのリセツト端子に接続されてい
る。

また、プリセツトイネイブル信号とリセツト信
号は一方の入力端子にクロツク信号が供給される
NANDゲート２００の別々の入力端子にも供給
され、これらの信号がアクテイブレベルになつた
ときに初段の単位ステージ２１０のクロツク信号
入力端子のレベルが“Ｈ”になるように構成され
ている。

第４図は前記単位ステージ２１０〜２４０の具
体的な回路構成を示したもので、NANDゲート
１１とNANDゲート１２、両方向スイツチ１３
によつてクロツク信号入力端子２に供給されるク
ロツク信号のレベルが“Ｈ”のときに保持状態と
なる双安定回路２５０が構成され、インバータ１
４とインバータ１５、両方向スイツチ１６によつ
て前記クロツク信号のレベルが“Ｌ”のときに保
持状態となる双安定回路２６０が構成されてい
る。

前記双安定回路２６０には、前記クロツク信号
のレベルが“Ｈ”のときに双方向スイツチ１７を
介して前記双安定回路２５０の出力が伝達される
ように構成されており、前記双安定回路２５０に
は、前記クロツク信号のレベルが“Ｌ”のときに
双方向スイツチ１８を介して前記双安定回路２６
０の出力が伝達されるように構成されている。

また、前記双安定回路２６０の出力はNAND
ゲート１９の一方の入力端子に供給され、前記
NANDゲート１９の他方の入力端子にはインバ
ータ２１を介してクロツク信号が供給され、同出
力端子はクロツク信号出力端子７に接続されてい
る。

さらに、前記双安定回路２５０を構成する
NANDゲート１１の一方の入力端子はリセツト
信号入力端子８に接続され、NANDゲート１２
の一方の入力端子はセツト信号入力端子９に接続
されている。

さて、第４図において、NANDゲート１９を
除いた回路構成はよく知られたスタテイツク型の
フリツプフロツプ回路であり、外部リセツト端子
と外部セツト端子を有している。

第５図は第４図の動作を示すタイムチヤートで
あり、第４図のクロツク信号入力端子２に第５図
の２ａに示すようなクロツク信号が供給され、実
線を閉状態、破線を開状態としたとき、両方向ス
イツチ１３，１６，１７，１８の開閉状態はそれ
ぞれ第５図の１３Ｓ，１６Ｓ，１７Ｓ，１８Ｓに
示すようになり、インバータ１４，１５、
NANDゲート１１，１２、インバータ２１の出
力信号波形はそれぞれ第５図の１４ａ，１５ａ，
１１ａ，１２ａ，２１ａのようになる。

すなわち、あらかじめリセツト信号入力端子８
とセツト信号入力端子９のレベルが“Ｈ”に固定
されているものとし、時刻t₁以前にNANDゲー
ト１１、インバータ１５の出力レベルが“Ｈ”
で、NANDゲート１２、インバータ１４の出力
レベルが“Ｌ”になつているものとすると、時刻
t₁においてクロツク信号のレベルが“Ｈ”から
“Ｌ”に移行すると、両方向スイツチ１３，１７
が閉状態から開状態に移行し、両方向スイツチ１
６，１８が開状態から閉状態に移行する。

前記両方向スイツチの閉状態への移行によつて
双安定回路２６０の出力が双安定回路２５０に伝
達され、前記NANDゲート１１の出力レベルは
“Ｌ”に移行し、前記NANDゲート１２の出力レ
ベルは“Ｈ”となる。

なお、前記両方向スイツチ１６の閉状態への移
行によつて前記双安定回路２６０は正帰還ループ
が閉じて保持状態となる。

時刻t₂においてクロツク信号のレベルが“Ｈ”
に移行すると、前記両方向スイツチ１３，１７が
閉状態に移行し、前記両記両方向スイツチ１６，
１８が開状態に移行する。

その結果、前記双安定回路２５０が保持状態と
なり、前記双安定回路２５０の出力が前記双安定
回路２６０に伝達され、一方、前記双安定回路２
６０の正帰還ループが開くので、その結果、前記
インバータ１４の出力レベルが“Ｈ”に移行し、
前記インバータ１５の出力レベルが“Ｌ”に移行
する。

以後、同様の動作を繰り返しながら前記双安定
回路２５０の出力レベルはクロツク信号のレベル
が“Ｈ”から“Ｌ”に移行するときに反転し、前
記双安定回路２６０の出力レベルはクロツク信号
のレベルが“Ｌ”から“Ｈ”に移行するときに反
転する。

ところで、NANDゲート１９の入力端子には
クロツク信号と双安定回路２６０の出力が供給さ
れているから、その出力レベルはクロツク信号と
前記双安定回路２６０の出力に依存し、第５図の
１９ａに示すようになる。

前記NANDゲート１９の出力信号は次段の単
位ステージのクロツク信号として供給されるが、
この出力信号のレベルは前段から供給されるクロ
ツク信号のレベルに依存する。

すなわち、第３図の回路において、NANDゲ
ート２００を介して初段の単位ステージ２１０に
供給されるクロツク信号のレベルが“Ｈ”であれ
ば、後段のすべての単位ステージに供給されるク
ロツク信号のレベルが“Ｈ”になる。

したがつて、第３図に示すように各単位ステー
ジに供給されるリセツト信号とプリセツトイネイ
ブル信号をNANDゲート２００の入力端子にも
供給しておくことによつて、リセツトもしくはプ
リセツト期間中に各単位ステージに供給されるク
ロツク信号のレベルを“Ｈ”に固定しておくこと
ができ、その結果、リセツトもしくはプリセツト
期間中は第４図の両方向スイツチ１６，１８が開
状態となり、両方向スイツチ１３，１７が閉状態
となるので、双安定回路２５０にのみリセツトあ
るいはプリセツト信号を供給すれば、各単位ステ
ージのリセツト動作あるいはプリセツト動作が行
なわれる。

また、第３図のクロツク信号入力端子９０に供
給されるクロツク信号のレベルが“Ｌ”に移行し
てからリセツトあるいはプリセツトの指令が解除
されるようにしておく（具体的にはリセツト信号
とプリセツトイネイブル信号をクロツク信号と同
期させる。）ことによつて、リセツトあるいはプ
リセツト指令の解除が行なわれた直後に各単位ス
テージに供給されるクロツク信号のレベルが
“Ｈ”から“Ｌ”に移行してカウントが誤動作を
おこす恐れはなくなる。

なお、リセツト信号やプリセツトイネイブル信
号のアクテイブレベル期間がクロツク信号入力端
子９０に供給されるクロツク信号の半周期に比べ
て十分短かい場合には、前記クロツク信号のレベ
ルが“Ｌ”になつている間に各単位ステージにリ
セツト信号あるいはプリセツトイネイブル信号を
供給することによつて、NANDゲート２００に
リセツト信号やプリセツトイネイブル信号を供給
する必要はなくなり、前記NANDゲート２００
は単なるインバータに置き換えることができる。

反対に、リセツト信号やプリセツトイネイブル
信号がクロツク信号とは非同期で発生される場合
には、第６図あるいは第７図に示すような簡単な
同期化回路２７０を付加することによつて対処す
ることができる。

このようにして、本発明のプログラマブルカウ
ンタは、プリセツト動作に先だつて、まず各単位
ステージにリセツト信号を供給し、その後に必要
な単位ステージにのみプリセツトイネイブル信号
に基づくプリセツト信号を供給するように構成さ
れているので、プリセツトデータとプリセツトイ
ネイブル信号が供給された論理ゲート（NAND
ゲート１６０，１７０……）と第４図に示すよう
な外部リセツト端子と外部セツト端子を有するフ
リツプフロツプによつて構成された単位ステージ
によつて構成することができる。

その結果、カウンタの構成を従来以上に簡単に
することができ、例えば、第３図および第４図に
示したものでは単位ステージあたりの素子数は34
となる。

つぎに、第８図および第９図は本発明の別の実
施例における４ビツトプログラマブルカウンタと
その単位ステージの構成を示したもので、第８図
において、プログラム端子５０，６０，７０，８
０にそれぞれドレインが接続され、ソースが単位
ステージ２１０，２２０，２３０，２４０のセツ
ト端子に接続され、ゲート電極にプリセツトイネ
イブル信号が供給されるＰチヤネルMOSトラン
ジスタ５１，６１，７１，８１が前記単位ステー
ジ２１０，２２０，２３０，２４０をプリセツト
するためのプリセツトスイツチ群を構成してい
る。

また、ドレインがそれぞれ前記Ｐチヤネル
MOSトランジスタのソースに接続され、ソース
がそれぞれ接地され、ゲート電極にプリセツトイ
ネイブル信号が供給されるＮチヤネルMOSトラ
ンジスタ５２，６２，７２，８２がプリセツト時
以外のときに前記単位ステージ２１０，２２０，
２３０，２４０のセツト端子を接地するためのス
イツチ群を構成している。

第９図において、NORゲート２２と３ステー
トNORゲート２３が双安定回路２５０を構成し、
前記双安定回路２５０の出力が供給された３ステ
ートインバータ２４の出力はNANDゲート１９
の一方の入力端子に供給され、前記NANDゲー
ト１９の出力は次段の単位ステージのクロツク信
号として出力端子７に供給されるとともに、両方
向スイツチ１８を介して前記双安定回路２５０に
供給されている。

第１０図は第９図のフリツプフロツプ回路の動
作を説明するためのタイムチヤートであり、リセ
ツト端子８およびセツト端子９はいずれも“Ｌ”
レベルに固定されているものとして示されてい
る。

第１０図の２ａはクロツク信号入力端子２に供
給されるクロツク信号の信号波形図であり、ま
た、２１ａ，２２ａ，１９ａはそれぞれインバー
タ２１、NORゲート２２、NANDゲート１９の
出力信号波形図であり、２３ａ，２４ａはそれぞ
れ３ステートNORゲート２３、３ステートイン
ガータ２４の出力状態を示すタイムチヤートであ
り、１８Ｓは両方向スイツチ１８の開閉状態を示
すタイムチヤートである。

時刻t₁以前にクロツク信号入力端子２のレベル
が“Ｈ”でNORゲート２２の出力レベルが“Ｌ”
になつているものとすると、その時点においは３
ステートNORゲート２３、３ステートインバー
タ２４、NANDゲート１９の出力レベルはいず
れも“Ｈ”であり、両方向スイツチ１８は開状態
となつている。

時刻t₁において、クロツク信号のレベルが
“Ｌ”に移行すると、続いてインバータ２１の出
力レベルが“Ｈ”に移行し、３ステートNORゲ
ート２３および３ステートインバータ２４の出力
はいずれもハイインピーダンス状態となり、両方
向スイツチ１８は閉状態に移行する。

前記NANDゲート１９の一方の入力端子１９
ｘのレベルは時刻t₁以前までは前記３ステートイ
ンバータ２４によつて“Ｈ”に保持されており、
前記３ステートインバータ２４の出力がハイイン
ピーダンス状態に移行してからも蓄積電荷によつ
て“Ｈ”レベルが持続するので、前記NANDゲ
ート１９の出力レベルは“Ｌ”に移行し、その結
果、NORゲート２２の出力レベルが“Ｈ”に移
行する。

時刻t₂において、クロツク信号のレベルが
“Ｈ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｌ”に移行し、ほぼ同時に前記
３ステートインバータ２４および前記３ステート
NORゲート２３の出力レベルが“Ｌ”に移行す
るとともに前記両方向スイツチ１８は開状態に移
行する。

また、前記インバータ２１の出力レベルの
“Ｌ”への移行によつて前記NANDゲート１９の
出力レベルは“Ｈ”に戻る。

時刻t₃において、クロツク信号のレベルが
“Ｌ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｈ”に移行し、前記３ステート
インバータ２４および前記３ステートNORゲー
ト２３の出力がハイインピーダンス状態に移行す
るとともに前記両方向スイツチ１８は閉状態に移
行する。

このとき、前記NANDゲート１９の一方の入
力端子１９ｘのレベルは、それ以前の“Ｌ”レベ
ルのままになつているので、前記NANDゲート
１９の出力レベルは“Ｈ”から変化せず、それが
前記両方向スイツチ１８を介して前記インバータ
２２の入力端子に伝達されるから、前記インバー
タ２２の出力レベルは“Ｌ”に移行する。

時刻t₄において、クロツク信号のレベルが
“Ｈ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｌ”に移行し、前記３ステート
インバータ２４および前記３ステートNORゲー
ト２３の出力レベルが“Ｈ”に移行するとともに
前記両方向スイツチ１８は開状態に移行する。

以後、同様にして前記インバータ２２はクロツ
ク信号のレベルの“Ｈ”から“Ｌ”への遷移時に
その出力レベルが変化する。

さて、第９図の回路において、リセツト信号入
力端子（リセツト端子）８のレベルが“Ｌ”に固
定されている間はNORゲート２２は単なるイン
バータとして動作し、セツト信号入力端子（セツ
ト端子）９のレベルが“Ｌ”に固定されている間
は３ステートNORゲート２３は３ステートイン
バータとして動作する。

また、クロツク信号入力端子２のレベルを
“Ｈ”に固定したうえで（双安定回路２５０は保
持状態となる。）、前記リセツト信号入力端子８の
レベルを“Ｈ”にすると前記双安定回路２５０は
リセツトされ、反対に前記セツト信号入力端子９
のレベルを“Ｈ”にすると前記双安定回路２５０
はセツトされる。

したがつて、第８図の４ビツトプログラマブル
カウンタにおいて、共通のリセツト信号入力端子
１５０のレベルを“Ｈ”にした後にプリセツトイ
ネイブル端子１００のレベルを“Ｈ”にすること
によつて、プログラム端子５０，６０，７０，８
０のうち、レベルが“Ｈ”になつている単位ステ
ージにＰチヤネルMOSトランジスタ５１，６１，
７１，８１を介してプリセツト信号が供給されて
プリセツト動作が行なわれる。

第８図に示したプログラマブルカウンタでは、
プリセツト用のスイツチ回路と出力バツフアも含
めて単位ステージあたり26素子で構成することが
できる。

なお、本発明のプログラマブルカウンタでは従
来のプログラマブルカウンタと異なり、プリセツ
トイネイブル信号に先行させて、各単位ステージ
に共通のリセツト信号を供給しておく必要がある
が、このリセツト信号はプリセツトイネイブル信
号発生回路を少し変更するだけで作り出すことが
できる。例えば、第１１図は本発明のプログラマ
ブルカウンタに使用できるリセツト信号およびプ
リセツトイネイブル信号発生回路の一例を示す回
路結線図であり、プリセツト指令信号入力端子３
００のレベルが“Ｈ”に移行した後に、クロツク
信号入力端子９０（第８図の回路のクロツク信号
入力端子９０と同一である。）に供給されるクロ
ツク信号に同期したリセツト信号が端子１５０に
出力され、続いてクロツク信号に同期したプリセ
ツトイネイブル信号が端子１００に出力されるよ
うに構成されている。

第１３図は第１２図の回路の入出力信号の関係
を示すタイムチヤートであり、図中の９０ａ，３
００ａ，１５０ａ，１００ａはそれぞれ前記端子
９０，３００，１５０，１００に現われる信号波
形を示したものであるが、時刻t₁において前記端
子３００のレベルが“Ｈ”に移行した後に時刻t₂
においてクロツク信号のレベルが“Ｈ”から
“Ｌ”に移行すると、Ｄフリツプフロツプ３１０
の出力レベルが“Ｈ”に移行し、時刻t₃において
は前記Ｄフリツプフロツプ３１０の出力レベルが
“Ｌ”に戻つて、Ｄフリツプフロツプ３２０の出
力レベルが“Ｈ”に移行する。

時刻t₄において、クロツク信号のレベルが
“Ｌ”に移行すると前記Ｄフリツプフロツプ３２
０の出力レベルも“Ｌ”に戻り、時刻t₅における
クロツク信号のリーデイングエツジからカウンタ
のカウント動作が行なわれる。

第１１図の回路において、Ｄフリツプフロツプ
３２０を除く部分は従来のプリセツトイネイブル
信号発生回路と同一であり（その場合にはＤフリ
ツプフロツプ３１０の出力信号がプリセツトイネ
イブル信号となる。）、Ｄフリツプフロツプ３２０
を追加するだけで、プリセツトイネイブル信号に
先行するリセツト信号を発生させることができ
る。

また、第２図に示した従来のプログラマブルカ
ウンタと第８図に示した本発明のプログラマブル
カウンタを比較すると、本発明のカウンタでは単
位ステージあたりの素子数が少なくとも14素子は
減少するので、プリセツトイネイブル信号に先行
するリセツト信号を第１２図に示すような回路で
作り出したとしても、従累例に比べると余分に必
要になるＤフリツプフロツプの素子数（18〜20素
子）は２ビツト以上のカウンタを構成することに
よつて吸収することができる。

第３図に示したプログラマブルカウンタにおい
ても、従来例に比べて単位ステージあたり６素子
は削減できるので、３ビツト以上のカウンタを構
成することによつて本発明の効果を得ることがで
きる。

ところで、以上の説明では従来例および実施例
ともにCMOS回路を例にあげたが、本発明のプ
ログラマブルカウンタはCMOS回路に限定され
るものではなく、NMOSやPMOS、さらにはバ
イポーラ回路にも適用することができる。

発明の効果本発明は外部リセツト端子と外部セツト端子を
有し、クロツク信号の論理が０の期間（前記実施
例の説明では“Ｌ”レベルと“Ｈ”レベルと言う
表現を用いているが、“Ｈ”レベルが論理０に対
応するときには“Ｌ”レベルが論理１に対応し、
反対に“Ｌ”レベルが論理０に対応するときには
“Ｈ”レベルが論理１に対応する。）、その出力を
保持することのできる第１の状態保持手段（前記
実施例における双安定回路２５０に相当）と、前
記第１の状態保持手段の出力が前記クロツク信号
の論理が０のときに伝達され、前記クロツク信号
の論理が１の期間その出力状態を保持することの
できる第２の状態保持手段（第４図の実施例にお
いては双安定回路２６０に相当し、第９図の実施
例においてはNANDゲート１９に相当する。）
と、前記クロツク信号の論理が１のときに前記第
２の状態保持手段の出力を前記第１の状態保持手
段に伝達するスイツチ手段と、入力端子に少なく
とも前記クロツク信号と前記第１あるいは第２の
状態保持手段の出力が供給される論理ゲート（前
記実施例ではNANDゲート１９に相当し、第９
図の実施例においては前記NANDゲート１９が
前記第２の状態保持手段と前記論理ゲートの両方
の機能を備えている。）によつて単位ステージを
構成し、前記論理ゲートの出力信号をクロツク信
号として次段の単位ステージに供給することによ
つて、複数の単位ステージを連結してカウンタを
構成するとともに、リセツト信号を各単位ステー
ジの外部リセツト端子に供給するリセツト手段
（共通リセツト信号入力端子１５０に相当）と、
プリセツトイネイブル信号に基づいたプリセツト
信号をセツトすべき単位ステージの外部セツト端
子に選択的に供給するプリセツト手段を備えたこ
とを特徴とするもので、第３図、第６図、第７図
に示した実施例においては、入力端子に共通のプ
リセツトイネイブル信号と各単位ステージごとの
プログラム値が供給された論理ゲート群
（NANDゲート１６０，１７０，１８０，１９０
に相当）によつて前記プリセツト手段が構成さ
れ、第８図に示した実施例においては、各単位ス
テージのプログラム端子と外部セツト端子の間に
接続され、プリセツトイネイブル信号が一方の論
理レベルにあるときには開状態となり、他方の論
理レベルにあるときには閉状態となるスイツチ群
（ＰチヤネルMOSトランジスタ５１，６１，７
１，８１に相当）によつて前記プリセツト手段が
構成されている。

本発明の特徴は入力端子に少なくともクロツク
信号と第１あるいは第２の状態保持手段の出力が
供給される論理ゲートの出力信号を次段の単位ス
テージにクロツク信号として供給することによつ
て、複数の単位ステージを縦続接続するととも
に、プリセツト動作に先行して、すべての単位ス
テージにリセツト信号を供給し、その後にプリセ
ツト手段にプリセツトイネイブル信号を供給する
ように構成したことにあり、その結果、プリセツ
トすべき単位ステージのみにプリセツト信号を供
給するだけでプリセツト動作が確実に行なわれる
ので、単位ステージあたりの構成素子数を著しく
減少させることができる。

また、プリセツト手段としてスイツチ群を用い
ることによつて、単位ステージあたりの構成素子
数をさらに減少させることができ、きわめて大な
る効果を奏する。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来のプログラマブ
ルカウンタの単位ステージおよびカウンタ回路を
示す回路結線図、第３図は本発明の一実施例を示
す回路結線図、第４図は第３図における単位ステ
ージの構成を示す回路結線図、第５図は第４図の
回路の動作を説明するためのタイムチヤート、第
６図、第７図、第８図はいずれも本発明の他の実
施例を示す回路結線図、第９図は第８図における
単位ステージの構成を示す回路結線図、第１０図
は第９図の回路の動作を説明するためのタイムチ
ヤート、第１１図はリセツト信号およびプリセツ
トイネイブル信号発生回路の一例を示す回路結線
図、第１２図は第１１図の回路の入出力信号を示
すタイムチヤートである。１９……NANDゲート、２５０……双安定回
路、２６０……双安定回路、１００……プリセツ
トイネイブル信号入力端子、１５０……リセツト
信号入力端子。

Claims

【特許請求の範囲】

１外部リセツト端子と外部セツト端子を有し、
クロツク信号の論理が０の期間その出力を保持す
る第１の状態保持手段と、前記第１の状態保持手
段の出力が前記クロツク信号の論理が０のときに
伝達され、前記クロツク信号の論理が１の期間そ
の出力を保持する第２の状態保持手段と、前記ク
ロツク信号の論理が１のときに前記第２の状態保
持手段の出力を前記第１の状態保持手段に伝達す
るスイツチ手段と、入力端子に少なくとも前記ク
ロツク信号と前記第１あるいは第２の状態保持手
段の出力が供給される論理ゲートによつて単位ス
テージを構成し、前記論理ゲートの出力信号をク
ロツク信号として次段の単位ステージに供給する
ことによつて複数の単位ステージを連結し、リセ
ツト信号を各単位ステージの外部リセツト端子に
供給するリセツト手段と、前記リセツト信号に続
くプリセツト信号をプログラム値に応じた単位ス
テージの外部セツト端子に選択的に供給するプリ
セツト手段を備えたプログラマブルカウンタ。