JPH0156573B2

JPH0156573B2 -

Info

Publication number: JPH0156573B2
Application number: JP57231367A
Authority: JP
Inventors: Hiroshi Mizuguchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-12-27
Filing date: 1982-12-27
Publication date: 1989-11-30
Also published as: JPS59122024A

Description

【発明の詳細な説明】産業上の利用分野本発明はデイジタル回路で多用されるプログラ
マブル分周装置の新規な構成に関するものであ
る。

従来例の構成とその問題点従来より、例えばCMOSを用いたプログラマ
ブル分周装置としては第１図に示すようなフリツ
プフロツプ回路を単位ステージとして、第２図の
如く構成されたものが多用されてきた。

第１図および第２図はいずれもよく知られた回
路であるので、その詳細な説明は省略するが、第
１図において、端子１，２はそれぞれクロツク信
号入力端子、反転クロツク信号入力端子であり、
端子３，４はそれぞれ非反転出力端子、反転出力
端子であり、５はプリセツトイネイブル端子、６
はプログラム値が供給されるプログラム端子であ
る。

また、第２図において、１０，２０，３０，４
０はそれぞれ第１図に示したフリツプフロツプ回
路によつて構成された単位ステージであり、５
０，６０，７０，８０は４ビツトのプログラムデ
ータが供給されるプログラム端子群であり、９０
はカウンタのクロツク信号入力端子であり、１０
０は分周出力端子である。

単位ステージ１０，２０，３０，４０は縦続接
続されてダウンカウンタを構成しており、例えば
プログラム値が２進数の〔1000〕であつたとする
と、この値からダウンカウントが行なわれ、カウ
ンタの出力が〔0000〕になつた時点で検出ゲート
１１０が出力信号を発生し、NANDゲート１２
０とNANDゲート１３０によつて構成されたRS
フリツプフロツプがクロツク信号入力端子９０に
印加されるクロツク信号の論理が１の期間だけ各
単位ステージのプリセツトイネイブル信号を発生
し、カウンタは再び〔1000〕にプリセツトされ
る。したがつて、分周出力端子１００からはクロ
ツク信号の８分の１の繰り返し周波数を有する出
力信号が得られる。

さて、第１図および第２図に示される分周装置
をCMOSで構成する場合、２入力NORゲートは
４素子、インバータは２素子を必要とし、２入力
ANDゲートを個別に構成すると６素子を必要と
するので、単位ステージあたり38もの素子数とな
り、この種の分周装置を用いたデイジタル回路を
集積化する際のチツプサイズの縮少の妨げとなつ
ていた。

なお、２入力ANDゲートと２入力NORゲート
については、AND−NOR構成とすることによ
り、単位ステージあたりの素子数を30にまで削減
させることも可能であるが、その場合には配線の
自由度が少なくなり、配線がやや複雑になるとい
う問題があつた。

発明の目的本発明は単位ステージを構成するためのチツプ
サイズを従来以上に小さくできる、言い換えれば
より少ない配線数や素子数で単位ステージを構成
することのできるプログラマブル分周装置を実現
するものである。

発明の構成本発明のプログラマブル分周装置は、外部セツ
ト端子を有し、クロツク信号の論理が０の期間そ
の出力状態を保持する第１の状態保持手段と、前
記第１の状態保持手段の出力が前記クロツク信号
の論理が０のときに伝達され、前記クロツク信号
の論理が１の期間その出力状態を保持する第２の
状態保持手段と、前記クロツク信号の論理が１の
ときに前記第２の状態保持手段の出力を前記第１
の状態保持手段に伝達するスイツチ手段と、入力
端子に少なくとも前記クロツク信号と前記第１あ
るいは第２の状態保持手段の出力が供給される論
理ゲートによつて単位ステージを構成し、前記論
理ゲートの出力信号をクロツク信号として次段の
単位ステージに供給することによつて複数の単位
ステージを連結してカウンタを構成し、前記カウ
ンタの出力があらかじめ設定されたカウント値に
なつたことを検出する検出手段と、前記検出手段
の検出信号に基づいたプリセツト信号をプログラ
ム値に応じた単位ステージの外部セツト端子に選
択的に供給するプリセツト手段を備えたことを特
徴とするもので、これによつて単位ステージあた
りの素子数あるいは配線数を削減するものであ
る。

実施例の説明以下本発明の実施例について図面を参照しなが
ら設明する。第３図ならびに第４図は本発明の一
実施例における４ビツトプログラマブル分周装置
とその単位ステージを示す回路結線図であり、い
ずれも第１図および第２図と同一部分については
同一図番で示されている。

第３図において、プリセツトイネイブル信号を
発生するNANDゲート１２０の出力端子はプリ
セツト用のANDゲート１４０，１５０，１６０，
１７０のそれぞれの一方の入力端子に接続され、
前記ANDゲート１４０，１５０，１６０，１７
０の他方の入力端子にはそれぞれプログラム端子
５０，６０，７０，８０が接続され、前記AND
ゲート１４０，１５０，１６０，１７０の出力端
子は各単位ステージ２１０，２２０，２３０，２
４０のそれぞれのセツト端子に接続されている。
また、前記NANDゲート１２０の出力信号はイ
ンバータ１８０を介してNANDゲート１９０の
一方の入力端子に供給され、前記NANDゲート
１９０を介して初段の単位ステージ２１０にクロ
ツク信号入力端子９０からクロツク信号が供給さ
れるように構成されている。

第４図は前記単位ステージ２１０〜２４０の具
体的な回路構成を示したものである。第４図にお
いて、NORゲート１１とインバータ１２と両方
向スイツチ１３によつて、クロツク信号入力端子
２に供給されるクロツク信号のレベルが“Ｈ”の
ときに保持状態となる双安定回路２５０が構成さ
れ、インバータ１４とインバータ１５と両方向ス
イツチ１６によつて前記クロツク信号のレベルが
“Ｌ”のときに保持状態となる双安定回路２６０
が構成されている。

前記双安定回路２６０には、前記クロツク信号
のレベルが“Ｈ”のときに両方向スイツチ１７を
介して前記双安定回路２５０の出力が伝達される
ように構成されており、前記双安定回路２５０に
は、前記クロツク信号のレベルが“Ｌ”のときに
両方向スイツチ１８を介して前記双安定回路２６
０の出力が伝達されるように構成されている。

また、前記双安定回路２６０の出力はNAND
ゲート１９の一方の入力端子に供給され、前記
NANDゲート１９の他方の入力端子にはインバ
ータ２１を介してクロツク信号が供給され前記
NANDゲート１９の出力端子はクロツク信号出
力端子７に接続されている。

さらに、前記双安定回路２５０を構成する
NORゲート１１の一方の入力端子にはセツト信
号入力端子８が接続されている。

さて、第４図において、NANDゲート１９を
除いた回路構成は外部セツト端子を有するよく知
られたスタテイツク型のフリツプフロツプ回路で
ある。

第５図は第４図の動作を示すタイムチヤートで
あり、第４図のクロツク信号入力端子２に第５図
の２ａに示すようなクロツク信号が供給され、実
線を閉状態、破線を開状態としたとき、両方向ス
イツチ１３，１６，１７，１８の開閉状態はそれ
ぞれ第５図の１３ｓ，１６ｓ，１７ｓ，１８ｓに
示す如くなり、インバータ１４，１５、NORゲ
ート１１、インバータ１２，２１の出力信号波形
はそれぞれ、第５図の１４ａ，１５ａ，１１ａ，
１２ａ，２１ａの如くなる。

すなわち、あらかじめセツト信号入力端子８の
レベルが“Ｌ”に固定されているものとし、時刻
t₁以前にNORゲート１１、インバータ１５の出
力レベルが“Ｈ”で、インバータ１２、インバー
タ１４の出力レベルが“Ｌ”になつているものと
すると、時刻t₁においてクロツク信号のレベルが
“Ｈ”から“Ｌ”に移行すると、両方向スイツチ
１３，１７が閉状態から開状態が移行し、両方向
スイツチ１６，１８が開状態から閉状態に移行す
る。この両方向スイツチ１８の閉状態への移行に
よつて双安定回路２６０の出力が双安定回路２５
０に伝達され、前記NORゲート１１の出力レベ
ルは“Ｌ”に移行し前記インバータ１２の出力レ
ベルは“Ｈ”となる。なお、前記両方向スイツチ
１６の閉状態への移行によつて前記双安定回路２
６０は正帰還ループが閉じても保持状態となる。

時刻t₂において、クロツク信号のレベルが
“Ｈ”に移行すると、前記両方向スイツチ１３，
１７が閉状態に移行し、前記両記両方向スイツチ
１６，１８が開状態に移行する。その結果、前記
双安定回路２５０が保持状態となり、前記双安定
回路２５０の出力が前記双安定回路２６０に伝達
され、一方、前記双安定回路２６０の正帰還ルー
プが開くので、その結果前記インバータ１４の出
力レベルが“Ｈ”に移行し、前記インバータ１５
の出力レベルが“Ｌ”に移行する。

以後、同様の動作を繰り返しながら前記双安定
回路２５０の出力レベルはクロツク信号のレベル
が“Ｈ”から“Ｌ”に移行するときに反転し、前
記双安定回路２６０の出力レベルはクロツク信号
のレベルが“Ｌ”から“Ｈ”に移行するときに反
転する。

ところで、NANDゲート１９の入力端子には
クロツク信号と双安定回路２６０の出力が供給さ
れているから、その出力レベルはクロツク信号と
前記双安定回路２６０の出力に依存し、第５図の
１９ａに示す如くなる。前記NANDゲート１９
の出力信号は次段の単位ステージのクロツク信号
として供給されるが、この出力信号のレベルは前
段から供給されるクロツク信号のレベルに依存す
る。

すなわち、第３図の回路において、NANDゲ
ート１９０を介して初段の単位ステージ２１０に
供給されるクロツク信号のレベルが“Ｈ”であれ
ば、後段のすべての単位ステージに供給されるク
ロツク信号のレベルが“Ｈ”になる。したがつ
て、第３図に示すように各単位ステージに供給さ
れるプリセツトイネイブル信号をデイスエイブル
信号としてNANDゲート１９０の入力端子に供
給しておくことによつて、プリセツト期間中に各
単位ステージに供給されるクロツク信号のレベル
を“Ｈ”に固定しておくことができ、その結果、
プリセツト期間中は第４図の両方向スイツチ１
６，１８が開状態となり、両方向スイツチ１３，
１７が閉状態となるので、双安定回路２５０にの
みプリセツト信号を供給すれば、各単位ステージ
のプリセツト動作が行なわれる。

さて、第３図の分周装置の動作の概要を説明す
ると、前記単位ステージ２１０，２２０，２３
０，２４０によつてダウンカウンタが構成されて
おりその出力が〔0000〕になつた時点で、ORゲ
ート２００が出力信号を発生し、NANDゲート
１２０の出力レベルが“Ｌ”から“Ｈ”に移行
し、NANDゲート１３０の出力レベルは“Ｈ”
から“Ｌ”に移行する。

前記NANDゲート１２０の出力レベルが“Ｈ”
に移行すると、NANDゲート１９０を介して前
記単位ステージ２１０に供給されていたクロツク
信号がデイスエイブルされ、前記NANDゲート
１９０の出力レベルは“Ｈ”に固定される。した
がつて第４図のクロツク信号入力端子２のレベル
も“Ｈ”に固定され、NANDゲート１９の出力
レベルも“Ｈ”に固定されて、次段の単位ステー
ジに供給されるクロツク信号のレベルも“Ｈ”と
なる。

この時点において、両方向スイツチ１３および
１７が閉状態となり、両方向スイツチ１６および
１８は開状態となる。

したがつて第３図の各単位ステージ２１０，２
２０，２３０，２４０のうち、プログラム端子の
レベルが“Ｈ”になつている単位ステージに
ANDゲート１４０，１５０，１６０，１７０を
介してプリセツト信号が供給されて各単位ステー
ジのプリセツト動作が行なわれる。

第３図のプログラマブル分周装置において、例
えばプログラムデータとして〔1101〕が与えられ
ているものとするとカウンタの出力が〔0000〕に
なつた時点で各単位ステージにプログラムイネイ
ブル信号が供給され、カウンタの出力は〔1101〕
にプリセツトされる。

クロツク信号入力端子９０に供給されるクロツ
ク信号のレベルが“Ｌ”に移行すると、NAND
ゲート１３０の出力レベルは“Ｈ”に戻りその時
点では各単位ステージのプリセツト動作が完了し
ているORゲート２００の出力レベルは“Ｈ”に
戻つているので、NANDゲート１２０の出力レ
ベルは“Ｌ”に戻る。

前記クロツク信号入力端子９０のレベルが
“Ｈ”に移行すると、カウンタは〔1101〕からダ
ウンカウントを再開し、結局、分周出力端子１０
０からは入力クロツク周波数の13分の１の繰り返
し周波数を有する出力信号が得られる。

従来のこの種のプログラマブル分周装置では、
プログラム時に、各単位ステージを構成するすべ
てのフリツプフロツプ回路にプリセツト信号かリ
セツト信号かのいずれかを供給する必要があつた
が、本発明を適用したプログラマブル分周装置で
は、プリセツトすべき単位ステージにのみプリセ
ツト信号を供給すればよいので、従来回路に比べ
て構成がきわめて簡単になる。

従来の装置において、プログラム時にはすべて
の単位ステージにプリセツト信号もしくはリセツ
ト信号を供給する必要があるのは、第２図にも示
されているように、各単位ステージのクロツク信
号として前段の単位ステージの出力信号そのもの
を用いている点にある。例えば第２図の初段の単
位ステージ１０をプリセツトしたとすると、その
出力端子Ｑおよびのレベルがそれぞれ“Ｌ”か
ら“Ｈ”、“Ｈ”から“Ｌ”に移行し、この変化が
次段の単位ステージ２０に伝達されてしまうの
で、前記単位ステージ２０をプリセツトしないと
しても前段の単位ステージ１０のプリセツトタイ
ミングと同じタイミングでリセツト信号を供給す
る必要が生じる。

ところが、第３図に示した分周装置では、各単
位ステージの状態出力端子Ｑと次段の単位ステー
ジにクロツク信号を供給するための出力端子が
動作的に分離されているため、プリセツト時に前
記出力端子Ｔのレベルがアクテイブレベルの
“Ｌ”に移行するのを禁止することができる。具
体的には、この禁止がNANDゲート１９０によ
つて行なわれ、第４図からも明らかなように各単
位ステージのクロツク信号入力端子２のレベルが
“Ｈ”に移行すると、次段への出力端子７のレベ
ルも“Ｈ”に固定される。

その結果、カウンタの構成を従来以上に簡単に
することができ、第３図および第４図に示した実
施例では、プリセツト用のANDゲート１４０，
１５０，１６０，１７０を個別に構成した場合に
は単位ステージあたりの素子数は30、また前記プ
リセツト用ANDゲートと各単位ステージ内の
NORゲート１１とをAND−NOR構成とした場
合には単位ステージあたりの素子数は26となる。

つぎに、第６図および第７図は本発明の別の実
施例における４ビツトプログラマブル分周装置と
その単位ステージの構成を示したものである。第
６図において、プログラム端子５０，６０，７
０，８０にそれぞれソースが接続され、ドレイン
が単位ステージ２１０，２２０，２３０，２４０
のセツト端子に接続され、ゲート電極にプリセツ
トイネイブル信号が供給されるＰチヤネルMOS
トランジスタ５１，６１，７１，８１が、前記単
位ステージ２１０，２２０，２３０，２４０をプ
リセツトするためのプリセツトスイツチ群を構成
している。また、ドレインがそれぞれ、前記Ｐチ
ヤネルMOSトランジスタ５１，６１，７１，８
１のドレインに接続され、ソースがそれぞれ接地
され、ゲート電極にプリセツトイネイブル信号が
供給されるＮチヤネルMOSトランジスタ５２，
６２，７２，８２が、プリセツト時以外のときに
前記単位ステージ２１０，２２０，２３０，２４
０のセツト端子を接地するためのスイツチ群を構
成している。

第７図において、インバータ２２と３ステート
NORゲート２３が双安定回路２５０を構成し、
前記双安定回路２５０の出力が供給された３ステ
ートインバータ２４の出力はNANDゲート１９
の一方の入力端子に供給され、前記NANDゲー
ト１９の出力は次段の単位ステージのクロツク信
号として出力端子７に供給されるとともに、両方
向スイツチ１８を介して前記双安定回路２５０に
供給されている。

第８図は第７図のフリツプフロツプ回路の動作
を説明するためのタイムチヤートであり、セツト
信号入力端子８は“Ｌ”レベルに固定されている
ものとして示されている。

第８図の２ａはクロツク信号入力端子２に供給
されるクロツク信号の信号波形図であり、第８図
の２１ａ，２２ａ，１９ａはそれぞれインバータ
２１、インバータ２２、NANDゲート１９の出
力信号波形図であり、第８図の２３ａ，２４ａは
それぞれ３ステートNORゲート２３、３ステー
トインバータ２４の出力状態を示すタイムチヤー
トであり、第８図の１８ｓは両方向スイツチ１８
の開閉状態を示すタイムチヤートである。

時刻t₁以前にクロツク信号入力端子２のレベル
が“Ｈ”で、インバータ２２の出力レベルが
“Ｌ”になつているものとすると、その時点にお
いては３ステートNORゲート２３、３ステート
インバータ２４、NANDゲート１９の出力レベ
ルはいずれも“Ｈ”であり、両方向スイツチ１８
は開状態となつている。

時刻t₁において、クロツク信号のレベルが
“Ｌ”に移行すると、続いてインバータ２１の出
力レベルが“Ｈ”に移行し、３ステートNORゲ
ート２３および３ステートインバータ２４の出力
はいずれもハイインピーダンス状態となり、両方
向スイツチ１８は閉状態に移行する。前記
NANDゲート１９の一方の入力端子１９ｘのレ
ベルは時刻t₁以前までは前記３ステートインバー
タ２４によつて“Ｈ”に保持されており前記３ス
テートインバータ２４の出力がハイインピーダン
ス状態に移行してからも蓄積電荷によつて“Ｈ”
レベルが持続されるので、前記NANDゲート１
９の出力レベルは“Ｌ”に移行し、その結果イン
バータ２２の出力レベルが“Ｈ”に移行する。

時刻t₂において、クロツク信号のレベルが
“Ｈ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｌ”に移行し、ほぼ同時に前記
３ステートインバータ２４および前記３ステート
NORゲート２３の出力レベルが“Ｌ”に移行す
るとともに前記両方向スイツチ１８は開状態に移
行する。また、前記インバータ２１の出力レベル
の“Ｌ”への移行によつて前記NANDゲート１
９の出力レベルは“Ｈ”に戻る。

時刻t₃において、クロツク信号のレベルが
“Ｌ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｈ”に移行し、前記３ステート
インバータ２４および前記３ステートNORゲー
ト２３の出力がハイインピーダンス状態に移行す
るとともに前記両方向スイツチ１８は閉状態に移
行する。このとき前記NANDゲート１９の一方
の入力端子１９ｘのレベルは、それ以前の“Ｌ”
レベルのままになつているので、前記NANDゲ
ート１９の出力レベルは“Ｈ”から変化せず、そ
れが前記両方向スイツチ１８を介して前記インバ
ータ２２の入力端子に伝達されるから、前記イン
バータ２２の出力レベルは“Ｌ”に移行する。

時刻t₄において、クロツク信号のレベルが、
“Ｈ”に移行すると、続いて前記インバータ２１
の出力レベルが“Ｌ”に移行し前記３ステートイ
ンバータ２４および前記３ステートNORゲート
２３の出力レベルが“Ｈ”に移行するとともに前
記両方向スイツチ１８は開状態に移行する。

以後、同様にして前記インバータ２２はクロツ
ク信号のレベルの“Ｈ”から“Ｌ”への遷移時に
その出力レベルが変化する。

さて、第７図の回路において、セツト信号入力
端子（セツト端子）８のレベルが“Ｌ”に固定さ
れている間は３ステートNORゲート２３は３ス
テートインバータとして動作する。また、クロツ
ク信号入力端子２のレベルを“Ｈ”に固定したう
えで（双安定回路２５０は保持状態となる）、前
記セツト信号入力端子８のレベルを“Ｈ”にする
と前記双安定回路２５０はセツトされる。

したがつて、第６図の４ビツトプログラマブル
分周装置において、カウンタの出力が〔0000〕に
なつた後にNANDゲート１２０の出力レベルが
“Ｈ”に移行し、プログラム端子５０，６０，７
０，８０のうち、レベルが“Ｈ”になつている単
位ステージにＰチヤネルMOSトランジスタ５１，
６１，７１，８１を介してプリセツト信号が供給
されてプリセツト動作が行なわれる。

第６図に示したプログラマブル分周装置では、
プリセツト用のスイツチ回路も含めて単位ステー
ジあたり22素子で構成することができる。

ところで、以上の説明では従来例および実施例
ともにCMOS回路を例にあげたが、本発明のプ
ログラマブルカウンタはCMOS回路に限定され
るものではなく、NMOSやPMOS、さらにはバ
イポーラ回路にも適用することができる。

発明の効果以上のように本発明は、外部セツト端子を有
し、クロツク信号の論理が０の期間（実施例の説
明では“Ｌ”レベルと“Ｈ”レベルと言う表現を
用いているが、“Ｈ”レベルが論理０に対応する
ときは“Ｌ”レベルが論理１に対応し、反対に
“Ｌ”レベルが論理０に対応するときには“Ｈ”
レベルが論理１に対応する）、その出力状態を保
持する第１の状態保持手段（実施例においては双
安定回路２５０）と、前記第１の状態保持手段の
出力が前記クロツク信号の論理が０のときに伝達
され、前記クロツク信号の論理が１の期間その出
力状態を保持することのできる第２の状態保持手
段（第４図の実施例においては双安定回路２６０
であり、第７図の実施例においてはNANDゲー
ト１９が該当する）と、前記クロツク信号の論理
が１のときに前記第２の状態保持手段の出力を前
記第１の状態保持手段に伝達するスイツチ手段
と、入力端子に少なくとも前記クロツク信号と前
記第１あるいは第２の状態保持手段の出力が供給
される論理ゲート（もちろん、いわゆるトランス
ミツシヨンゲートであつてもよく、実施例では
NANDゲート１９が該当し、第７図の実施例に
おいては前記NANDゲート１９が前記第２の状
態保持手段と前記論理ゲートの両方の機能を備え
ている）によつて単位ステージを構成し、前記論
理ゲートの出力信号をクロツク信号として次段の
単位ステージに供給することによつて複数の単位
ステージを連結してカウンタを構成し前記カウン
タの出力があらかじめ設定されたカウント値（実
施例ではいずれもダウンカウンタ形式が用いられ
ているので〔0000〕を検出しているが、アツプカ
ウンタ形式にするならば検出値は〔1111〕となる
し、また、それ以外のカウント値を検出するよう
にしてもよい）になつたことを検出する検出手段
（実施例ではORゲート２００）と、前記検出手
段の検出信号に基づいたプリセツト信号をプログ
ラムに応じた単位ステージの外部セツト端子（セ
ツト信号入力端子８）に選択的に供給するプリセ
ツト手段を備えたことを特徴とするもので、第３
図に示した実施例においては、入力端子に共通の
検出信号（プリセツトイネイブル信号）と各単位
ステージごとのプログラム値が供給された論理ゲ
ート群（ANDゲート１４０，１５０，１６０，
１７０によつて前記プリセツト手段が構成され、
第６図に示した実施例においては、各単位ステー
ジのプログラム端子と外部セツト端子の間に接続
され、検出信号が一方の論理レベルにあるときに
は開状態となり、他方の論理レベルにあるときに
は閉状態となるスイツチ群（ＰチヤネルMOSト
ランジスタ５１，６１，７１，８１によつて前記
プリセツト手段が構成されており、そのため、前
記検出手段が検出信号を発生した後にプリセツト
すべき単位ステージのみにプリセツト信号を供給
するだけで、カウンタのプリセツト動作が確実に
行なわれるので、単位ステージあたりの構成素子
数を従来よりも少なくすることができ、大なる効
果を奏する。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来のプログラマブ
ル分周装置の単位ステージおよびカウンタ回路を
示す回路結線図、第３図は本発明の一実施例を示
す回路結線図、第４図は第３図における単位ステ
ージの構成を示す回路結線図、第５図は第４図の
回路の動作を説明するためのタイムチヤート、第
６図は本発明の他の実施例を示す回路結線図、第
７図は第６図における単位ステージの構成を示す
回路結線図、第８図は第７図の回路の動作を説明
するためのタイムチヤート。２……クロツク信号入力端子、８……セツト信
号入力端子、１８……両方向スイツチ、１９……
NANDゲート、５０，６０，７０，８０……プ
ログラム端子、５１，６１，７１，８１……Ｐチ
ヤネルMOSトランジスタ、９０……クロツク信
号入力端子、１２０……NANDゲート、１４０，
１５０，１６０，１７０……プリセツト用AND
ゲート、２１０，２２０，２３０，２４０……単
位ステージ、２００……ORゲート、２５０……
双安定回路、２６０……双安定回路。

Claims

【特許請求の範囲】

１外部セツト端子を有し、クロツク信号の論理
が０の期間その出力を保持する第１の状態保持手
段と、前記第１の状態保持手段の出力が前記クロ
ツク信号の論理がＯのときに伝達され、前記クロ
ツク信号の論理が１の期間その出力を保持する第
２の状態保持手段と、前記クロツク信号の論理が
１のときに前記第２の状態保持手段の出力を前記
第１の状態保持手段に伝達するスイツチ手段と、
入力端子に少なくとも前記クロツク信号と前記第
１あるいは第２の状態保持手段の出力が供給され
る論理ゲートによつて単位ステージを構成し、前
記論理ゲートの出力信号をクロツク信号として次
段の単位ステージに供給することによつて複数の
単位ステージを連結してカウンタを構成し、前記
カウンタの出力があらかじめ設定されたカウント
値になつたことを検出する検出手段と、前記検出
手段の検出信号に基づいたプリセツト信号をプロ
グラム値に応じた単位ステージの外部セツト端子
に選択的に供給するプリセツト手段を備えたプロ
グラマブル分周装置。