JPH0157433B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体集積回路装置、特に多結晶
シリコン層によつて構成されたような高抵抗素子
を含むMIS（金属絶縁膜半導体）集積回路装置に
関する。

MISFET（絶縁ゲート型電界効果トランジス
タ）によつて構成するスタテイツク型RAM（ラ
ンダム・アクセス・メモリ）において、そのメモ
リセルは、例えばゲート、ドレインが交差接続さ
れた２つのスイツチングMISFETと、上記
MISFETのドレイン負荷抵抗としての多結晶シ
リコン層によつて構成することができる。

上記多結晶シリコン層から構成された抵抗素子
は、その長さ寸法を増加させなくても比較的高抵
抗値とさせることができる。そのため、上記のよ
うなメモリセルは、例えばMISFETを抵抗素子
として使用するような他の構成のメモリセルに比
べて小型化することが可能である。

メモリセルにおける消費電力は、それを構成す
る交差接続の一対のスイツチングMISFETのう
ちのオン状態にされている一方のMISFETに流
される電流と、オフ状態にされている他方の
MISFETに流れるドレインリーク電流とによつ
て決まる。

上記オン状態のMISFETのドレイン電流は、
そのドレインに接続された抵抗素子を比較的高抵
抗値とすることによつて制限することができる。

上記抵抗素子の抵抗値は、オフ状態の
MISFETのドレインリーク電流によつてその上
限が制限される。すなわち、上記抵抗素子の電源
値が大きくされすぎた場合、上記リーク電流によ
つて引き起される上記抵抗素子の電圧降下によつ
てオフ状態にされているMISFETのドレイン電
位が、このドレイン電位をゲート受ける交差接続
のMISFETのしきい値電圧以下に低下すること
となり、その結果、メモリセルのデータ保持特性
が保証されなくなつてくるからである。

従つて、上記抵抗素子の抵抗値は、メモリセル
の消費電力を低下させるために、上記のようなデ
ータ保持特性が保証される範囲で高抵抗値化され
ることが望ましい。

しかしながら、通常のMIS集積回路装置の製造
技術によつて得られる多結晶シリコン層は、その
抵抗値が比較的大きくばらつくことになる。

また、多結晶シリコン層の抵抗値及び
MISFETのドレイン接合リーク電流のようなド
レインリーク電流はいずれも温度によつて変動す
る。この場合、通常、多結晶シリコン層の抵抗値
は、温度上昇によつて低下し、また上記ドレイン
リーク電流は、温度上昇によつて増加する。従つ
て、ドレインリーク電流の温度上昇による増加分
は、その一部が上記多結晶シリコン層の抵抗値の
減少によつて補償される。しかしながら、上記多
結晶シリコン層の抵抗温度係数と上記ドレインリ
ーク電流の温度係数は、通常一致しない。

従つて、上記のような理由により、上記抵抗素
子の抵抗値の設計中心値を比較的大きい値に設定
するとMISメモリの製造歩留りが低下することに
なり、また温度マージンが悪くなることにある。
これに対し上記抵抗素子の抵抗値の設計中心値を
小さく設定すると消費電流が増大することにな
る。

また、ダイナミツク論理回路において、ノード
電圧保持のために高抵抗手段を設けることが考え
られるが、この場合にも上記同様な問題が生じ
る。

従つて、この発明の一つの目的は、製造歩留り
及び温度マージンを大きくすることのできる半導
体集積回路装置を提供することにある。

この発明の他の目的は、抵抗素子を介して与え
られる動作電圧が補正される半導体集積回路装置
を提供することにある。

この発明の他の目的は、抵抗素子を介して与え
られる動作電圧が補正されるMISスタテイツクメ
モリを提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

この発明に従うと、抵抗素子と、この抵抗素子
に直列接続されたダイオード接続のMISFETも
しくはダイオードのような能動素子とを含む検出
回路の出力によつて、メモリセルのような回路に
供給される電源電圧が制御される。上記の電源電
圧の制御の結果、上記メモリセルのような回路に
おける抵抗素子からMISFETのような能動素子
に供給される動作電圧は、上記抵抗素子の抵抗値
及び上記能動素子のリーク電流にかかわらずに、
望ましい値に維持される。

以下、この発明を実施例とともに詳細に説明す
る。

第１図は、この発明が適用されるスタテイツク
型RAMの一実施例を示す回路図である。

特に制限されないが、同図のRAMは、公知の
CMOS（相補型金属−絶縁物−半導体）集積回路
（IC）技術によつて、１つのシリコン単結晶半導
体基板上に形成される。端子V_DD，V_SS，AX₁，
AX₂，D_OUT，D_IN，，，AY₁及びAY₂は、
その外部端子とされる。

第１図において、１ａないし１ｄはメモリセル
である。これらのメモリセル１ａないし１ｄは、
メモリセル１ａを代表として示したようにポリ多
結晶シリコン層で形成された高抵抗負荷R₁，R₂
と、Ｎチヤンネル型駆動MISFETQ₁，Q₂とで構
成されたフリツプフロツプ回路と、このフリツプ
フロツプ回路の入出力端子とメモリセルの入出力
端子との間にそれぞれ設けられたｎチヤンネル型
伝送ゲートMISFETQ₃，Q₄とで構成されている。

これらのメモリセルは、マトリツクス状に配置
されている。同じ行に配置されたメモリセルの伝
送ゲートMISFETQ₃，Q₄等のゲートはそれぞれ
対応するワード線W₁又はW₂に共通接続され、同
じ列に配置されたメモリセルの入出力端子はそれ
ぞれ対応する一対のビツト（データ線）D₁₀，
D₁₁又はD₂₀，D₂₁に接続されている。

上記メモリセルにおいて、それを低消費電力に
させるために、その抵抗R₁は、MISFETQ₁がオ
フ状態にされているときのMISFETQ₂のゲート
電位をほゞしきい値電圧に維持させることができ
る程度の高抵抗値にされる。同様に抵抗R₂も高
抵抗値にされる。

言い換えると、メモリセルの低消費電力化のた
めに、上記抵抗R₁は、MISFETQ₁のドレインリ
ーク電流によつてMISFETQ₂のゲート容量（図
示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つ
ようにされる。同様に抵抗R₂は、MISFETQ₂が
オフ状態にされているときにおいて、
MISFETQ₁のゲートにおける情報電荷が
MISFETQ₂のドレインリーク電流によつて放電
させられてしまうのを防ぐ程度の電流供給能力を
持つようにされる。

この実施例に従うと、RAMがCMOSIC技術に
よつて製造されるにもかかわらずに、上記のよう
にメモリセルはｎチヤンネル型MISFETとポリ
シリコン抵抗素子とから構成される。

上記のようなメモリセルを使用する場合、メモ
リセルそれ自体の大きさ及びメモリセルアレイの
大きさを、他の構成のメモリセルを使用する場合
に比べて小型化することができる。

例えば、上記抵抗R₁にかえて、上記駆動
MISFETQ₁に対し相補動作させられるｐチヤン
ネル型MISFETを使用し、また上記抵抗R₂にか
えて同様に上記駆動MISFETQ₂に対し相補動作
させられるｐチヤンネル型MISFETを使用する
ような構成のメモリセルの場合、上記ｐチヤンネ
ル型MISFETがポリシリコン抵抗に比べて大き
い大きさにされてしまうこと、及び上記ｐチヤン
ネル型MISFETとｎチヤンネル型MISFETとを
比較的大きい距離をもつて離さなければならない
ということから、メモリセルそれ自体及びメモリ
セルアレイの大きさを比較的大きくせざるを得な
くなつてくる。

上記のようなｐチヤンネル型MISFETとｎチ
ヤンネル型MISFETとを使用する構成のメモリ
セルは、直列接続の上記ｐチヤンネル型
MISFETとｎチヤンネル型MISFETとが相補的
に動作させられることによつて低消費電力特性を
示すという特徴を持つている。これに対して第１
図に示されたメモリセルにおいては、抵抗素子
R₁又はR₂を介して駆動用MISFETQ₁又はQ₂に直
流電流が流される。しかしながら、上記第１図の
メモリセルは、上記抵抗素子R₁及びR₂の抵抗値
を数メグオームないし数ギガオームのような高い
値にすることによつて、充分な低消費電力特性を
示すようになる。

図示しないが、第１図のｎチヤンネル型
MISFET及びｐチヤンネル型MISFETは、ポリ
シリコンゲート電極を持つような構造とされる。
これに応じて、上記ポリシリコン抵抗素子R₁及
びR₂は、それぞれ対応する上記駆動MISFETQ₁
及びQ₂のゲート電極と一体的に構成される。こ
のような構成によると、メモリセルの大きさを更
に小型化することが可能となる。

第１図において、ワード線W₁はＸアドレスデ
コーダ回路２ａによつて選択され、ワード線W₂
はＸアドレスデコーダ回路２ａによつて選択され
る。これらのＸアドレスデコーダ回路２ａ，２ｂ
は、相互において類似の構成とされており、特に
制限されないが２ａを代表として詳細に示したよ
うに、制御信号′によつてスイツチ制御される
負荷としてのｐチヤンネル型MISFETQ₁₈と、ド
レイン・ソースが並列接続され、それぞれのゲー
トにアドレス信号bx₁〜bx₂が供給されるｎチヤ
ンネル型駆動MISFETQ₁₆，Q₁₇とから構成され
たノア回路と、ｎチヤンネル型出力用
MISFETQ₁₉，Q₂₀と相補型インバータ回路INと
から構成された出力バツフア回路から構成されて
いる。

なお、図示のＸアドレスデコーダ回路２ａ及び
２ｂは、そのノア回路にｎチヤンネル型駆動
MISFETQ₁₆，Q₁₇のそれぞれに対応されしかも
相補的に動作させられるｐチヤンネル型
MISFETのようなMISFETが設けられていない
ことによつて比較的少ない回路素子で構成されて
いる。出力バツフア回路におけるMISFETQ₁₉
は、ワード線が比較的重い容量性負荷を構成する
ことに応じて比較的大型化されるが、これはｐチ
ヤンネル型でなくｎチヤンネル型とされている。
通常、同じコンダクタンス特性が必要とされる場
合、ｐチヤンネル型MISFETよりもｎチヤンネ
ル型MISFETの方を小型にできることにより、
上記出力バツフア回路は、インバータ回路INを
設けるにもかかわらずに、比較的小型にすること
ができる。すなわち、上記Ｘアドレスデコーダ回
路２ａ及び２ｂは比較的小型にすることができ
る。

図示しない適当な回路装置から供給されるアド
レス信号は、アドレス入力端子AX₁及びAX₂を
介してアドレスバツフア回路BX₁及びBX₂に入力
される。上記アドレスバツフア回路BX₁及びBX₂
は、入力アドレス信号に応じて非反転アドレス信
号bx₁，bx₂、反転アドレス信号₁及び₂を出
力する。上記出力アドレス信号は、それぞれ適当
に選択されて上記Ｘアドレスデコーダ回路２ａ及
び２ｂに供給される。

メモリアレイにおけるそれぞれ対のビツト線
D₁₀，D₁₁，D₂₀及びD₂₁は、それぞれビツト線選
択のための伝送ゲートMISFETQ₉，Q₁₀及びQ₁₁，
Q₁₂から構成されたカラムスイツチ回路４を介し
て共通ビツト線CD₀，CD₁に接続されている。

上記共通ビツト線CD₀，CD₁には、読み出し出
力回路６の入力端子が接続され、また書き込み信
号WEで制御される伝送ゲートMISFETQ₁₃，Q₁₄
を介して書き込み回路７の出力端子が接続されて
いる。そして、この共通ビツト線CD₀とCD₁との
間にはデータリセツト用のｐチヤンネル型
MISFETQ₁₅が設けられている。

上記ビツト線選択用の一対のMISFETQ₉，Q₁₀
及びQ₁₁，Q₁₂のゲートには、それぞれＹアドレ
スデコーダ回路３ａ，３ｂから選択信号が供給さ
れる。

Ｙアドレスデコーダ回路３ａは、制御信号
CS′によつてスイツチ制御される負荷抵抗として
のｐチヤンネル型MISFETQ₂₃と、それぞれのゲ
ートにアドレス信号by₁〜by₂が供給されるｎチヤ
ンネル型駆動MISFETQ₂₁，Q₂₂とから構成され
ている。なお、Ｙアドレスデコーダ回路３ａ，３
ｂには、それに対する負荷が軽いことより上記Ｘ
アドレスデコーダ回路２ａ，２ｂにおけるような
出力バツフア回路は設けられていない。

特に制限されないが、上記読み出し回路６は、
出力フローテイング状態もしくは高出力インピー
ダンス状態を含む３状態回路から構成される。上
記読み出し回路６は、制御信号CSがハイレベル
にされたとき、上記共通ビツト線CD₀及びCD₁に
供給されたデータ信号に対応した信号を出力す
る。上記読み出し回路６は、上記制御信号CSが
ほゞ接地電位のようなロウレベルにされたとき、
その出力端子を上記フローテイング状態にさせ
る。

８は、制御回路であり、外部端子を介して
書き込み制御信号を受け、また外部端子を介
してチツプ選択信号を受けることにより、上記読
み出し回路６、Ｘアドレスデコーダ回路２ａ，２
ｂ、Ｙアドレスデコーダ回路３ａ，３ｂ、データ
リセツト用MISFETQ₁₅、伝送ゲート
MISFETQ₁₃，Q₁₄、及びビツト線負荷用
MISFETQ₅ないしQ₈を制御するための制御信号
を出力する。

チツプ選択信号がロウレベルにされた場合、こ
れに応じて制御信号CSがハイレベルにされ、
CS′がロウレベルにされる。上記制御信号′の
ロウレベルによつてＸアドレスデコーダ回路２
ａ，２ｂ、Ｙアドレスデコーダ回路３ａ及び３ｂ
が動作状態にされ、ビツト線負荷用MISFETQ₅
ないしQ₈がオン状態にされる。

選択されたワード線に結合されたメモリセルに
おける駆動MISFETQ₁，Q₂は、その伝送ゲート
MISFETQ₃，Q₄を介して、それに対応する対の
ビツト線に結合されることになる。その結果、対
のビツト線には、メモリセルに予め書き込まれて
いたデータと対応するデータが与えられることに
なる。この場合、上記駆動MISFETQ₁，Q₂に、
上記ビツト線負荷用MISFET及び上記伝送ゲー
トMISFETQ₃，Q₄を介して比較的大きいレベル
の動作電流が供給されることになるので、上記の
対のビツト線には、比較的大きいレベルとされ、
かつ比較的高速度で変化するデータ信号に供給さ
れることになる。

上記対のビツト線におけるデータ信号はカラム
スイツチ回路４及び共通ビツト線CD₀，CD₁を介
して読み出し回路６に供給される。その結果、ア
ドレス入力端子AX₁ないしAX₂に供給されたア
ドレス信号及びアドレス入力端子AY₁ないし
AY₂に供給されたアドレス信号とによつて選択
された１つのメモリセルにおけるデータが読み出
し回路６を介して読み出されることになる。

書き込み制御信号がロウレベルにされた場合、
これに応じて制御信号WEがハイレベルにされ、
伝送ゲートMISFETQ₁₃及びQ₁₄がオン状態にさ
れる。書き込み回路７から出力された書き込みデ
ータ信号は、上記MISFETQ₁₃，Q₁₄及びカラム
スイツチ回路４を介して、メモリセルに供給され
る。その結果、外部端子D_1oに供給されたデータ
が、アドレス信号によつて選択されたメモリセル
に書き込まれることになる。

この実施例においては、上記各アドレスバツフ
ア回路、アドレスデコーダ回路、読み出し回路、
書き込み回路、及び制御回路は、ICの外部に配
置された外部電源１０から直接に供給される電源
電圧によつて動作させられる。

これに対し、メモリセルはIC内に構成された
電源回路９から出力される電圧によつて動作させ
られる。この電源回路９の具体的な構成は、次に
詳細に説明される。

なお、第１図において、各MISFETQ₁〜Q₂₂の
基体ゲートに付された矢印の方向は、各チヤンネ
ル型に応じて区別されて表示されている。

第１図において、各ｐチヤンネル型MISFET
及び各ｎチヤンネル型MISFETの基体ゲートは、
図面の都合上、どこにも結合されていないように
表示されている。しかしながら、各ｐチヤンネル
型MISFETの基体ゲートは、電源端子V_DDに結合
され、また各ｎチヤンネル型MISFETの基体ゲ
ートは接地用端子V_SSに結合されている。

但し、Ｘアドレスデコーダ回路２ａ及び２ｂに
おけるソースフオロワ動作のMISFETQ₁₉は、そ
の基体ゲートをそのソースに結合させることが望
ましい。このようにすると、公知の基板バイアス
効果による上記MISFETQ₁₉のしきい値電圧の上
昇を防ぐことができ、その結果、より高いレベル
とされしかもより高速度で変化し得るワード線駆
動信号を得ることができるようになる。

上記メモリセルにおいて、ポリシリコン層から
構成される抵抗R₁，R₂は、比較的小型において
高抵抗値にされ得るが、製造技術上の種々の原因
によつてその抵抗値が比較的大きくばらつくこと
になる。

上記抵抗R₁，R₂の抵抗値がその製造条件のば
らつきによつて、大きすぎる値にされてしまつた
場合、この抵抗R₁，R₂はメモリセルの
MISFETQ₁及びQ₂のうちの一方のゲート電位を
そのしきい値電圧以上の値に維持させることがで
きなくなつてくる。その結果、メモリセル内にデ
ータが保持されなくなる。

同様に、RAMの使用状態における温度上昇に
よつて、ドレインリーク電流の増加分と、抵抗値
の減少（前記のようにポリシリコン抵抗は負の温
度係数を有する）による電流増加分の相違によつ
てMISFETQ₁又はQ₂のゲート電位がそのしきい
値電圧以上に維持されなくなつた場合において
も、メモリセル内にデータが保持されなくなる。

この実施例では、メモリセルの抵抗R₁及びR₂
の抵抗値は、そのばらつき及び電源回路９から出
力される電圧の最大値を考慮して、端子V_DDに供
給される電圧が直接メモリセルに供給される場合
よりも設計的に小さい値となるようにされる。

第２図は、電源回路の一実施例を示す回路図で
ある。

その回路は、図示のようにpn接合ダイオード
D₁と抵抗R₃との直列回路と、ドレインが電源電
圧端子V_DDに接続され、ゲートが上記直列回路の
接続点に接続されたMISFETQ₂₄とで構成されて
いる。この回路の出力電圧は、上記MISFETQ₂₄
のソースから得られる。

スタテイツク型RAMがｎ型シリコン単結層半
導体基板を使用する相補型半導体集積回路で構成
されている場合、上記第２図の各素子は、第３図
に示されたような構造とされる。

すなわち、ダイオードD₁は、ｎ型半導体基板
２０の表面に形成されたｐ型半導体領域２１ｂと
このｐ型半導体領域２１ｂの表面に形成されたｎ
型半導体領域２２ａとによつて形成され、抵抗
R₃は、上記ｎ型半導体基板２０表面のｐ型半導
体領域２１ａ上に比較的厚いフイールド酸化膜２
４を介して形成されたポリシリコン層２５ａによ
つて形成されている。また、ｎチヤンネル型
MISFETQ₂₄は、上記基板２０の表面に形成され
たｐ型半導体領域２１ｃの表面に形成されたｎ型
ドレイン領域２２ｂ、ｎ型ソース領域２２ｃ、及
び上記ドレイン領域２２ｂとソース領域２２ｃと
の間の上記ｐ型半導体領域２１ｃの表面に比較的
薄いゲート酸化膜２３を介して形成されたｎ型ポ
リシリコンからなるゲート電極２５ｂから構成さ
れている。

上記ポリシリコン層２５ａは、比較的高不純物
濃度にされたポリシリコンからなる端子領域２５
a₁及び２５a₂を持つている。上記端子領域２５a₁
及び上記ｐ型半導体領域２１ａには、回路の接地
電位にされる蒸着アルミニウム層のような導体層
２６ａが接続されている。上記端子領域２５a₂
は、図示しないが、上記MISFETQ₂₄のゲート電
極２５ｂと連続した構成にされている。上記端子
領域２５a₂は、また導体層２６ｂを介してダイオ
ードD₁のアノード領域としてのｐ型半導体領域
２１ｂに接続されている。

上記ダイオードD₁のカソード領域としてのｎ
型半導体領域２２ａとMISFETQ₂₄のドレイン領
域２２ｂとは、電源端子V_DDに接続される導体層
２６ｃに接続されている。

上記MISFETQ₂₄のソース領域２２ｃ及び基体
ゲートとしてのｐ型半導体領域２１ｃは、導体層
２６ｄに接続されている。

上記構造は、例えば、次のような製法によつて
得ることができる。

先ず、ｎ型単結晶シリコン半導体基板２０を用
意し、その表面にホトレジスト膜を塗布する。

上記ホトレジスト膜を選択露光及び現像するこ
とにより、上記ｐ型半導体領域２１ａないし２１
ｃ、及びメモリセルのｎチヤンネル型MISFET
を形成するためのｐ型半導体領域（図示しない）
等を形成すべき半導体基板の表面部分を露出さ
せ、次に上記ホトレジスト膜をマスクとして上記
半導体基板表面にボロンのようなｐ型不純物を公
知のイオン打込み法により導入する。

半導体基板２０の表面を熱酸化することによつ
て、又はｐチヤンネル型及びｎチヤンネル型
MISFETのソース領域、ゲート領域、ドレイン
領域、半導体配線領域、上記ダイオードのカソー
ド領域２２ａ、及びコンタクト領域とする表面部
分を除いた半導体基板の表面を選択熱酸化法によ
つて酸化することによつて比較的厚い厚さのフイ
ールド酸化膜２４を形成する。なお、この熱酸化
時において先に導入されたｐ型不純物が引き延ば
されｐ型領域２１ａ等が形成される。

上記MISFETを形成する領域、配線領域、カ
ソード領域及びコンタクト領域とする半導体基板
２０の表面部分を露出させ、次にその露出表面部
分に熱酸化法によりMISFETのゲート酸化膜と
同じ厚さの比較的薄い酸化膜を形成する。

上記半導体基板２０の表面上に化学蒸着法によ
りポリシリコン層を形成する。

上記ポリシリコン層に、イオン打込み法によつ
てｎ型不純物、例えばリンを導入する。このイオ
ン打込みによつて上記ポリシリコン層には最終的
にメモリセルの抵抗素子及び第３図の抵抗R₃と
すべき部分の比抵抗を決定するような量のｎ型不
純物が導入される。

上記ｎ型不純物の導入の後もしくは導入の前に
おいて、ｐチヤンネル型及びｎチヤンネル型
MISFETのゲート電極、上記抵抗２５ａ、及び
ポリシリコン配線とすべき部分を除いて上記ポリ
シリコン層を選択エツチングする。

残された上記ポリシリコン層の表面を薄く酸化
する。

上記ポリシリコン層の、メモリセルの抵抗とす
べき部分上及び上記抵抗R₃とすべき部分上にホ
トレジスト膜を選択的に形成する。

上記ホトレジスト膜をエツチングマスクとし
て、上記ポリシリコン層上の酸化膜及び上記ポリ
シリコン層に覆われていない前記の比較的薄い酸
化膜をエツチング除去する。このエツチングによ
つて、ポリシリコン層の上記抵抗とすべき部分上
には不純物導入阻止用のマスク層２７が残される
ことになる。

上記ホトレジスト膜を除去した後、新らたにホ
トレジスト膜を形成する。

上記の新らたなフオトレジスト膜を選択露光及
び現像することによりｐチヤンネル型MISFET
を形成すべき部分、ｐ型半導体配線領域とする部
分及びｐ型ポリシリコン配線を形成する部分を露
出させる。

上記フオトレジスト膜及びフイールド酸化膜を
マスクとして用いて、露出されているポリシリコ
ン層及び半導体基板表面にｐ型不純物をイオン打
込み法により導入する。このイオン打込みにより
ポリシリコン層には、これをｐチヤンネル型
MISFETのゲート電極及び配線とするために必
要なｐ型不純物が導入され、また、半導体基板表
面には、ｐチヤンネル型MISFETのソース領域、
ドレイン領域及び半導体配線領域を形成するため
の必要な量のｐ型不純物が導入される。

上記ホトレジスト膜を除去し、新らたにホトレ
ジスト膜を形成する。このホトレジスト膜を選択
露光及び現像することによりｎチヤンネル型
MISFETを形成すべき部分、ｎ型半導体配線領
域を形成すべき部分、ダイオードD₁のカソード
領域２２ａを形成すべき部分及びｎ型ポリシリコ
ン配線を形成すべき部分を露出させる。

同様に、上記ホトレジスト膜及びフイールド酸
化膜をマスクとしてｎチヤンネル型MISFETの
ソース領域、ドレイン領域、ｎ型半導体配線領
域、及びｎ型ポリシリコン配線とすべき部分に、
必要なｎ型不純物をイオン打込み法により導入す
る。

上記ホトレジスト膜を除去した後、ポリシリコ
ン層の表面を薄く酸化する。

ホトエツチング法により、半導体基板及びポリ
シリコン層のコンタクト領域とすべき部分を露出
させる。

アルミニウム層を蒸着法によつて形成し、次に
このアルミニウム層を選択的にエツチングする。

上記第２図及び第３図の実施例では、抵抗R₃
にダイオードD₁のリーク電流が流されることに
よつて電圧が生ずる。この抵抗R₃の電圧信号は、
ｎチヤンネル型MISFETQ₂₃を介して出力され
る。上記MISFETQ₂₃は、インピーダンス変換手
段として作用する。

上記抵抗R₃は、上記のようにメモリセルの抵
抗R₁，R₂と同時に形成されるため抵抗R₁，R₂の
抵抗値と同様なばらつきを生じる。逆方向バイア
スされるダイオードD₁は、メモリセルにおける
オフ状態のMISFETQ₁又はQ₂のドレインリーク
電流の変化とほゞ対応して変化するリーク電流を
生ずる。そのため上記抵抗R₃には、メモリセル
の抵抗R₁，R₂の抵抗値が大きくされた場合、大
きな電圧降下が生ずることになり、電源回路９
は、比較的大きいレベルの電圧を出力することに
なる。すなわち、メモリセルにおける抵抗R₁，
R₂の抵抗値の増加による電流減少分は、その電
源電圧の増加により補正されることになる。

上記とは逆に、抵抗R₁，R₂の抵抗値が設計値
に対して小さい値にばらついた場合、メモリセル
のMISFETQ₁及びQ₂のうちオン状態にされてい
るMISFETを通して流れる電流が増大すること
になるが、この場合には、上記電源回路９の出力
電圧が低下させられることにより、その増大を抑
えることができる。従つて、抵抗値のバラツキに
対して、メモリセルのデータ保持のための電流を
確保しつつ、その消費電流を小さくすることがで
きる。

RAMの温度上昇によつてMISFETのリーク電
流が増大した場合には、このリーク電流の増加に
対応するダイオードD₁のリーク電流の増加分に
より抵抗R₃の電圧降下が増大して、電源回路９
の出力電圧レベルが高められることになる。この
場合は、メモリセルのデータ保持のための電流が
増加させられることになる。その結果、メモリセ
ルの温度マージンの拡大を図ることができる。

なお、第３図において、ポリシリコン抵抗層２
５ａの下方に、接地電位にされるｐ型半導体領域
２１ａが配置されているが、これは省略すること
が可能である。但し、上記ｐ型半導体領域２１ａ
を省略した場合には、ｎ型半導体基板２０が電源
端子V_DDの電位に維持されることによつて、上記
ポリシリコン抵抗層２５ａに、フイールド酸化膜
２４を介して上記ｎ型半導体基板２０から正の電
界が加えられることになる。メモリセルにおける
前記抵抗R₁，R₂を構成するためのポリシリコン
層が、フイールド酸化膜を介して接地電位に維持
されるｐ型半導体領域（図示しない）上に配置さ
れること、及び上記抵抗R₁，R₂及びR₃を構成す
るためのポリシリコン層が著るしく低不純物濃度
にされた場合電界による影響を比較的受けやすく
なることを考慮すると、上記のようにポリシリコ
ン層２５ａの下方に、接地電位に維持される半導
体領域が配置されている方が望ましい。

第４図は、この発明の他の一実施例の電源回路
９の回路図である。

この実施例では、電源電圧側に抵抗R₄が設け
られ、接地電位側に逆方向バイアスされるpn接
合ダイオードD₂が設けられている。また、上記
抵抗R₄とダイオードD₂との接続点の電圧は、ｐ
チヤンネル型MISFETQ₂₅のゲートに接続され、
このMISFETQ₂₄のソースは電源電圧端子V_DDに
接続されている。上記MISFETQ₂₅のドレインか
ら出力電圧が出力される。

第５図は、上記第４図の回路素子の断面図であ
る。同図のように上記抵抗R₄は、接地電位に維
持されるｐ型半導体領域（ｐ型ウエル）２１ｄ上
にフイールド酸化膜２４を介して形成されたポリ
シリコン層２５ｃによつて構成され、ダイオード
D₂は、上記ｐ型ウエル２１ｄと、このｐ型ウエ
ル２１ｄの表面に形成されたｎ型半導体領域２２
ｄとによつて構成されている。

この第４図及び第５図の実施例では、上記のよ
うにMISFETQ₂₅のドレインから出力を得るもの
であり、このMISFETQ₂₅は電流電源手段として
動作することになる。したがつて、例えば設計値
に対して上記の各抵抗の抵抗値が大きな値にばら
つくと上記MISFETQ₂₅はそのゲート、ソース間
電圧が増大されるため、そのドレイン電流を増加
させるように制御されることになる。その結果、
前記実施例と同様に抵抗値のバラツキ及びメモリ
セルの動作温度の変化にかかわらずに、メモリセ
ルの動作電圧を望ましい値に補正することができ
る。

第６図は、この発明の他の一実施例を示す電源
回路９の回路図である。この実施例の電源回路９
は、次のようにスタテイツク型RAMをｎチヤン
ネルMISFETで構成した場合にも適用すること
ができるように考慮されている。すなわち、逆方
向バイアスされるpn接合ダイオードD₃は、その
アノード電極が接地電位端子に接続されており、
抵抗R₅と上記ダイオードD₃との接続点に形成さ
れた電圧信号は、ｎチヤンネル型の駆動用
MISFETQ₂₇とデイプレツシヨンモードのｎチヤ
ンネル型負荷用MISFETQ₂₆とで構成された反転
増幅回路を介して、ソースフオロワ動作のｎチヤ
ンネル型MISFETQ₂₈のゲートに供給されるよう
にされている。上記ダイオードD₃は、そのカソ
ードがｎチヤンネル型MISFETのソース、ドレ
イン領域と同時に形成される。上記ダイオード
D₃のアノードは、ｎチヤンネル型MISFETの基
体ゲートと共通にされる。これにより、ｎチヤン
ネルMISFETのみで構成された回路を、何らの
プロセス増加なしに構成することができる。

なお、上記反転増幅回路の利得を大きく設定し
すぎるとMISFETQ₂₈を介して得られる電圧がデ
イジタル的な変化を示すこととなる。従つてリニ
ア的な補正動作を行なわせるために、上記反転増
幅回路の利得の設定には注意を払う必要がある。

第７図は、上記第６図の実施例の回路の反転増
幅回路における消費電流を削減するようにする他
の実施例の電源回路９の回路図である。

この実施例では、反転増幅回路を構成する
MISFETQ₃₀，Q₃₁に、それぞれ直列にパワース
イツチを構成するMISFETQ₂₉，Q₃₂が設けられ
ている。このパワースイツチは適当なパルス源か
ら供給されるパルス信号φによつて周期的にオフ
状態にされる。

上記のパワースイツチのオフ状態において、
MISFETQ₃₃のゲート電位は、それに存在するゲ
ート容量などの容量に保持される。

従つて、上記パワースイツチのオフ状態にかか
わらずにほゞ一定の電圧を得ることができる。な
お、上記パワースイツチは、メモリのデータ保持
動作、言い換えればチツプ非選択時のみにオン状
態にされるように制御されても良い。いずれにし
ても上記のようなパワースイツチを設けることに
よつて電源回路９の低消費電力化を図ることがで
きる。

また、第８図には、この発明の一実施例を示す
逆方向バイアスされるpn接合ダイオードＤと抵
抗Ｒの構造断面図が示されている。

この実施例では、ポリシリコン層８２５ｅによ
つて抵抗Ｒと逆方向ダイオードＤとが構成され
る。すなわち、基板２０の表面に形成されたフイ
ールド絶縁膜２４上に、ポリシリコン層２５ｅを
形成して、このポリシリコン層２５ｅに選択的に
半導体不純物及びその濃度を設定することによ
り、上記抵抗ＲとダイオードＤとが形成される。

n⁺部分２５e₁は、電源電圧V_DDを印加する電極
ないし配線として構成され、n^-部分２５e₁が抵抗
Ｒとして構成される。そして、n⁺部分２５e₂は、
MISFETのゲートに接続される配線及びダイオ
ードの一方の電極として構成され、ｐ部分５２e₃
はダイオードの他方の電極として構成される。

この実施例では、半導体不純物の選択によつて
任意の方向のダイオードが基板２０の導電型とは
無関係に形成できるという利点を有するものであ
る。したがつて、この実施例におけるポリシリコ
ン層の各導電型を逆に構成すれば、第２図の実施
例回路における抵抗R₃とダイオードD₁を構成で
きることになる。

さらに、第９図は、この発明の他の好適な一実
施例が示されている。

この実施例では、第２図の実施例回路の
MISFETQ₂₄にパワースイツチとしての
MISFETQ₃₄が設けられたものに相当するもので
ある。

第１０図は、更に他の実施例の電源回路９の回
路図である。

この実施例では、抵抗R₉と、ゲート・ソース
間が接続されたｎチヤンネル型MISFETQ₃₇とに
よつて検出回路DTが構成され、抵抗R₈とｎチヤ
ンネル型MISFETQ₃₅とによつて反転増幅回路IV
が構成されている。

図示のような接続によつて、上記検出回路DT
の出力は上記反転増幅回路IVに供給され、上記
反転増幅回路LVの出力は、ソースフオロワ動作
のｎチヤンネル型MISFETQ₃₆を介して上記検出
回路DTに帰環される。上記MISFETQ₃₆のソー
スから出力電圧が出力される。

上記抵抗R₉は、第１図のメモリセルの抵抗R₁
及びR₂と同様にポリシリコン層から構成される。

リーク電流形成用の素子として前記各実施例の
ようにpn接合ダイオードを使用する場合、それ
がメモリセルにおけるMISFETと同様な
MISFET構造にされていないことによつて、必
ずしも上記MISFETのリーク電流特性と良好に
対応するリーク電流特性を示さない。

これに対し、上記MISFETQ₃₇は、構造上、上
記メモリセルのMISFETと同様な構成とされる
こと、及びこのゲート電位が、上記メモリセルに
おけるオフ状態にされるMISFETのゲート電位
と同様に回路の接地電位に維持されること等か
ら、上記メモリセルにおけるMISFETのドレイ
ンリーク電流特性と相似なリーク電流特性を示す
ようになる。

従つて、上記抵抗R₉と上記MISFETQ₃₇とをメ
モリセルにおける抵抗と駆動MISFETに対し相
似構造にすることによつて、上記検出回路DT
は、上記メモリセルにおける電圧特性を同一の電
圧特性を示すようになる。

この実施例に従えば、反転増幅回路IVを介す
る回路の負帰還動作によつて、出力電圧V_DD1は、
検出回路DTの出力電圧がMISFETのしきい値電
圧よりも若干高くされるような値に制御される。

従つて、この実施例によると、ポリシリコン抵
抗の抵抗値ばらつき、及びMISFETのドレイン
リーク電流変動だけでなく、MISFETのしきい
値電圧の変動及びばらつきをも補償する良好な動
作電圧をメモリセルの駆動MISFETに与えるこ
とができる。

第１１図は、他の実施例の電源回路９の回路図
を示している。この実施例の電源回路において、
抵抗R₁₂とMISFETQ₄₁は、上記第１０図の回路
と同様な検出回路を構成している。

MISFETQ₃₀から出力されるメモリセルへ供給
するための電圧V_DD1には、抵抗₁₁における電圧降
下と対応するオフセツト電圧が与えられる。その
結果、メモリセルのオフ状態にされるMISFET
のドレインには、上記オフセツト電圧に対応した
オフセツト電圧が与えられることになる。メモリ
セルは、上記のようなオフセツト電圧が与えられ
ることによつて、雑音等による影響を受けにくく
なる。

第１２図は、更に他の実施例の電源回路９の回
路図を示している。この実施例においては、上記
第１１図の反転増幅回路IVにかえて図示のよう
な差動増幅回路DAが使用される。

上記差動増幅回路DAの１つの入力端子には、
MISFETQ₄₂とダイオード接続のMISFETQ₄₃か
ら構成されたバイアス回路VRから基準電圧が与
えられる。上記基準電圧は、上記MISFETQ₄₂の
コンダクタンスが比較的小さくされ、上記
MISFETQ₄₃のコンダクタンスが比較的大きくさ
れることによつて、MISFETのしきい値電圧に
近い値にされる。

第１３図は、更に他の実施例の電源回路９の回
路図が示されている。

この実施例においては、抵抗R₁₉と
MISFETQ₅₁とによつて前記実施例と同様な検出
回路DTが構成され、この回路DTと類似の構成
の抵抗R₂₀とMISFETQ₅₂とによつてオフセツト
回路OSが構成されている。また、MISFETQ₄₈，
Q₄₉、抵抗R₁₇及びR₁₈によつて増幅回路が構成さ
れている。

メモリセルに供給するための電圧は、上記増幅
回路によつて制御されるｐチヤンネル型
MISFETQ₅₀のドレインから出力される。

前記第１０図ないし第１２図のような回路に従
うと、ソースフオロワ動作のMISFETQ₃₆，Q₃₉，
Q₄₆を使用することによつて、電圧V_DD1はその最
大値がV_DD−V_th（但しV_DDは電源端子に供給され
る電源電圧であり、V_thは上記MISFETのしきい
値電圧である）に制限される。

これに対し、上記第１３図の回路によると、電
圧V_DD1はMISFETQ₅₀のドレインから出力される
ので、その最大値は、ほゞV_DDにまで上昇させら
れる。従つて第１３図の電源回路９を使用する場
合、メモリセルの温度マージンを前記各実施例の
電源回路を使用する場合よりも大きくさせること
ができる。

この発明は、実施例に限定されない。上記のよ
うな電源回路は、比較的高抵抗値の負荷抵抗素子
を含む適当な論理回路と組合せることが可能であ
る。

例えば、第１４図には、第１図のＸもしくはＹ
アドレスデコーダ回路に替えることのできるデコ
ーダ回路が示されている。

図示のデコーダ回路は、アドレス信号を受ける
ことによつて中間項信号を出力する第１のデコー
ダ回路２a₁及び２a₂、及び上記第１デコーダ回路
２a₁及び２a₂の出力信号を受ける第２デコーダ回
路２ａとから構成されている。

上記第１デコーダ回路２a₁及び２a₂は、それぞ
れの出力ノードに結合された高抵抗R₂₁，R₂₂及
び制御信号″によつて制御されるMISFETQ₅₆，
Q₅₉を含んでいる。

上記高抵抗R₂₁及びR₂₂の電源側端子には、前
記各実施例に示されたような電源回路から補償さ
れた電圧V_DD2が供給される。

上記制御信号″は、適当な回路によつて例え
ば第１５図Ｃに示されたようにチツプ選択信号
CSが加えられた直後の所定時間だけ上記
MISFETQ₅₆及びQ₅₉をオン状態にさせるレベル
に変化させられる。

従つて、上記第１デコーダ回路２a₁及び２a₂の
各出力ノードにおける信号は、チツプ選択信号
CSが加えられた直後において、MISFETQ₅₆及び
Q₅₉がオン状態とされ比較的低い負荷抵抗特性を
示すようにされることによつて比較的高速度で変
化させられることになる。上記MISFETQ₅₆及び
Q₅₉がオフ状態にされた後は、上記各出力ノード
の信号レベルは、上記抵抗R₂₁及びR₂₂を介して
与えられる保持電流によつて、以前の論理レベル
に保持される。上記第１デコーダ回路２a₁及び２
a₂において、上記MISFETQ₅₆及びQ₅₉がオン状
態にされたときのその動作電流は比較的大きい
が、比較的短時間しか流されない。従つて、上記
第１デコーダ回路２a₁及び２a₂は、実質的に高速
度特性と低消費電力特性とを合せもつことにな
る。

第２のデコーダ回路２ａは、上記第１デコーダ
回路を設けたことによつてそれを構成する回路素
子数を減少させることができ、比較的小さい動作
電流で動作させることができる。その結果、第１
４図のような２段構成のデコーダ回路は、その速
度特性を損うことなくその全体の消費電力を第１
図のような１段構成のデコーダ回路に対し、低下
させることが可能である。

半導体基板上において上記第２デコーダ回路２
ａは、例えばメモリアレイのワード線と対応させ
て配置する必要があるが、上記第１デコーダ回路
２a₁及び２a₂は、そのような必要性はない。従つ
て、第１４図のようなデコーダ回路は、アドレス
信号ビツト数が増加するRAM、すなわち大容量
RAMに特に適する。

この発明においては、前記実施例の検出回路に
おける抵抗段は、ポリシリコン層でなくても良
い。例えばノード電圧保持用高抵抗をポリシリコ
ン層で形成した場合においても、抵抗R₉，R₁₂等
は、これと異なる構成の抵抗、例えば、拡散抵抗
を利用する抵抗であつてもよい。この場合には、
ポリシリコン抵抗の抵抗値のバラツキを補正する
ことはできないが、リーク電流の変化に対しては
応答するものであるので、温度マージンの拡大を
図ることができる。

この発明は、前記スタテイツク型メモリセルの
他、アドレスデコーダ回路のダイナミツク論理回
路等のように、ノード電圧保持用高抵抗を有する
種々の論理回路に広く利用できる。

【図面の簡単な説明】

第１図は、この発明が適用されるスタテイツク
型RAMの一実施例を示す回路図、第２図は、こ
の発明の一実施例を示す電源回路の回路図、第３
図は上記第２図の回路を構成する回路素子の断面
図、第４図は、他の実施例の電源回路の回路図、
第５図は上記第４図の回路を構成する素子の断面
図、第６図及び第７図はそれぞれ他の実施例の電
源回路の断面図、第８図は、pn接合ダイオード
及び抵抗素子の断面図、第９図、第１０図、第１
１図、第１２図及び第１３図はそれぞれ他の実施
例の電源回路の回路図、第１４図は、アドレスデ
コーダ回路の回路図、第１５図は上記第１４図の
回路に加える制御信号のタイミングチヤート図で
ある。 １ａ〜１ｃ……メモリセル、２ａ〜２ｂ……Ｘ
アドレスデコーダ回路、３ａ〜３ｂ……Ｙアドレ
スデコーダ回路、４……カラムスイツチ回路、５
……ビツト線負荷回路、６……読み出し回路、７
……書き込み回路、８……制御回路、９……電源
回路、１０……外部電源。

Claims (1)

1. 【特許請求の範囲】 １ ゲートとドレインが相互に交差接続された２
   つの絶縁ゲート型電界効果トランジスタとそれぞ
   れの絶縁ゲート型電界効果トランジスタのドレイ
   ンに接続される抵抗素子から構成されるメモリセ
   ルと、前記メモリセルに電圧を供給する電源回路
   とからなり、前記電源回路は前記メモリセルの抵
   抗素子と同時に形成された抵抗素子と、該抵抗素
   子に直列接続されオフ状態とされたときの前記絶
   縁ゲート型電界効果トランジスタと類似の特性を
   持つように構成された能動素子とからなり、前記
   抵抗素子と前記能動素子の接続点の電圧に基づい
   て前記能動素子の端子間電圧の変動に対して反対
   方向に変化させた電圧を出力することを特徴とす
   る半導体集積回路装置。 ２ 上記能動素子はPN接合素子であることを特
   徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３ 上記抵抗素子は半導体基板上に絶縁膜を介し
   て形成された多結晶シリコン層によつて構成され
   ることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ４ 上記PN接合素子は、絶縁ゲート型電界効果
   トランジスタ構造から成ることを特徴とする特許
   請求の範囲第２項記載の半導体集積回路装置。 ５ 上記電源回路は、ゲートが上記抵抗素子と上
   記能動素子の接続点に接続される出力用の絶縁ゲ
   ート型電界効果トランジスタを備えてなることを
   特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。