JPH0158534B2 - - Google Patents
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- JPH0158534B2 JPH0158534B2 JP58027128A JP2712883A JPH0158534B2 JP H0158534 B2 JPH0158534 B2 JP H0158534B2 JP 58027128 A JP58027128 A JP 58027128A JP 2712883 A JP2712883 A JP 2712883A JP H0158534 B2 JPH0158534 B2 JP H0158534B2
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- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
〔発明の技術的分野〕
本発明はデイジタル・コントローラ、デイジタ
ル・データ・プロセツサおよびデイジタル制御シ
ステムに使用されるダイナミツク・プログラマブ
ル・ロジツク・アレイのクロツク機構に係る。本
発明は特に複数のダイナミツク・プログラマブ
ル・ロジツク・アレイがオーバラツプされて動作
する場合に有用である。 〔本発明の技術的背景〕 ダイナミツクPLA（プログラマブル・ロジツ
ク・アレイ）はデイジタル・コンピユータおよび
デイジタル制御システムにおいて、より少ない消
費電力とより高いスループツトで、各種の論理的
関係を解決し、かつ各種の製造およびプロセス制
御機能を提供するのに有用である。ダイナミツク
PLAは時には“クロツク”PLAと呼ばれる。ダ
イナミツクPLAが有効な出力を生成するために
は連続するクロツク・パルスのセツトを与える必
要がある。それによつて、前記PLAの入力信号
状態が変るごとに有効出力が得られる。それは時
にはPLA出力の有効性検査と呼ばれる。代表的
な例では、連続する４個のクロツク・パルスが有
効出力を得るのに必要である。 ダイナミツクPLAがアイドル状態（有効性検
査のクロツク・パルスがない）のままである場
合、前記PLAの容量性出力ステージが放電し始
める。このアイドル状態が数マイクロ秒のオーダ
ーの比較的長い期間続く場合、前記PLAの出力
ステージは十分に放電し、出力データの信頼性は
失われる。前記PLA出力の最後の有効性検査か
らの期間が長すぎるようになつた場合、前記
PLA出力をリフレツシユするため前記PLAに連
続クロツク・パルスのセツトを供給することによ
つて、出力データのロスを防ぐことができる。前
記PLAがアイドル状態のままでいる限り、デー
タのロスを防ぐため定期的にリフレツシユしなけ
ればならない。 ダイナミツクPLAのクロツク・パルスのセツ
トを反復生成する直截な方法は、ハードウエア・
カウンタと適切な順次制御回路を使用し有効性検
査またはリフレツシユが必要なときクロツク・パ
ルスのセツトを生成することである。カウンタは
クロツク・パルスのソースから出されるパルス数
をカウントするのに使用され、または代りに、ク
ロツク・パルスのソースが、カウンタの出力に接
続されている適切な解読回路によつてカウンタを
駆動するのに使用され、必要なクロツク・パルス
のセツトを生成する。いずれの場合も、クロツ
ク・パルスのセツトを反復して生成する回路は、
クロツク・パルス生成を開始し停止する手段と、
クロツク・パルス生成をシステムの他の部分の動
作と同期させる手段とを含まなければならない。 複数のダイナミツクPLAを使用することによ
つて、かなりすぐれた性能のデイジタル制御装置
が得られ、その場合、前記PLAの有効性検査の
間隔がオーバラツプされ、単一のPLAの場合よ
りも速いレートで有効なPLA出力信号が生成さ
れる。この場合、複数のダイナミツクPLAの中
の異なるPLAの有効性検査を行なうのに連続ク
ロツク・パルスの複数のセツトが必要になる。一
般に、クロツク・パルスを生成する状態は複数の
PLAのそれぞれによつて異なるので、いくつか
のハードウエア・カウンタを使用する必要があ
り、その各々が開始／停止および同期の問題に関
連する。これらの問題は順次型の回路の特徴であ
る。 ある場合には有用であるが、この複数カウンタ
の方法は各種の欠点を有する。その１つに、この
複数カウンタ回路は、その複雑さと順次回路の問
題により、製作が比較的高価であり、また、論理
設計変更に適応するのは容易ではない。 〔本発明の概要〕 本発明は複数のPLAがダイナミツクPLAであ
る場合にすぐれたPLAクロツク機構を提供する。 デイジタル制御装置、またはここで考慮してい
るタイプの制御システムでは、制御ワードすなわ
ちマイクロワードのシーケンスは連続する制御点
信号グループを生成し、必要な基本的制御動作を
与えるのに使用される。複数のPLAが使用され
るとき、異なるPLAは個々に異なる制御ワード
すなわちマイクロワードを生成する。前記制御装
置または制御システムはこれらの制御ワードに応
答して連続制御サイクルの必要な制御点信号を生
成する制御回路を含む。各々の制御ワード、すな
わち各々のPLAによつて生成されたマイクロワ
ードは、そのマイクロワードを生成したPLA以
外のPLAを識別するように符号化されているス
トローブ・フイールドを含む。前記制御回路は
各々の制御ワード中のストローブ・フイールドに
応答する回路を含み、ストローブ制御点信号を生
成して、制御回路への制御ワードすなわちマイク
ロワードを供給する次のPLAを選択する。制御
点信号を生成する制御回路に異なるPLAから制
御ワードを移動するのを制御するのに必要なマル
チプレツクス動作を与えるのに、これらのPLA
ストローブ信号が使用される。 本発明の基本的な概念は、これらのPLAのス
トローブ信号が、前記PLAがダイナミツクPLA
である場合に、内部のPLAクロツク・パルスを
生成するのにも使用可能であることであり、更
に、前に説明したようなハードウエア・カウンタ
を使用する比較的複雑な順次ロジツクとは反対
に、比較的簡単な組合せロジツク回路によつて、
前記動作が可能であることである。特に、各々の
システム制御サイクルごとにPLAストローブ・
パルスが生成されるから、各種のダイナミツク
PLAの各々のPLAクロツク・パルスは、異なる
PLAストローブ・パルスの正しい論理的組合せ
から定義可能である。その結果、各種のダイナミ
ツクPLAのPLAクロツク・パルスの各種のセツ
トが、てごろな少数のANDおよびORタイプの組
合せロジツク回路によつて生成可能である。 ダイナミツクPLAの内部のクロツク・パルス
を生成する組合せロジツク回路のみの使用によつ
て、比較的高価なハードウエア・カウンタの必要
がなくなり、また、ハードウエア・カウンタの方
法に関連する開始／停止および同期の問題が除去
される。従つて、制御装置の費用および複雑さが
減少され、また組合せ論理回路の使用によつて論
理設計変更が比較的容易に実行される。更に、制
御装置がLSIチツプ上に構成される場合において
も、かなりの利点が生じる。組合せ論理回路によ
つてチツプ上に必要な面積は減少する。 本明細書で用いる用語“制御ワード”および
“マイクロワード”は同一の意味を有し、互換性
を有するものとして使用される。制御ワードまた
はマイクロワードは基本的な機械語命令であり、
他の同様な制御ワードまたはマイクロワードと連
続して使用され、デイジタル・コンピユータ、デ
イジタル制御システム等で基本的な装置動作を生
じさせる。制御ワードまたはマイクロワードは、
１つの基本制御サイクルまたはマイクロワード・
サイクルで動作される制御点信号を定義するのに
用いられる複数ビツトの２進数のワードである。 〔データ・プロセツサ（第１図）の説明〕 第１図にはLSIチツプ上に構成するのに特に適
合するデイジタル・コンピユータまたはデイジタ
ル・データ・プロセツサの機能ブロツク図が示さ
れている。第１図のデータ・プロセツサ１０はデ
ータ・フロー装置１１、主記憶装置１２、Ｉ／Ｏ
装置１３、制御装置１４およびクロツク発生装置
１５を含む。データ・フロー装置１１は時には
CPUと呼ばれ、ALU（演算論理機構）、各種ハー
ドウエア・レジスタおよびカウンタ、局所記憶装
置およびこれらを相互接続するバス系統を有す
る。データ・フロー装置１１は加算、減算、再配
列およびその他のデータ操作を行なつて所要の結
果を生成する装置である。 制御装置１４はデータ・フロー装置１１、主記
憶装置１２およびＩ／Ｏ装置１３の動作を、これ
らの装置に所在する各種の機能素子にそれぞれの
複数ライン制御バスを介して供給される各種の制
御点信号によつて制御する。制御装置１４は実行
されるプロセツサ命令の各々に対するマイクロワ
ードのシーケンスを生成するマイクロワード生成
機構を含む。これらのマイクロワードは他のデー
タ処理装置において要素動作を制御する制御点信
号を生成する。 データ・フロー装置１１、Ｉ／Ｏ装置１３およ
び制御装置１４は同一のICチツプ上に構成する
ことができる。 データ・プロセツサ１０によつて実行される使
用者プログラムは最初、Ｉ／Ｏバス１９を介して
Ｉ／Ｏ装置１３に接続された周辺装置（図示せ
ず）の１つから主記憶装置１２にロードされる。
この最初のロードはデータ・フロー装置１１を介
して行なわれ、その後、使用者プログラムを構成
する各種のプロセツサ命令を順次に主記憶装置１
２から読出すことによつて使用者プログラムは実
行される。各々のプロセツサ命令は順番になると
主記憶装置１２から読出され、データ・フロー装
置１１にある命令レジスタ２０にロードされる。
命令レジスタ２０にあるプロセツサ命令、または
少なくともその有効なOPコード部分が複数ライ
ンのバス２１を介して制御装置１４に供給され、
実行される特定のプロセツサ命令が識別される。 あるプロセツサでは、完全なプロセツサ命令の
一部分だけを命令レジスタ２０にロードすること
ができる。その場合、命令レジスタ２０にロード
された部分は少なくとも、命令の“有効な”OP
コード部分を含む。“有効な”OPコードはプロセ
ツサ命令によつて実行される動作の種類を特定す
るのに必要な、プロセツサ命令の中のすべてのビ
ツトを意味する。これはオペランド・アドレスお
よび長さカウント・ビツトを含まないが、機能ビ
ツトを含み、修飾ビツトは実行される動作を完全
に定義するのに必要である。 新しいプロセツサ命令の命令レジスタ２０への
ロードは、制御ライン２２を介して命令レジスタ
２０のロード制御端子に供給される制御点信号に
よつて行なわれる。 制御装置１４内で行なわれる動作のタイミング
はクロツク発生装置１５によつて制御される。ク
ロツク発生装置１５は２相非オーバラツプ・クロ
ツク発生装置で、第２図に示すＡおよびＢクロツ
ク信号を発生する。ＡおよびＢクロツク信号は同
じ周波数で同じ波形を有し、相違点は互いに時間
的位置が偏移していることである。Ａクロツクの
正のパルスはＢクロツクの正のパルスとオーバラ
ツプしない。第２図に示されている非オーバラツ
プの量は非オーバラツプを明示するため実際より
も大きく示されている。これらの正のパルスは２
つのクロツク信号のアクテイブの期間を表わす。 〔制御装置（第３図）の説明〕 第３図は本発明に従つて構成されたデイジタル
制御システムすなわち制御装置の第１実施例の機
能ブロツク図が示されている。第３図の制御装置
は第１図のデータ・プロセツサ１０の制御装置１
４として使用可能である。第３図に示す素子のす
べては、クロツク発生装置１５の一部または全部
を除外する可能性を含めて、同じLSIチツプ上に
構成される。 第３図に関連して、制御装置１４は各々のプロ
セツサ命令を実行するのに必要な制御ワードすな
わちマイクロワードを生成するマイクロワード制
御記憶機構を含む。この制御記憶機構は、論理的
には類似しているが、物理的には別個の素子であ
る複数のPLA２４乃至２９によつて与えられる。
これらのPLA２４乃至２９の各々は各プロセツ
サ命令を実行するのに必要な１またはそれよりも
多くのマイクロワードを含む。マイクロワードは
異なるPLAからマルチプレツクスまたはインタ
リーブされた方法で取込まれる。任意の与えられ
たプロセツサ命令のシーケンスは、 １Ｐ，２Ｐ，AP，BP，CP，DP，AP，BP，
CP，DP，AP，BP，…… である。１Ｐは第１サイクルPLA２４からのマ
イクロワードを示す。２Ｐは第２サイクルPLA
２５からのマイクロワードを示す。APはＡデコ
ードPLA２６からのマイクロワードを示す。BP
はＢデコードPLA２７からのマイクロワードを
示す。CPはＣデコードPLA２８からのマイクロ
ワードを示す。DPはＤデコードPLA２９からの
マイクロワードを示す。 各々のプロセツサ命令の第１のマイクロワード
は第１サイクルPLA２４で与えられ、各々のプ
ロセツサ命令の第２のマイクロワードは第２サイ
クルPLA２５で与えられる。任意の与えられた
プロセツサ命令の残りのマイクロワードはＡ、
Ｂ、ＣおよびＤデコードPLA２６乃至２９によ
つて与えられる。AP，BP，CPおよびDPのシー
ケンスは与えられたプロセツサ命令を実行するの
に必要な回数反復される。あるプロセツサ命令は
数マイクロワードを必要とするが、他のマイクロ
ワードは比較的多数のマイクロワードを必要とす
る。一般に、ＡデコードPLA２６は各々のプロ
セツサ命令に対して複数の異なるマイクロワード
を含む。Ｂ、ＣおよびＤデコードPLA２７乃至
２９についても同様のことがいえる。これに対し
て、第１および第２サイクルPLAは各々のプロ
セツサ命令に対して１マイクロワードのみを含
む。 PLA２４乃至２９の各々はダイナミツクまた
はクロツク型である。複数のPLAの間でマイク
ロワードを分配することは制御装置１４の動作速
度を改善するのに役立つ。１つには、各々の
PLAの大きさが抑えられる。一般的に、PLAの
大きさが小さければ小さいほど、PLAの動作速
度は大きくなる。また、個々のPLAでの解読動
作が互いにオーバラツプされるから、動作速度は
更に改善される。 PLA２４乃至２９において、２つのレベルの
マルチプレツクスまたはインタリーブ動作が与え
られる。第１レベルのマルチプレツクスはＡゲー
ム群３０とＢゲート群３１の使用によつて与えら
れる。Ａゲート群３０は第１サイクルPLA２４、
ＡデコードPLA２６およびＣデコードPLA２８
からのマイクロワードをイネーブルし、Ａクロツ
ク信号の正のパルス部分の間でのみデータ・プロ
セツサ１０を制御する。これに対して、Ｂゲート
群３１は第２サイクルPLA２５、Ｂデコード
PLA２７およびＤデコードPLA２９からのマイ
クロワードをイネーブルし、Ｂクロツク信号の正
のパルスの部分の間でのみデータ・プロセツサ１
０を制御する。これらの正のパルスのインタリー
ビングは第２図に示されている。マイクロワード
がデータ・プロセツサ１０を制御するクロツク・
タイムに合わせて、PLA２４，２６および２８
は時には“Ａクロツク”PLAと呼ばれ、PLA２
５，２７および２９は時には“Ｂクロツク”
PLAと呼ばれる。 “Ａクロツク”PLA２４，２６および２８の
第２レベルのマルチプレツクスは、PLA２４，
２６および２８の各々の出力バツフアである
PLA出力バツフア３２，３３および３４によつ
て与えられる。PLA出力バツフア３２，３３お
よび３４の各々はストローブ信号ラインＳ１，
SAおよびSCの各々に現われる個々のストローブ
信号パルスによつて制御される。これらのストロ
ーブ信号ラインＳ１，SAおよびSCは１回に１つ
順次にアクテイブ化され、それによつて１回に１
マイクロワードのみがＡ制御レジスタ機構３５に
供給される。Ａ制御レジスタ機構３５は互いにカ
スケードに接続された２つのレジスタから成り、
第１のレジスタはレベル１すなわちＬ１レジスタ
３５ａで、第２のレジスタはレベル２すなわちＬ
２レジスタ３５ｂである。PLA出力バツフア３
２，３３および３４によつて１回に１つパスされ
るマイクロワードはPLA出力バス３６を介して
Ｌ１レジスタ３５ａに入力される。PLA出力バ
ス３６に現われるマイクロワードはクロツク発生
装置１５からのＡクロツク・パルスによつてＬ１
レジスタ３５ａにロードされる。Ｌ１レジスタ３
５ａに駐在するマイクロワードは後続するＢクロ
ツク・パルスによつてＬ２レジスタ３５ｂにロー
ドされる。Ｌ２レジスタ３５ｂに駐在するマイク
ロワードはＡデコーダ３７を駆動する。Ａデコー
ダ３７はそれに応答して、特定のマイクロワー
ド・サイクル、すなわち後続するＡクロツク・パ
ルスによつて定義されるマイクロワード・サイク
ルにおける各種の制御点信号を生成する。 “Ｂクロツク”PLA２５，２７および２９の
第２レベルのマルチプレツクスはPLA出力バツ
フア４０，４１および４２によつて与えられる。
PLA出力バツフア４０，４１および４２の各々
は“Ｂクロツク”PLA２５，２７および２９の
各々の出力バツフアであり、それぞれのストロー
ブ信号ラインＳ２，SBおよびSDを介して制御さ
れる。ストローブ信号ラインＳ２，SBおよびSD
は個々のストローブ信号パルスによつて１回に１
つ順次にアクテイブ化され、Ｂ制御レジスタ機構
４３に１回に１マイクロワードをパスする。Ｂ制
御レジスタ機構４３は互いにカスケードに接続さ
れた２つのレジスタから成り、第１のレジスタは
レベル１すなわちＬ１レジスタ４３ａで、第２の
レジスタはレベル２すなわちＬ２レジスタ４３ｂ
である。PLA出力バス４４を介してマイクロワ
ードがPLA出力バツフア４０，４１および４２
からＬ１レジスタ４３ａに１回に１つ供給され
る。PLA出力バス４４に現われるマイクロワー
ドはＢクロツク・パルスによつてＬ１レジスタ４
３ａにロードされ、接続するＡクロツク・パルス
によつてＬ２レジスタ４３ｂにロードされる。Ｌ
２レジスタ４３ｂに駐在するマイクロワードはＢ
デコーダ４５を駆動し、Ｂデコーダ４５はそれに
応答して特定のマイクロワード・サイクル、すな
わち後続するＢクロツク・パルスによつて定義さ
れるマイクロワード・サイクルにおける各種の制
御点信号を生成する。このＢクロツク・パルスに
よつてＢゲート群３１がイネーブルされ、制御ラ
イン群４６に制御点信号がパスされる。制御ライ
ン群４６のそれぞれのラインは第１図の制御ライ
ン１６，１７および１８に含まれており、デー
タ・フロー装置１１、主記憶装置１２およびＩ／
Ｏ装置１３に接続されている。 Ｌ１レジスタ３５ａおよび４３ａ、Ｌ２レジス
タ３５ｂおよび４３ｂをロードし、Ａゲート群３
０およびＢゲート群３１をイネーブルする動作は
第２図に示すＡおよびＢクロツク波形の正のパル
ス部分の間に行なわれる。従つて、用語“Ａクロ
ツク・パルス”はＡクロツク波形の正のパルス部
分の１つを意味し、用語“Ｂクロツク・パルス”
はＢクロツク波形の正のパルス部分の１つを意味
する。 第４図のタイミング図では、プロセツサ命令
“Ｎ”を実行するのに10制御サイクルすなわち10
マイクロワード・サイクルを要する場合にPLA
２４乃至２９の各々からの各種のマイクロワード
のマルチプレツクスまたはインタリーブ動作を示
す。第４図の上部にマイクロワード・サイクル番
号、ＡおよびＢクロツク・パルスが示されてい
る。図面の簡略化のため、ＡおよびＢクロツク・
パルスの間の小間隙は省略され、両者は互いに隣
接して示されている。例として、各々のマイクロ
ワード・サイクルが50ナノ秒の持続期間を有する
ものとすると、前記小間隙は２また３ナノ秒のオ
ーダーである。 第４図のＡおよびＢクロツク・パルスの次の部
分で、そのマイクロワード・サイクルにおいてア
クテイブな制御点信号を生成してデータ・プロセ
ツサ１０を制御する特定のマイクロワードのソー
スが示されている。従つて、命令Ｎのマイクロワ
ード・サイクル１でデータ・プロセツサ１０を制
御する制御点信号は、第１サイクルPLA２４か
ら得られた1Pマイクロワードによつて生成され
る。同様に、命令Ｎのマイクロワード・サイクル
２でアクテイブの制御点信号は第２サイクル
PLA２５から得られた2Pマイクロワードによつ
て生成される。命令Ｎのマイクロワードの残りの
部分はＡ、Ｂ、ＣおよびＤデコードPLA２６乃
至２９からＡ、Ｂ、Ｃ、Ｄの順で得られる。命令
Ｎを完了するにはＡ、Ｂ、Ｃ、Ｄのシーケンスが
２回必要である。 例として、各々のマイクロワードが60ビツトの
幅を有するものとすれば、PLA２６乃至２９の
各々は60出力ラインを有し、バツフア３３，３
４，４１および４２の各々は60ステージ・バツフ
アから成り、PLA出力バス３６および４４の
各々は60バス・ラインから成り、レジスタ３５
ａ，３５ｂ，４３ａおよび４３ｂの各々は60ステ
ージ・レジスタから成る。第１および第２サイク
ルPLA２４および２５は、Ａ、Ｂ、ＣおよびＤ
デコードPLA２６乃至２９に必要とされる完全
な制御動作の範囲を与える必要がないから、必要
な出力ライン数は少ない。PLA出力バツフア３
２および４０はそれぞれ、第１および第２サイク
ルPLA２４および２５の各々の出力ライン数と
同様のステージ・バツフアを有する。 各々のマイクロワード中の60ビツトのセツト全
体は、２ビツトから16ビツトまでの大きさの範囲
内で各種の制御フイールドに分割される。これら
の制御フイールドとして、データ・フロー・ソー
ス制御フイールド、データ・フロー・デステイネ
ーシヨン制御フイールド、データ・フロー装置１
１でALUによつて実行される動作を制御する制
御フイールド、Ｉ／Ｏ装置１３に制御コマンドを
与える制御フイールド等がある。データ・フロ
ー・ソースおよびデステイネーシヨン制御フイー
ルドはデータ・フロー装置１１で、特定のマイク
ロワード・サイクルにおいてデータ・ソースおよ
びデータ・デステイネーシヨンとして動作する特
定のレジスタを識別する。60ビツトのマイクロワ
ードにおける制御フイールドの一部分は符号化さ
れた制御フイールドであり、他の部分はビツト有
意の制御フイールドである。符号化された制御フ
イールドはＡおよびＢデコーダ３７および４５に
よつて解読される。これに対して、ビツト有意の
フイールドのビツト・ラインはデコーダ３７およ
び４５によつて変更されることなく、それぞれＡ
およびＢゲート群３０および３１に直接にパスさ
れる。 代表的なデータ・プロセツサでは、デコーダ３
７および４５の各々は全部で約130の出力ライン
を有することがあり、その各々が別個の制御点信
号を与える。この場合、Ａゲート群３０およびＢ
ゲート群３１の各々はデコーダからの出力ライン
の各々に対して別個のゲート・ステージを有す
る。例えば、各々のゲート・ステージはそれぞれ
入力および出力ラインに接続されたドレインおよ
びソース端子を有する、いわゆるパス・トランジ
スタである。Ａゲート群３０における130のパ
ス・トランジスタのすべてのゲート端子はＡクロ
ツク・ラインに接続され、130のパス・トランジ
スタ全部が各Ａクロツク・パルスの間に同時にイ
ネーブルされる。Ｂゲート群３１も同様の構成で
あり、130のパス・トランジスタのゲート端子子
がＢクロツク・ラインに接続されている。 第３図で、データ・プロセツサ１０における他
の装置に通じるかなりの数の制御ライン群４６は
Ａゲート群３０およびＢゲート群３１のいずれか
一方から制御点信号を受取ることができる。従つ
て、例えば、Ａゲート群３０からの制御点ライン
４７はＢゲート群３１からの制御点ライン４８に
接続され、第１図に示される装置１１，１２およ
び１３の１つにおける適切な制御点に通じる共有
制御点ライン４９を与える。このようにして、装
置１１，１２および１３における制御点の大部分
は、マイクロワード・ルーチンを設計するマイク
ロコーダの要求に応じて、ＡクロツクまたはＢク
ロツクのアクテイブの間にアクテイブ化される。
もう１つの例はデータ・フロー装置１１にある命
令レジスタ２０をロードする動作を制御する制御
ライン２２である。第３図に示すように、制御ラ
イン２２はＡゲート群３０からの制御点ライン５
０とＢゲート群３１からの制御ライン５１の両方
に接続されている。従つて、命令レジスタ２０は
Ａクロツク・パルスまたはＢクロツク・パルスの
いずれかの間にロードされる。 ここで重要なことは各々のマイクロワードが複
数ビツトのPLA出力ストローブ・フイールドを
含むことである。これはそれぞれのPLA出力バ
ツフア３２乃至３４および４０乃至４２の各種の
PLA出力ストローブ信号Ｓ１，Ｓ２，SA，SB，
SCおよびSDを生成するのに使用されるビツト有
意の制御フイールドである。これらのストローブ
信号はそれぞれの制御レジスタ機構に入力される
次のPLAを選択する。“Ａクロツク”PLA２４，
２６および２８からのマイクロワードおよび“Ｂ
クロツク”PLA２５，２７および２９からのマ
イクロワードは、別個の制御レジスタおよびデコ
ーダの機構のそれぞれによつて処理されるから、
マイクロワードのPLAストローブ・フイールド
における同じビツト位置は“Ａクロツク”PLA
ストローブおよび“Ｂクロツク”PLAストロー
ブの両方を与えるのに使用できる。特に、“Ａク
ロツク”PLA２４，２６および２８によつてて
生成された各々のマイクロワードのPLAストロ
ーブ・フイールドの第１のビツト位置はＡゲート
群３０の出力に現われるＳ１ストローブ信号を与
えるのに使用される。同様に、“Ｂクロツク”
PLA２５，２７および２９からのマイクロワー
ドの各々のPLAストローブ・フイールドの第１
のビツト位置はＢゲート群３１の出力に現われる
Ｓ２ストローブ信号を生成するのに使用される。
同様に、“Ａクロツク”マイクロワードのストロ
ーブ・フイールドの第２のビツト位置はストロー
ブ信号SAを生成するのに使用され、“Ｂクロツ
ク”マイクロワードのストローブ・フイールドの
第２のビツト位置はストローブ信号SBを生成す
るのに使用される。同様に、“Ａクロツク”およ
び“Ｂクロツク”のストローブ・フイールドの第
３のビツト位置はそれぞれ、ストローブ信号SC
およびSDを生成するのに使用される。 ３つの個々のストローブ信号制御点ラインＳ
１，SAおよびSCはＡゲート群３０の３つの個々
の出力からPLA出力バツフア３２，３３および
３４のそれぞれの制御端子に通じる。図面を簡単
にするため、これらの３つの制御点ラインは複数
ライン・バス５２に含まれているものとして示さ
れる。同様に、３つの個々のストローブ信号制御
点ラインＳ２，SBおよびSDはＢゲート群３１の
３つの個々の出力からPLA出力バツフア４０，
４１および４２のそれぞれの制御端子に通じる。
図面を簡単にするため、これらの３つの制御点ラ
インは複数ライン・バス５３に含まれているもの
として示される。 第４図で、ストローブ信号制御点ラインＳ１，
Ｓ２，SA，SB，SCおよびSDに加えられたPLA
出力ストローブ・パルスの相対的タイミング関係
が示される。Ｓ１ストローブ・パルスはＣデコー
ドPLA２８から得られたCPマイクロワードによ
つて生成される。前の命令Ｎ―１のマイクロワー
ド・サイクル１７の間、このCPマイクロワード
がアクテイブになり、制御点信号を生成する。こ
のＳ１ストローブ・パルスはPLA出力バツフア
３２をイネーブルし、第１サイクルPLA２４の
出力に現われるマイクロワードをＬ１レジスタ３
５ａに供給する。このマイクロワードは前記マイ
クロワード・サイクル１７の間に生じるＡクロツ
ク・パルスによつてＬ１レジスタ３５ａにロード
される。次のマイクロワード・サイクル、すなわ
ちサイクル１８の間に生じるＢクロツク・パルス
によつて前記マイクロワードはＬ２レジスタ３５
ｂにロードされる。次に、前記マイクロワードは
Ａデコーダ３７を駆動する。後続するＡクロツ
ク・パルス（命令Ｎのマイクロワード・サイクル
１の間に生じる）はＡゲート群３０をイネーブル
し、前記第１サイクルPLAマイクロワードによ
つて生成された制御点信号がデータ・プロセツサ
１０を制御するアクテイブな制御点信号になる。
これは第４図の“アクテイブなマイクロワード”
の横列にある１Ｐで指示される。 第４図で示すように、この１Ｐマイクロワード
のPLAストローブ・フイールドはSAストロー
ブ・パルスを生成する。このSAストローブ・パ
ルスはPLA出力バツフア３３に加えられ、Ａデ
コードPLA２６の出力に現われるマイクロワー
ドを選択してＬ１レジスタ３５ａにロードする。
このマイクロワードが命令Ｎのマイクロワード・
サイクル３の間にアクテイブになり、制御点信号
を生成すると、SCストローブ・パルスが生成さ
れ、PLA出力バツフア３４に供給されてＣデコ
ードPLA２８からのマイクロワードを選択する。
このようにして、“Ａクロツク”PLA２４，２６
および２８の中の特定の１つからのマイクロワー
ドはＡ制御レジスタ機構３５に送られる次の“Ａ
クロツク”PLAを選択する。従つて、“Ａクロツ
ク”PLAからのマイクロワードのマルチプレツ
クス動作はマイクロワード自身によつて制御され
る。 “Ｂクロツク”PLA２５，２７および２９か
らのマイクロワードの場合も、対応するタイプの
マイクロワード・マルチプレツクス動作が行なわ
れ、“Ｂクロツク”のマルチプレツクス動作は
“Ａクロツク”PLA２４，２６および２８のマル
チプレツクス動作とインタリーブされる。すなわ
ち、“Ａクロツク”PLAのストローブ・パルスＳ
１、SAおよびSCがＡクロツクの間に生成される
のに対し、“Ｂクロツク”PLAのストローブ・パ
ルスＳ２，SBおよびSDはＢクロツクの間に生成
される。各々の“Ｂクロツク”マイクロワードは
Ｂ制御レジスタ機構４３に送られる次の“Ｂクロ
ツク”PLAを選択する。 次に、入力信号を各種のPLA２４乃至２９に
供給する機構およびPLA２４乃至２９の各々が
どのようにして出力に異なるマイクロワードを生
成するかについて説明する。データ・フロー装置
１１の命令レジスタ２０に新しいプロセツサ命令
をロードするところから説明を行なう。これは前
のプロセツサ命令の再開始制御パルスＳ０の発生
後から、新しいプロセツサ命令の再開始制御パル
スＳ０発生の２マイクロワード・サイクル前まで
の間の任意の時点で行なうことができる。Ｂデコ
ーダ４５からＢゲート群３１を介して延びる制御
点ライン５４に再開始制御パルスＳ０が現われ
る。第４図に示すように、この再開始制御パルス
Ｓ０は前のプロセツサ命令の最後から２つ手前の
マイクロワード・サイクルの間にアクテイブのマ
イクロワードによつて生成される。プロセツサ命
令Ｎの再開始制御パルスＳ０は前の命令Ｎ―１の
マイクロワード・サイクル１６の間に生成され
る。次のプロセツサ命令Ｎ＋１の再開始制御パル
スＳ０はプロセツサ命令Ｎのマイクロワード・サ
イクル８の間に生じる。 PLA２４乃至２９の各々はダイナミツクまた
はクロツクPLAである。これらのPLAの内部ク
ロツク・タイミングは第４図の下部に示されてお
り、PLA２４乃至２９の各々はＣ１，Ｃ２，Ｃ
３およびＣ４からなる、いわゆる４フエーズ・ク
ロツクによつて駆動される。これらのPLAの内
部タイミングはPLAへの入力を変更する適当な
時間を決定する際に考慮しなければならない。 例として、命令レジスタ２０にロードされたプ
ロセツサ命令のワード１６ビツトのワードである
ものとする。複数ワードのプロセツサ命令の場
合、命令レジスタ２０にロードされるのは命令の
第１のワードである。命令レジスタ２０の命令ワ
ードの16ビツトのすべてはバス２１を介して制御
装置１４のエンコーダPLA５５に供給される。
命令レジスタ２０の命令ワードの有効なOPコー
ド部分に対応する、より少ないビツト数がバス２
１およびバス５６を介して第１および第２サイク
ルPLA２４および２５の入力に供給される。
PLAの入力はPLAのANDアレイ部分への入力ラ
インを意味する。 第１サイクルPLA２４はPLA２４の内部Ｃ２
クロツクの間にバス５６に現われる有効なOPコ
ード・ビツトに応答する。第４図に示す命令Ｎの
場合、このＣ２は前の命令Ｎ―１のマイクロワー
ド・サイクル１５の間に生じる。第１サイクル
PLA２４の内部タイミングは第４図で内部タイ
ミング１Ｐの右方に表わされている。所要のOP
コード・ビツトは１Ｐすなわち第１サイクル
PLA２４に対する前記Ｃ２時刻に入力のバス５
６上に安定した状態で存在しなければならない。
バス５６のOPコード・ビツトに応答して、第１
サイクルPLA２４は前もつて組込まれている多
くのマイクロワードの特定の１つを出力する。出
力されたマイクロワードは命令Ｎの第１マイクロ
ワード・サイクルで適当な制御動作を与えるよう
に構成すなわち符号化される。プロセツサ命令セ
ツト全体にある各種のプロセツサ命令はグループ
に分類され、全く同じ第１サイクル制御動作がグ
ループの各構成員に必要であるので、第１サイク
ルPLA２４にあるマイクロワード数はプロセツ
サ命令セツト全体の異なるプロセツサ命令の全数
よりも少ない。 選択されたマイクロワードは第１サイクル
PLA２４の内部タイミングＣ４の間にPLA２４
の出力で有効になる。同じ内部タイミングの間
に、ストローブ・パルスＳ１がPLA出力バツフ
ア３２に供給され、この選択された第１サイク
ル・マイクロワードがＬ１レジスタ３５ａにロー
ドされる。前に説明したように、この第１サイク
ル・マイクロワードは命令Ｎのマイクロワード・
サイクル１の間に（これは制御点信号がＡゲート
群３０を通過している時刻である）、有効になつ
てデータ・プロセツサ１０を制御する。 同様に、第２サイクルPLA２５はバス５６上
のOPコード・ビツトに応答し、命令レジスタ２
０に駐在するプロセツサ命令の第２マイクロワー
ド・サイクルに対する適当なマイクロワードを選
択する。第２サイクルPLA２５の内部タイミン
グは第４図の内部タイミング２Ｐによつて示され
ている。第２サイクルPLA２５はＣ２の間に有
効なOPコード・ビツトを取込み、これらのOPコ
ード・ビツトによつて選択された特定のマイクロ
ワードをＣ４の間に出力する。このＣ４の間に生
じるストローブ・パルスＳ２はPLA出力バツフ
ア４０をイネーブルし、選択された第２サイク
ル・マイクロワードがＬ１レジスタ４３ａに転送
される。第１サイクルPLA２４の場合と同様に、
第２サイクルPLA２５はプロセツサ命令セツト
全体にある命令数よりも少ない命令数を含む。 第１および第２サイクルPLA２４および２５
だけが各々のプロセツサ命令の実行に必要な２つ
のマイクロワードを最初の２つのマイクロワー
ド・サイクルに対して提供する。各々のプロセツ
サ命令のマイクロワードの残りの部分はＡ、Ｂ、
ＣおよびＤデコードPLA２６乃至２９によつて
提供される。 Ａ、Ｂ、ＣおよびＤデコードPLA２６乃至２
９はエンコードPLA５５およびシーケンス・カ
ウンタ５７から入力駆動信号を受取る。シーケン
ス・カウンタ５７は複数ステージの２進カウンタ
である。説明を簡単にするため、エンコード
PLA５５は、いわゆる“スタテイツク”PLAで
あり、内部クロツク信号を必要としないものとす
る。エンコードPLA５５によつて、その入力に
供給されたプロセツサ命令にあるビツト数よりも
少ないビツト数を有する命令識別（ID）番号が
出力に生成される。本発明の代表的な実施例で
は、エンコードPLA５５の入力に供給されるプ
ロセツサ命令ワードは16ビツトを含むのに対し、
エンコードPLA５５の出力に現われる命令ID番
号は11ビツトを含む。このビツト数の減少によつ
て、デコードPLA２６乃至２９の各々に必要な
ANDアレイ入力ライン数が減少し、従つてデコ
ードPLAのサイズが小さくなる。エンコード
PLA５５の出力に生成された命令ID番号の各々
は、それを生成した特定のプロセツサ命令を表わ
し、デコードPLA２６乃至２９に対して、実行
される特定のプロセツサ命令を識別する。サイズ
に関しては、エンコードPLA５５はデコード
PLA２６乃至２９のどのサイズに比較しても相
対的に小さい。また、プロセツサ命令セツトの符
号化に応じて、エンコードPLA５５の使用が、
あるタイプのデータ・プロセツサにとつて必要で
はないことがある。 エンコードPLA５５の出力に現われる命令ID
番号は再開始制御パルスＳ０によつてバツフア・
レジスタ５８にロードされる。バツフア・レジス
タ５８のID番号はデコードPLA２６乃至２９に
よるそれぞれのＡ、Ｂ、ＣおよびＤマイクロワー
ド生成の期間中は一定に保持される。シーケン
ス・カウンタ５７はバツフア・レジスタ５８に命
令ID番号をロードする同じ再開始制御パルスＳ
０によつて０にリセツトされる。一般に、シーケ
ンス・カウンタ５７は与えられたプロセツサ命令
の実行の間、一定間隔で増分され、デコード
PLA２６乃至２９の各々がイネーブルされ、マ
イクロワードのシーケンスを生成する。一般に、
バツフア・レジスタ５８の命令ID番号はベー
ス・アドレス、すなわち与えられたデコード
PLAにおけるマイクロワードのグループの開始
アドレスを与え、シーケンス・カウンタ５７は選
択されたグループにおける個々のマイクロワード
をアクセスする１組の変位アドレスを与える。 デコードPLA２６乃至２９はマイクロワード
のシーケンスＡ―Ｂ―Ｃ―Ｄを生成するから、シ
ーケンス・カウンタ５７はシーケンスＡ―Ｂ―Ｃ
―Ｄごとにカウントが１増分される。本実施例で
は、これはシーケンスＡ―Ｂ―Ｃ―ＤごとにＢゲ
ート群３１から１回出るPLAストローブ・パル
スによつて行なわれる。 第３図に示すように、バツフア・レジスタ５８
の命令ID番号はＡ、Ｂ、ＣおよびＤデコード
PLA２６乃至２９の各々の第１の入力のセツト
に並列に供給される。シーケンス・カウンタ５７
のシーケンス・カウントの値は、ＡおよびＢデコ
ードPLA２６および２７の各々の第２の入力の
セツトに直接に供給される。同じシーケンス・カ
ウントの値はバツフア・レジスタ５９を介してＣ
およびＤデコードPLA２８および２９の各々の
第２の入力のセツトに（遅延して）供給される。
複数ステージのバツフア・レジスタ５９はシーケ
ンス・カウンタ５７を０にリセツトする同じリセ
ツト制御パルスＳ０によつて全０状態にリセツト
される。シーケンス・カウンタ５７のカウント値
すなわち番号値はPLAストローブ・パルスSCに
よつて一定間隔でバツフア・レジスタ５９にロー
ドされる。第４図から分るように、このSCスト
ローブ・パルスはシーケンス・カウンタ５７を増
分するSBストローブ・パルスよりも１マイクロ
ワード・サイクル遅く生じる。その結果、新しい
シーケンス・カウント番号をロードする動作はシ
ーケンス・カウンタ５７でこの新しい番号の出現
よりも１マイクロワード・サイクル遅れる。この
１サイクルの遅延によつて、ＣおよびＤデコード
PLA２８および２９は変更される前の古いシー
ケンス・カウント番号に正しく応答する。 第４図のPLA内部タイミングAPで明らかなよ
うに、命令Ｎのマイクロワード・サイクル２の間
にシーケンス・カウンタ５７を増分するSBスト
ローブ・パルスはＡデコードPLA２６のＣ１の
間に生じる。これはＡデコードPLA２６がシー
ケンス・カウンタ５７からカウント値を取込むＣ
２の期間よりも１サイクル前である。Ｄデコード
PLA２９のPLA内部タイミングDPに関連して、
バツフア・レジスタ５９に新しい番号をロードす
るSCストローブ信号（命令Ｎのサイクル３）が
ＤデコードPLA２９のＣ３の間に生じることが
分る。これはＤデコードPLA２９がバツフア・
レジスタ５９からカウント値を取込むＣ２の期間
の１サイクル後である。従つて、Ｄデコード
PLA２９は第２シーケンス・カウント値がバツ
フア・レジスタ５９にロードされる前に第１シー
ケンス・カウント値を取込むことができる。 また、第３図の制御装置１４には、再開始パル
スＳ０、各種のPLA出力ストローブ・パルスＳ
１，Ｓ２，SA，SB，SCおよびSD、ならびにＡ
およびＢクロツク・パルスに応答し、PLA２４
乃至２９の各々の内部タイミング・パルスＣ１―
Ｃ２―Ｃ３―Ｃ４を生成するのに使用される
PLAクロツク信号PC１乃至PC９を生成する
PLAクロツク・ロジツク機構６０が含まれてい
る。PLAクロツク・ロジツク機構６０の出力バ
ス６１はPLAクロツク信号PC１乃至PC９の各々
の個々のバス・ラインを含む。従つて、出力バス
６１には９バス９ラインが含まれている。これら
のバス・ラインの中の４本がPLA２４乃至２９
の各々の４つのタイミング・パルス入力に接続さ
れ、異なる４本のバス・ラインのセツトが異なる
PLA２４乃至２９の各々に使用されている。第
１表はPLA２４乃至２９の異なる１つに接続さ
れる特定のPLAクロツク・バス・ラインを示す。
従つて、例えば、クロツク・バス・ラインPC１，
PC２，PC３およびPC４は第１サイクルPLA２
４に接続され、それに内部タイミング・パルスＣ
１，Ｃ２，Ｃ３およびＣ４をそれぞれ与える。第
１表では更に、クロツク・バス・ラインPC２乃
至PC５が第２サイクルPLA２５に、クロツク・
バス・ラインPC３乃至PC６がＡデコードPLA２
６に接続される。以下同様である。 PLAクロツク・パルスPC１乃至PC９とPLA
内部タイミングＣ１，Ｃ２，Ｃ３およびＣ４の間
の関係は第４図に示されている。例えば、第１サ
イクルPLA２４を考えると、クロツク・パルス
PC２が内部タイミング・パルスＣ２をそれに与
えるのに使用される。PC２の波形と第１サイク
ルPLA２４のタイミングのパターン１Ｐとを比
較すると、命令Ｎ―１のサイクル１５および命令
Ｎのサイクル７で生じるパルスPC２はパターン
１ＰのＣ２に対応することが分る。しかしなが
ら、PC２の波形が示すように、命令Ｎのサイク
ル１，３および５でもタイミング・パルスＣ２が
生成されているが、これらのパルスＣ２からは何
も得られないから、それらは第４図に示されな
い。これらの不要なパルスＣ２はマイクロワー
ド・サイクル２，４および６の間にクロツク・パ
ルスPC１によつて生じたパルスＣ１によつて直
ちに除去される。 他の不要な内部クロツク・パルスはPLA２４
乃至２９の各々でPLAクロツク信号PC１乃至PC
５によつて生成される。しかしながら、これらの
不要な内部クロツク信号のタイミングによつて、
出力としてそれぞれの制御レジスタ機構（３５お
よび４３）に転送される瞬間にそれぞれのPLA
の出力部に現われる出力信号の有効性が影響を受
けることはない。従つて、不要な内部タイミン
グ・パルスは第４図に示されていない。 PLAクロツク信号PC１乃至PC９は再開始パル
スＳ０、ストローブ・パルスＳ１，Ｓ２，SA，
SB，SCおよびSD、ならびにPLAクロツク・ロ
ジツク機構６０にある組合せロジツク回路による
ＡおよびＢクロツク・パルスから得られる。この
組合せロジツク回路の状態はPC１乃至PC９の
個々の波形とＳ０乃至SDの波形を比較すること
によつて識別可能である。特に、クロツクPC１
の波形は再開始パルスＳ０およびストローブ・パ
ルスＳ２が発生する間に生じるＢクロツク・パル
スが削除される以外はＢクロツク波形と同じであ
る。クロツクPC２の波形はストローブ・パルス
Ｓ１が発生する間に生じるＡクロツク・パルスが
削除される以外はＡクロツク波形と同じである。
クロツクPC３の波形は再開始パルスＳ０とスト
ローブ・パルスSBのOR動作によつて得られる。
クロツクPC４の波形はストローブ波形Ｓ１およ
びSCのOR動作によつて得られる。クロツクPC
５の波形はストローブ・パルスＳ２およびSDの
OR動作によつて得られる。クロツクPC６，PC
７，PC８およびPC９の波形はそれぞれストロー
ブ・パルスSA，SB，SCおよびSDの波形と同じ
である。 〔ダイナミツクPLAの内部構成（第５図）の説
明〕 第５図では、第３図のダイナミツクPLA２４
乃至２９の各々に使用される内部構成が示されて
いる。第５図はダイナミツクPLAの完全な内部
構成を示すものではない。多数のANDアレイ入
力ライン、プロダクト・ラインおよびORアレイ
出力ラインの一部だけが特に示されているが、ダ
イナミツクPLAの内部の状態および動作を理解
するのに十分である。 第５図で示すように、ダイナミツク・プログラ
マブル・ロジツク・アレイはそれぞれのプロダク
ト・ライン６４乃至６７を介して出力のORアレ
イ６３に接続された入力のANDアレイ６２を含
む。これらのプロダクト・ライン６４乃至６７は
ANDアレイ６２およびORアレイ６３の両方を完
全に横切つている。代表的なANDアレイ入力ラ
インは入力ライン６８乃至７３で示されている。
これらの入力ライン６８乃至７３はプロダクト・
ライン６４乃至６７と直角にANDアレイ６２を
完全に横切つている。代表的なORアレイ出力ラ
インは出力ライン７４乃至７７で示されている。
これらの出力ライン７４乃至７７はプロダクト・
ライン６４乃至６７と直角にORアレイ６３を完
全に横切つている。 第５図に示すPLAはLSIチツプ上に形成されて
いる。第５図に示すトランジスタのすべては
MOSタイプのFETである。更に、第５図に示す
トランジスタの各々はエンハンスメント形の
MOSFETトランジスタである。 また、第５図のPLAは内部クロツク・パルス
Ｃ１に応答する予備充電回路を含み、ANDアレ
イ６２の入力ライン６８乃至７３の各々を所定の
正電圧レベルに予備充電する。この予備充電回路
は正電圧ソース＋Ｖと入力ライン６８乃至７３の
各々の間に直列に個々に接続されているトランジ
スタ８０乃至８５を含む。入力ライン６８乃至７
３の各々が充電される所定の電圧レベルは、トラ
ンジスタ８０乃至８５の１つの導電時の電圧降下
量を＋Ｖから引いた値にほぼ等しい。トランジス
タ８０乃至８５は、これらのトランジスタのゲー
ト端子の各々に同時に加えられる正のクロツク・
パルスＣ１によつて導電状態になる。 更に、第５図のダイナミツクPLAは複数の２
進信号の入力ライン８８を入力ライン６８乃至７
３に接続するビツト分割回路８６および有効化回
路８７を含む。ビツト分割回路８６には２進信号
の入力ライン８８のそれぞれのラインに個々に接
続された複数のインバータ８９，９０および９１
が含まれ、その入力ラインに現われる２進信号の
補数の２進出力信号が与えられる。従つて、入力
ライン８８の各々は２つの出力ラインに分れ、そ
の一方には入力信号の真の値が現われ、他方には
入力信号の補数の値が現われる。従つて、例え
ば、ビツト１の入力ライン８８は２つの出力ライ
ン９２および９３に分れ、出力ライン９２にはビ
ツト１の入力信号の真の値が現われ、出力ライン
９３にはビツト１の入力信号の補数の値が現われ
る。このビツト分割の形式は“シングル・ビツ
ト”分割と呼ばれる。 ビツト分割回路８６からの各々の出力ラインは
個々の有効化回路８７を介してANDアレイ６２
の入力ライン６８ないし７３の異なる１つに接続
される。ビツト分割回路８６の出力ライン９２の
有効化回路８７は直列接続のトランジスタ９４お
よび９５で表わされ、トランジスタ９５のドレイ
ン端子は入力ライン６８に接続され、トランジス
タ９４のソース端子は接地される。ビツト分割回
路８６の出力ライン９３の有効化回路８７は直列
接続のトランジスタ９６および９７で表わされ、
トランジスタ９７のドレイン端子は入力ライン６
９に接続され、トランジスタ９６のソース端子は
接地される。ビツト分割回路８６の残りの出力ラ
インの有効化回路８７も前記と同様に構成されて
いる。 有効化回路８７はそのPLAに対する正の内部
タイミング・パルスＣ２によつてアクテイブ化さ
れる。このタイミング・パルスＣ２は直列接続さ
れた対のトランジスタの中の下位のトランジスタ
のゲート端子に同時に印加され、直列接続された
対のトランジスタの中の上位のトランジスタのゲ
ート端子の２進値が１の場合には、入力ライン６
８乃至７３は接地されて放電する。従つて、タイ
ミング・パルスＣ２の間に、トランジスタ９４の
ゲート端子が高い電圧レベルの場合にはANDア
レイ６２の入力ライン６８は放電される。この場
合、Ｃ２の間にトランジスタ９４および９５はと
もに導電状態となり、入力ライン６８を接地して
放電回路が形成される。これに対して、トランジ
スタ９４のゲート端子の信号が低い電圧レベルの
場合には、Ｃ２の間にトランジスタ９４は非導電
状態のままであり、入力ライン６８は予備充電さ
れた高い電圧レベルを保持する。 信号レベルの高低によつて、有効化回路８７は
信号反転動作を与える。従つて、ANDアレイ６
２の入力ライン６８上の信号レベルはビツト分割
回路８６の出力ライン９２上の信号レベルの反転
された値、すなわち補数値である。このように、
入力ライン６９，７１および７３上の信号レベル
はそれぞれ、ビツト１、ビツト２およびビツト３
の入力信号レベルの真値に相当する。これに対し
て、入力ライン６８，７０および７２上の信号レ
ベルはそれぞれ、ビツト１、ビツト２およびビツ
ト３の入力信号レベルの補数値に相当する。 入力ライン６８乃至７３とプロダクト・ライン
６４乃至６７の間の論理関係はANDアレイ６２
のパターンの具体化によつて決められ、前記具体
化はプロダクト・ライン６４乃至６７が接地され
る回路を形成するそれぞれのトランジスタの位置
およびゲート接続によつて決められる。ANDア
レイ６２を具体化するトランジスタとしてトラン
ジスタ１００乃至１０８が示されている。トラン
ジスタ１００乃至１０８の位置およびゲート接続
はANDアレイ６２によつて与えられる論理的機
能を決定する。第５図に示す特定の具体化パター
ンは、制御装置１４にある与えられたPLAで生
成されたマイクロワードと関連を有することを意
図するものではなく、単に、PLAの動作の説明
上選択された任意のパターンである。 また、予備充電および有効化（選択放電）のシ
ーケンスがプロダクト・ライン６４乃６７に与え
られている。プロダクト・ライン６４乃至６７の
予備充電回路にはトランジスタ１１０乃至１１３
が含まれ、プロダクト・ライン６４乃至６７のそ
れぞれを正電圧ソース＋Ｖに接続する。トランジ
スタ１１０乃至１１３は内部タイミング・パルス
Ｃ２によつて同時にイネーブルされ、プロダク
ト・ライン６４乃至６７の各々を電圧レベル＋Ｖ
からトランジスタ１１０乃至１１３の１つの導電
時の電圧降下分を減じた値にほぼ等しく予備充電
する。 プロダクト・ライン６４乃至６７の有効化回路
はトランジスタ１１４および１１５を含み、トラ
ンジスタ１１４および１１５は、導電時、トラン
ジスタ１００乃至１０８を接地する。トランジス
タ１１４および１１５は正の内部タイミング・パ
ルスＣ３によつて導電状態になる。従つて、プロ
ダクト・ライン６４乃至６７はＣ３の間有効化さ
れる。 例えば、プロダクト・ライン６４の有効化を考
えると、トランジスタ１００，１０１および１０
２のいずれかのゲート端子がＣ３で高いレベル
（予備充電されたレベル）であれば、そのトラン
ジスタおよびトランジスタ１１４の導電によつて
プロダクト・ライン６４は低いレベルに放電され
る。エンハンスメント形FETトランジスタのゲ
ート端子が高いレベルのとき、このトランジスタ
は導電状態になる。それに対して、トランジスタ
１００、１０１および１０２の各々のゲート端子
がＣ３で低いレベルの場合には、これらのトラン
ジスタは非導電状態のままであり、プロダクト・
ライン６４は放電されない。 プロダクト・ライン上の有効化された信号は、
プロダクト・ラインに接続されているANDアレ
イ・トランジスタのゲート端子に送られた入力信
号のすべてのNORの組合せを表わす。第５図で、
プロダクト・ライン６４上の有効化された信号の
値は論理関係１＋２＋３を表わす（１，２、およ
び３はビツト１、ビツト２及びビツト３の入力信
号をそれぞれ表わし、＋記号はOR機能を表わ
す）。これは論理関係“１・２・３”と等価であ
る（ドツト記号はAND機能を表わす）。従つて、
ビツト１，２および３がコード・パターン“111”
を有する場合、プロダクト・ライン６４上の有効
化された信号レベルは高いレベルである。ビツト
１，２および３の中のどれかが０の値を有する場
合には、プロダクト・ライン６４上の有効化され
た信号レベルは０（低い）レベルである。 プロダクト・ライン６５の論理関係は１・２で
あり、プロダクト・ライン６６の論理関係は１で
ある。また、プロダクト・ライン６７の論理関係
は１・２・３である。従つて、プロダクト・ライ
ン６５の有効化された信号レベルは、入力ビツト
のパターンが“10X”の場合には高いレベルであ
り、そうでない場合には低いレベルである。“Ｘ”
は“ドントケア”状態を表わす。“ドントケア”
はこの特定のビツトの値が結果に影響しないこと
を意味し、第５図に示すプロダクト・ライン６５
の場合には、入力ビツト３がプロダクト・ライン
６５上の有効化された信号値の決定に関与しない
ことを示す。 プロダクト・ライン６６上では、入力ビツトの
パターンが“0XX”の場合に、有効化された高
い信号レベルが生成される。プロダクト・ライン
６７上では、入力ビツトのパターンが“011”の
場合に、有効化された高い信号レベルが生成され
る。これらの入力ビツトのパターンがいずれも存
在しない場合には、プロダクト・ライン６６およ
び６７の各々はＣ３で低いレベルに放電される。 ANDアレイ６２に関連して重要なことは、入
力ライン８８の入力ビツト・パターンが、プロダ
クト・ライン６４乃至６７のいずれが、もしある
とすれば、アクテイブ状態にされるかを決定する
ということである。例えば、あるプロダクト・ラ
インのアクテイブ状態が高いレベルの状態である
ものとすれば、入力ビツトのコードが、プロダク
ト・ライン６４乃至６７のいずれが、もしあると
すれば、Ｃ３およびその直後の有効化の間に高い
レベルを保持しうるかを決定する。Ｃ３でプロダ
クト・ライン６４乃至６７上に確立された有効化
信号レベルは、プロダクト・ライン６４乃至６７
の次の予備充電まで有効である。次の予備充電は
後続するタイミング・パルスＣ２が存在している
間に行なわれる。 ORアレイ６３はプロダクト・ライン６４乃至
６７上の有効化信号値に応答し、ORアレイ６３
の出力ライン７４乃至７７上にマイクロワードの
ビツト・パターンを生成する。これはORアレイ
６３の適切な具体化によつて行なわれる。前記具
体化は出力ライン７４乃至７７が接地れる回路を
形成するそれぞれのトランジスタの位置およびゲ
ート接続によつて決定される。ORアレイ６３を
具体化するトランジスタとしてトランジスタ１１
６乃至１２１が示されている。第５図に示される
特定の具体化パターンは単に説明上のものであ
り、制御装置１４のPLA２４乃至２９のいずれ
かによつて生成されたマイクロワードと関連を有
することを意図するものではない。 また、予備充電および有効化（選択放電）のシ
ーケンスがORアレイ６３の出力ライン７４乃至
７７で使用されている。出力ライン７４乃至７７
の予備充電回路はトランジスタ１２２乃至１２５
を含み、これらのトランジスタのソース端子はそ
れぞれ、出力ライン７４乃至７７の各々に接続さ
れ、同じくドレイン端子は正電圧ソース＋Ｖに接
続される。トランジスタ１２２乃至１２５のゲー
ト端子は内部タイミング・パルスＣ３によつて同
時にアクテイブ化され、出力ライン７４乃至７７
の各々を同時に予備充電する。出力ライン７４乃
至７７の各々は電圧レベル＋Ｖからトランジスタ
１２２乃至１２５の１つの導電時の電圧降下を減
じた値ほぼ等しい電圧レベルに予備充電される。 出力ライン７４乃至７７の有効化回路はトラン
ジスタ１２６および１２７を含む。トランジスタ
１２６および１２７はそれらのゲート端子に同時
に現われる正のタイミング・パルスＣ４によつて
同時に導電状態になる。トランジスタ１２６およ
び１２７は導電中、トランジスタ１１６乃至１２
１に接地放電回路を与える。従つて、例えば出力
ライン７４で、トランジスタ１１６および１２０
のいずれかがＣ４で導電状態の場合、出力ライン
７４は前記導電中のトランジスタおよびトランジ
スタ１２６を介して放電される。トランジスタ１
１６および１２０のいずれも導電状態ではない場
合、出力ライン７４はＣ４およびその直後におい
て予備充電された高いレベルに保持される。 出力ライン７４乃至７７の各々にある出力信号
は、出力ラインに接続されているORアレイ・ト
ランジスタのゲート端子に供給される入力信号の
NORの組合せを表わす。従つて、例えば、出力
ライン７４上の出力信号はトランジスタ１１６お
よび１２０のゲート端子に供給された入力信号の
NORの組合せを表わす。もちろん、これらの入
力信号はそれぞれ、プロダクト・ライン６４およ
び６６上に現われる信号である。Ｃ４で出力ライ
ン７４乃至７７上に確立された有効化信号値は、
次のタイミング・パルスＣ３が現われるまで、出
力ライン７４乃至７７上に保持され、その時点で
出力ライン７４乃至７７は再び予備充電される。 出力ライン７４乃至７７はそれぞれ、第５図で
“PLA出力バス”と表示された複数ラインの信号
バスのそれぞれのラインに出力バツフア１３０乃
至１３３を介して接続される。従つて、出力ライ
ン７４は出力バツフア１３０を介してPLA出力
バスのビツト１のラインに接続され、出力ライン
７５は出力バツフア１３１を介してPLA出力バ
スのビツト２のラインに接続される。以下同様。
出力バツフア１３０乃至１３３の各々は同じ内部
構造を有する。出力バツフア１３０乃至１３３は
ストローブ・ライン１３４を介して出力バツフア
１３０乃至１３３の各々に供給されるPLA出力
ストローブ・パルスによつて同時にイネーブルさ
れる。出力バツフア１３０乃至１３３は、イネー
ブルされると、出力ライン７４乃至７７上に現わ
れる信号パターンに対応する信号パターンを
PLA出力バス上に生成する。これらの出力バツ
フアの代表的な内部構造および動作については後
に詳細に説明する。 第５図のPLAの内部タイミング・パルスＣ１，
Ｃ２，Ｃ３およびＣ４のタイミング関係は第６図
に示されている。これらはオーバラツプしないパ
ルスで、Ｃ１パルスの後縁とＣ２パルスの前縁の
間、Ｃ２パルスの後縁とＣ３パルスの前縁の間、
およびＣ３パルスの後縁とＣ４パルスの前縁の間
には、それぞれ小さなギヤツプがある。Ｃ１乃至
Ｃ４パルスの各々の期間は正のＡおよびＢクロツ
ク・パルスの各々の期間と同じで、約50ナノ秒で
ある。第６図に示すＣ１，Ｃ２，Ｃ３およびＣ４
パルスのシーケンスは第４図のタイミング図の下
部に示すように反復実行される。第４図に示すよ
うに、１Ｐ乃至DPのそれぞれのPLAに対するＣ
１乃至Ｃ４シーケンスは互いに時間的に変位して
いる。 第２表は内部タイミング、すなわちクロツク・
パルスＣ１，Ｃ２，Ｃ３およびＣ４の各々によつ
て与えられる内部PLA機能を示す。この表に示
すように、オーバラツプしている予備充電および
有効化シーケンスはANDアレイ入力ライン、プ
ロダクトラインおよびORアレイ出力ラインに対
して与えられる。これらの予備充電および有効化
シーケンスはダイナミツクPLAを通じて“デー
タ”を移動する。スタテイツクPLAに比し、ダ
イナミツクPLAの主要な利点は等価的なスタテ
イツクPLAよりも電力消費がかなり少ないこと
である。 第３図に示す制御装置１４のダイナミツク
PLA２４乃至２９の各々は、一般に第５図に示
すように、同じ内部構造である。前に説明したよ
うに第３図の実際のPLA２４乃至２９の各々は、
第５図のPLAに示すよりもかなり多数の入力ラ
イン（ANDアレイの）、プロダクト・ラインおよ
び出力ライン（ORアレイの）を有する。それで
も、第２表に示すオーバラツプしている予備充電
および有効化シーケンスを使用する動作方法は同
じである。 第３図に示す制御装置１４で使用するため、第
５図に示すようなPLAを構成する直截の方法は
ANDアレイで、PLAへの特定の入力ビツトの
各々がプロダクト・ラインの異なる１つをアクテ
イブにするように、具体化トランジスタを位置決
定し、接続することである。出力ORアレイにお
ける具体化トランジスタは、与えられたプロダク
ト・ラインがアクテイブ化されたとき、ORアレ
イの出力ラインに正しいマイクロワードのビツ
ト・パターンが生成されるように、位置決定さ
れ、接続される。この方法による場合、個々のプ
ロダクト・ラインに沿つたORアレイのトランジ
スタの存在および不在は、異なるマイクロワード
のビツト・パターンを与えるものとみなされ、
ANDアレイによつて特定のプロダクト・ライン
をアクテイブにすることは、ORアレイの出力ラ
インに出力するためORアレイが定義するマイク
ロワードの特定の１つを選択するものとみなされ
る。従つて、ANDアレイに対する各々の入力ビ
ツト・コードは特定のプロダクト・ラインを選択
し、選択されたプロダクト・ラインによつて特定
のマイクロワードがORアレイの出力に供給され
る。 実施例によつては、より複雑なANDアレイお
よびORアレイの具体化パターンを使用してプロ
ダクト・ラインの所要数を減少する、従つて
PLAの全体の大きさを減少することができる。 〔PLA出力バス機構（第７図）の説明〕 第７図はPLA出力バス３６、PLA出力バツフ
ア３２，３３および３４、ならびにそれに接続さ
れるＡ制御レジスタ機構３５を詳細に示す。第７
図に示す素子のすべては同じICチツプ上に形成
される。第７図に示す機構は複数のダイナミツク
PLA２４，２６および２８からORアレイの出力
ライン１３５，１３６および１３７の個々のセツ
トを複数ラインのPLA出力バス３６の同じバ
ス・ラインのセツト（ビツト１〜Ｎ）に接続する
IC機構を含む。PLA出力バス３６のバス・ライ
ンは複数ステージ受領レジスタであるL1レジス
タ３５ａの異なるステージの入力ラインに個々に
接続される。 PLA出力バツフア３２，３３および３４の
各々は複数の出力バツフア・ステージを含む。従
つて、PLA出力バツフア３２は複数のバツフ
ア・ステージ１４０ａ〜１４０ｎ、PLA出力バ
ツフア３３は複数のバツフア・ステージ１４１ａ
〜１４１ｎ、PLA出力バツフア３４は複数のバ
ツフア・ステージ１４２ａ〜１４２ｎをそれぞれ
含む。PLA出力バス３６はバス・ライン１４３
ａ〜１４３ｎを含む。L1レジスタ３５ａは複数
のレジスタ・ステージ１４４ａ〜１４４ｎを含
む。PLA出力バツフア３２，３３および３４の
各々の“ａ”バツフア・ステージ１４０ａ，１４
１ａおよび１４２ａは同じ１つのPLAバス・ラ
イン、すなわち“ａ”バス・ライン１４３ａに接
続されている。“ａ”バス・ライン１４３ａはL1
レジスタ３５ａのレジスタ・ステージ１４４ａに
接続されている。これらの接続関係は“ｂ”〜
“ｎ”のバツフア・ステージについて同様であり、
“ｂ”〜“ｎ”のバス・ラインは“ｂ”〜“ｎ”
のレジスタ・ステージに接続される。 また、L1レジスタ３５ａはバス・ライン１４
３ａ〜１４３ｎの各々を最初のタイミング・パル
スで予備充電する予備充電回路を含む。すなわ
ち、個々のレジスタ・ステージ１４４ａ〜１４４
ｎの各々はそれぞれ、バス・ライン１４３ａ〜１
４３ｎの対応するラインを予備充電する予備充電
回路を含む。これらの個々の予備充電回路はL1
レジスタ３５ａに供給されるＢクロツク・パルス
によつて最初、すなわち予備充電のタイミング・
パルスで同時にアクテイブ化される。バス・ライ
ン１４３ａ〜１４３ｎはPLA２４，２６および
２８のいずれかの出力ラインの有効化の前の期間
に予備充電される。 与えられたPLAの出力のバツフア・ステージ
は前記PLAのストローブ信号に応答し、２番目
の期間に、出力ラインが特定の２進値であるバ
ス・ラインを放電する。従つて、例えば、第１サ
イクルPLA２４の出力のバツフア・ステージ１
４０ａ〜１４０ｎは前記PLA２４のストローブ
信号Ｓ１に応答し、出力ライン１３５ａ〜１３５
ｎが特定の２進値であるバス・ライン（PLA出
力バス３６の）を、２番目の期間に放電する。バ
ス・ライン１４３ａ〜１４３ｎの選択放電はＡク
ロツク・パルスの間に行なわれる。この選択放電
によつて、第１サイクルPLA２４によつて出力
中のものと同じビツト・パターンがPLA出力バ
ス３６上に生成される。PLA出力バス３６上の
ビツト・パターンは、バス・ライン１４３ａ〜１
４３ｎが選択放電される同じＡクロツク・パルス
の間にL1レジスタ３５ａにロードされる。 バス・ライン１４３ａ〜１４３ｎは、その後、
レジスタ・ステージ１４４ａ〜１４４ｎの各々に
ある個々の予備充電回路に並列に供給される後続
のＢクロツク・パルスによつて再び予備充電され
る。これによつて、PLA出力バス３６は次の
PLAすなわちＡデコードPLA２６からマイクロ
ワード・ビツト・パターンを次のＡクロツク・パ
ルスの間に受取る。このように、PLA出力バス
では予備充電と選択放電が連続して行なわれる。 レジスタ・ステージ１４４ａ〜１４４ｎの個々
の出力はL2レジスタ３５ｂのレジスタ・ステー
ジ１４５ａ〜１４５ｎの対応する１つの入力にそ
れぞれ接続される。Ｂクロツク・パルスがレジス
タ・ステージ１４５ａ〜１４５ｎの個々のロード
制御端子に同時並列に供給され、L1レジスタ３
５ａに駐在するマイクロワード・ビツト・パター
ンはＢクロツク・パルスの間にL2レジスタ３５
ｂにロードされる。レジスタ・ステージ１４５ａ
〜１４５ｎの各々の真および補数の出力がＡデコ
ーダ３７に接続されている。例えば、レジスタ・
ステージ１４５ａの真および補数の出力は出力ラ
イン１４６および１４７に現われる。 L1およびL2レジスタ３５ａおよび３５ｂのス
テージの代表的な実施例は後で説明する。これら
の実施例で、L1レジスタ３５ａのステージはダ
イナミツク・レジスタのステージで、L2レジス
タ３５ｂのステージはスタテイツク・レジスタの
ステージである。 PLA出力バス３６を構成するバス・ライン数
は完全なマイクロワード中のビツト数に等しい。
例として、このビツト数を60とすれば、PLA出
力バス３６は60バス・ラインを有する。同様に、
L1およびL2レジスタ３５ａおよび３５ｂの各々
は60のレジスタ・ステージを含み、それぞれのレ
ジスタ・ステージがPLA出力バス３６の各々の
バス・ラインに対応する。ＡおよびＣデコード
PLA２６および２８の各々は完全なマイクロワ
ードを供給するように構成されている。従つて、
PLA２６および２８の各々は60の出力ラインを
有し、PLA出力バツフア３３および３４の各々
は60のバツフア・ステージを含む。前に説明した
ように、第１サイクルPLA２４が完全なマイク
ロワードを供給する必要はない。その代り、第１
サイクルPLA２４は、完全なマイクロワードの
制御フイールドのいくつかが省略されている部分
的マイクロワードを供給する。従つて、第１サイ
クルPLA２４に必要な出力ライン数は60よりも
少なく、PLA出力バツフア３２のバツフア・ス
テージ数も60よりも少ない。従つて、PLA出力
バス３６のバス・ラインのいくつかはPLA出力
バツフア３２から出力を受取らない。例として、
第１サイクルPLA２４は20の出力ラインを有す
ることがあり、その場合、PLA出力バツフア３
２は20のバツフア・ステージを有する。 60ビツトを有する完全なマイクロワードの例
は、マイクロワードを生成し、処理する装置の相
対的な大きさの感覚を与えることのみを意図する
ものであつて、60という数に特別の意味はなく、
大きさの異なるマイクロワードを異なるデータ・
プロセツサで使用することは勿論可能である。 本実施例では、PLA出力バス３６に負の動作
ロジツクが使用されている。言い換えれば、
PLAのバス・ライン上の低いレベル（放電され
たレベル）が論理値“１”を表わすのに使用さ
れ、高いレベル（予備充電されたレベル）が論理
値“０”を表わすのに使用されている。 第３図の他のPLA出力バス４４の出力バス機
構も、異なるPLAクロツク信号、異なるストロ
ーブ信号および異なるＡおよびＢクロツク信号が
PLA出力バス４４関連の対応する素子に供給さ
れる点を除き、第７図に示すものと同じ構成であ
る。前に説明したように、第２のPLA出力バス
４４およびその関連バツフアおよびレジスタの動
作は第１のPLA出力バス３６の対応する素子の
動作に対して位相が180゜異なる。 〔出力バツフアおよび制御レジスタ（第８図）の
説明〕 第８図では、第７図の出力バツフア・ステージ
の１つ、L1レジスタ・ステージの１つおよびL2
レジスタ・ステージの１つの内部構成が詳細に示
されている。特に、第８図では、PLA出力バツ
フア３２のビツト１のバツフア・ステージ１４０
ａ、L1レジスタ３５ａのビツト１のレジスタ・
ステージ１４４ａ、およびL2レジスタ３５ｂの
ビツト１のレジスタ・ステージ１４５ａの内部構
成が詳細に示されている。また、第８図では、他
の２つのPLA出力バツフア３３および３４のビ
ツト１のバツフア・ステージ１４１ａおよび１４
２ａがブロツクで示され、ビツト１のバス・ライ
ン１４３ａに接続されている。更に、第８図で
は、第１サイクルPLA２４を経由する各種の可
能な“信号”経路の１つが詳細に示されている。
第１サイクルPLA２４を経由するこの信号経路
に関連する回路素子には、対照のため、第５図の
PLAの対応する回路素子に使用されているもの
と同じ参照番号が与えられている。第１サイクル
PLA２４の代表的な信号経路を示すことによつ
て、PLA内部タイミングとバツフア・ステージ
１４０ａ、レジスタ・ステージ１４４ａおよび１
４５ａのタイミングとを相関することができる。 第８図に示すように、バツフア・ステージ１４
０ａによつて出力ライン１３５ａ（第１サイクル
PLA２４内では参照番号７４で示されている）
がバス・ライン１４３ａで表わされる信号転送ラ
インに接続される。バツフア・ステージ１４０ａ
は、ICチツプ上に形成され、各々が第１および
第２の電流端子と、そのゲート端子で示されてい
る制御端子を有する第１および第２のトランジス
タ１５０および１５１を含む。第２のトランジス
タ１５１の制御すなわちゲート端子は第１サイク
ルPLA２４の出力ライン１３５ａに接続される。
更に、バツフア・ステージ１４０ａはICチツプ
上に形成され、第１のトランジスタ１５０の第１
の電流端子（ドレイン端子）を第１の電圧供給点
＋Ｖに接続する回路導体を含む。また、これらの
回路導体は第１のトランジスタ１５０の第２の電
流端子（ソース端子）を第２のトランジスタ１５
１の第１の電流端子（ドレイン端子）に接続す
る。更に、これらの回路導体は第２のトランジス
タ１５１の第２の電流端子（ソース端子）を接地
で示されている第２の電圧供給点に接続する。 更に、バツフア・ステージ１４０ａは、ICチ
ツプ上に形成され、各々が第１および第２の電流
端子と、そのゲート端子で示されている制御端子
を有する第３および第４のトランジスタ１５２お
よび１５３を含む。また、バツフア・ステージ１
４０ａは、ICチツプ上に形成され、第３のトラ
ンジスタ１５２の第１の電流端子（ドレイン端
子）をバス・ライン１４３ａで示されている信号
転送ラインに接続する回路導体を含む。更に、こ
れらの回路導体は第３のトランジスタ１５２の第
２の電流端子（ソース端子）を第４のトランジス
タ１５３の第１の電流端子（ドレイン端子）に接
続する。また、これらの回路導体は第４のトラン
ジスタ１５３の第２の電流端子（ソース端子）を
接地で示されている第２の電圧供給点に接続す
る。 更に、バツフア・ステージ１４０ａはICチツ
プ上に形成され、第３および第４のトランジスタ
１５２および１５３の一方の制御端子、この場合
は第４のトランジスタ１５３のゲート端子を、第
１および第２のトランジスタ１５０および１５１
の接続点１５４に接続する回路導体を含む。ま
た、バツフア・ステージ１４０ａはタイミング・
パルスを第１のトランジスタ１５０の制御（ゲー
ト）端子に供給する回路を含む。この回路は、第
１サイクルPLA２４の内部タイミング・パルス
Ｃ４のソースに接続されている導体１５５を含
む。更に、バツフア・ステージ１４０ａは、第３
および第４のトランジスタ１５２および１５３の
他方の制御（ゲート）端子、この場合は第３のト
ランジスタ１５２の制御（ゲート）端子に、スト
ローブ・パルスを供給する回路を含む。この回路
は第１サイクルPLA２４のストローブ信号ライ
ンＳ１に接続されている導体１５６を含む。 レジスタ・ステージ１４４ａはダイナミツク・
レジスタ・ステージである。レジスタ・ステージ
１４４ａは、ドレイン端子が導体１６１を介し
て、バス・ライン１４３ａに接続され、ソース端
子が導体１６２を介してレジスタ・ステージ１４
５ａの入力回路に接続されているバス・トランジ
スタ（トランジスタ１６０）を含む。トランジス
タ１６０は導体１６３を介してそのゲート端子に
供給されるＡクロツク・パルスによつて定期的に
導電状態になる。Ａクロツク・パルスが存在しな
いとき、トランジスタ１６０は非導電状態であ
り、導体１６２をバス・ライン１４３ａから分離
する。 トランジスタ１６０が非導電状態のとき、導体
１６２の固有容量は導体１６２上の信号値を記憶
する作用がある。従つて、レジスタ・ステージ１
４５がロードされるＢクロツク・パルスの期間
に、レジスタ・ステージ１４５ａの入力回路に駆
動信号が供給される。トランジスタ１６０が導電
状態のとき、導体１６２上の信号値はバス・ライ
ン１４３ａ上の信号値に追随する。バス・ライン
１４３ａの固有容量は導体１６２の固有容量より
もかなり大きい。本発明の代表的な実施例では、
バス・ライン１４３ａのようなPLAバス・ライ
ンは5pF（ピコフアラツド）のオーダの容量を有
し、導体１６２は、0.15pFのオーダの容量を有す
る。従つて、バス・ライン１４３ａの固有容量は
導体１６２の固有容量の約33倍である。よつて、
トランジスタ１６０が導電状態のとき、導体１６
２はバス・ライン１４３ａの信号レベルの変化に
極めて迅速に応答できる。 バス・ライン１４３ａの固有容量は、ある点で
レジスタ・ステージ１４５ａに有効な記憶素子を
提供する。特に、クロツク発生装置１５の動作が
短かい期間停止た場合、バス・ライン１４３ａの
固有容量はバス・ライン１４３ａ上の信号レベル
を記憶する作用があり、それによつて、クロツク
発生装置１５の動作が再開されたとき、バス・ラ
イン１４３ａ上に有効な信号値が依然として存在
している。バス・ライン１４３ａの固有容量は前
記信号値のひどい劣化を伴なわずに数ミリ秒の範
囲内で信号値を保持できる。CPUのクロツク発
生装置の瞬間的停止は、あるタイプのデータ・プ
ロセツサ、例えば主記憶装置のタイミング信号が
別個のクロツク・ソースが得られるようなデー
タ・プロセツサで発生することができる。 レジスタ・ステージ１４４ａに含まれたPLA
バス・ライン予備充電回路は、ドレイン端子が電
圧ソース＋Ｖに接続され、ソース端子が導体１６
１を介してバス・ライン１４３ａに接続されてい
るソース・ホロワ・トランジスタ（トランジスタ
１６４）で示されている。トランジスタ１６４
は、導体１６５を介してそのゲート端子に供給さ
れるＢクロツク・パルスによつて定期的に導電状
態になる。トランジスタ１６４が導電状態のと
き、電圧ソース＋Ｖによつてバス・ライン１４３
ａは高いレベル（＋Ｖから導電時のトランジスタ
１６４の電圧降下を減じた値にほぼ等しい）に充
電される。Ｂブロツク・パルスが存在しないと
き、トランジスタ１６４は非導電状態であり、バ
ス・ライン１４３ａは電圧ソース＋Ｖから分離さ
れる。 トランジスタ１６４で示される予備充電回路は
レジスタ・ステージ１４４ａ内に所在する必要は
なく、唯一の要求事項は予備充電回路がバス・ラ
イン１４３ａに接続されことである。よりコンパ
クトなICの場合には、予備充電回路がL1レジス
タ３５ａのレジスタ・ステージの外に位置するこ
とありうる。 レジスタ・ステージ１４５ａはスタテイツク・
レジスタ・ステージである。レジスタ・ステージ
１４５ａの中枢はトランジスタ１７０，１７１，
１７２および１７３を含む双安定回路である。ト
ランジスタ１７１および１７３のいずれか一方ま
たは他方が任意の与えられた瞬間に導電状態であ
り、導電状態にある特定の１つが、レジスタ・ス
テージ１４５ａによつて記憶されている２進値を
表わすように作用する。前に説明したように、バ
ス・ライン１４３ａは負の動作ロジツクを用いて
おり、バス・ライン１４３ａ上の低いレベルが論
理値“１”を表わす。レジスタ・ステージ１４５
ａがバス・ライン１４３ａからの論理値“１”を
記憶している場合、トランジスタ１７１が導電状
態であり、トランジスタ１７３は非導電状態であ
る。これに対して、バス・ライン１４３ａからの
論理値“０”（高いレベル）を記憶している場合、
トランジスタ１７３が導電状態であり、トランジ
スタ１７１は非導電状態である。 トランジスタ１７１および１７３はエンハンス
メント形MOSFETトランジスタであり、トラン
ジスタ１７０および１７２はデプリーシヨン形
MOSFETトランジスタである。デプリーシヨン
形トランジスタ１７０および１７２のソース端子
は、それぞれのゲート端子に接続され、所要のプ
ルアツプ動作を与える。トランジスタ１７１のド
レイン端子とトランジスタ１７３のゲート端子の
相互接続およびトランジスタ１７３のドレイン端
子とトランジスタ１７１のゲート端子の相互接続
によつて所要の双安定動作が得られる。 レジスタ・ステージ１４４ａからの出力の導体
１６２はトランジスタ１７４および１７５から成
るインバータ回路の入力に接続される。トランジ
スタ１７４はデプリーシヨン形トランジスタであ
り、トランジスタ１７５はエンハンスメント形ト
ランジスタである。トランジスタ１７４のソース
はそのゲートに接続され、所要のプルアツプ動作
が得られる。トランジスタ１７４および１７５の
接続点はトランジスタ１７６および１７７で形成
するNAND回路の第１の入力を駆動する。すな
わち、この接続点はトランジスタ１７６のゲート
端子に接続される。このNAND回路の第２の入
力はトランジスタ１７７のゲート端子で示されて
いる。このゲート端子は導体１７８を介してＢク
ロツク・パルスのラインに接続され、レジスタ・
ステージ１４５ａのロードを制御する。また、レ
ジスタ・ステージ１４４ａの出力の導体１６２は
トランジスタ１７９および１７７で形成する
NAND回路の第１の入力に接続され、この
NAND回路の第２の入力はトランジスタ１７７
のゲート端子であり、導体１７８によつてＢクロ
ツク・パルスのラインに接続されている。 Ｂクロツク・パルスを受取る導体１７８がアク
テイブ（高いレベル）のとき、レジスタ・ステー
ジ１４５ａはレジスタ・ステージ１４４ａの出力
の導体１６２に現われるのと同じ論理値にセツト
され、この論理値はバス・ライン１４３ａに現わ
れる論理値と同じ値である。Ｂクロツク・パルス
の導体１７８が非アクテイブになると、この論理
値はレジスタ・ステージ１４５ａによつて記憶さ
れる。 例えば、導体１６２が低い電圧レベル（論理値
“１”にあるものとすれば、この低いレベルはト
ランジスタ１７５で反転され、トランジスタ１７
６のゲートに高い電圧値を与える。同時に、導体
１６２の低い電圧レベルはトランジスタ１７９の
ゲート端子に供給される。導体１７８が正のＢク
ロツク・パルスが現われている間にアクテイブに
なると、トランジスタ１７７は導電状態になり、
トランジスタ１７６はそのゲートの高いレベルに
よつて導電状態になる。これによつて、接続点１
８０からトランジスタ１７６および１７７を介し
て接地に至る電流経路が形成され、接続点１８０
は低い電圧レベルになる。接続点１８０の低い電
圧レベルによつて、双安定回路のトランジスタ１
７３は、それが導電状態であつた場合に、非導電
状態になる。同時に、トランジスタ１７９はその
ゲートの低い電圧レベルによつて非導電状態にな
る。トランジスタ１７３および１７９がオフの状
態になると、接続点１８１に高い電圧レベルが生
じる。この高い電圧レベルは双安定回路のトラン
ジスタ１７１のゲートに供給され、トランジスタ
１７１は、導電状態でなかつた場合に、導電状態
になる。 導体１７８上のＢクロツク・パルスが終了する
と、トランジスタ１７７は非導電状態になり、双
安定回路のトランジスタ１７１および１７３は、
導体１６２上の信号によつて影響されないように
分離される。トランジスタ１７７が非導電状態に
なる直前に存在していた論理状態は双安定回路の
トランジスタ１７１および１７３の相互結合によ
つて保持される。前記の例では、この論理値はバ
ス・ライン１４３ａ上の論理値“１”に対応し、
トランジスタ１７１の導電状態、トランジスタ１
７３の非導電状態によつて表わされる。 同様に、導体１７８上にＢクロツク・パルスが
表われている間に、導体１６２が高いレベル（バ
ス・ライン１４３ａ上の論理値“０”）であつた
場合、双安定回路のトランジスタ１７１および１
７３はバス・ライン１４３ａの論理状態“０”を
表わすようにセツトされる。これはトランジスタ
１７３の導電状態、トランジスタ１７１の非導電
状態によつて表わされる。 レジスタ・ステージ１４５ａの出力ライン１４
６および１４７はそれぞれ双安定回路の接続点１
８１および１８０に接続される。これらの出力ラ
イン１４６および１４７は第７図に示すようにＡ
デコーダ３７に接続される。出力ライン１４６お
よび１４７のどちらかが“真”のラインで、どち
らが“補数”のラインに指定されるかは、Ａデコ
ーダ３７で正論理または負論理のいずれが使用さ
れるかによる。正論理が使用される場合には、Ａ
デコーダ３７で、高いレベルが論理値“１”を表
わし、低いレベルが“０”を表わす。この場合、
出力ライン１４６が“真”のラインに指定され、
出力ライン１４７が“補数”のラインに指定され
る。勿論、これはバス・ライン１４３ａで使用さ
れた論理と反対の論理を表わす。 次に、バツフア・ステージ１４０ａの動作につ
いて説明する。第１サイクルPLA２４の内部タ
イミング・パルスＣ３が現われている間、ORア
レイ６３の出力ライン７４はトランジスタ１２２
を介して無条件に高いレベルに予備充電され、バ
ツフア・ステージ１４０ａのトランジスタ１５１
が導電状態になる。これによつて、トランジスタ
１５３はゲートが低いレベルになり、非導電状態
に保持される。同じＣ３の間にバス・ライン１４
３ａはレジスタ・ステージ１４４ａのトランジス
タ１６４を介して高いレベルに予備充電される。 第１サイクルPLA２４の内部タイミング・パ
ルスＣ４が現われている間に、有効化回路のトラ
ンジスタ１２６が導電状態になつて出力ライン７
４は有効化される。このＣ４の間に、第１サイク
ルPLA２４のANDアレイ６２からのプロダク
ト・ライン６４によつて駆動されるORアレイ６
３のトランジスタ１１６および１２０の状態に応
じて、出力ライン７４が低いレベルに放電を開始
することがある。トランジスタ１１６および１２
０のどちらかがＣ４の間に導電状態である場合に
は、出力ライン７４は放電され、そうでない場合
には、出力ライン７４は予備充電された高いレベ
ルのままである。 出力ライン７４がＣ４で有効化されている間
に、バツフア・ステージ１４０ａのトランジスタ
１５０のゲートはＣ４のパルスによつてアクテイ
ブになる。タイミング・パルスＣ４の最初でトラ
ンジスタ１５１は常に導電を開始するから、トラ
ンジスタ１５３のゲートは常に低いレベルで始ま
り、出力ライン７４が低いレベルに放電されない
限り、低いレベルを保持する。これに関連して、
トランジスタ１５０および１５１は、両者が同時
に導電状態になり、第２のトランジスタ１５１が
トランジスタ１５３のゲート端子の電圧レベルを
制御するように整合されている。従つて、出力ラ
イン７４がＣ４の間に放電されない場合、トラン
ジスタ１５０および１５１の両者が導電状態であ
つても、トランジスタ１５３は非導電状態を保持
する。これに対して、出力ライン７４がＣ４の間
に低いレベルに放電される場合、トランジスタ１
５１は非導電状態になり、トランジスタ１５３は
ゲートが高いレベルになつて導電状態になる。 第１サイクルPLA２４がPLA出力バス３６を
駆動するように選択されている場合、ストロー
ブ・パルスＳ１が第１サイクルPLA２４を有効
化する、ほぼＣ４の間にＳ１ストローブ・ライン
を介してトランジスタ１５２のゲート端子に供給
される。“ほぼ”と表現するのは、PLA内部タイ
ミング・パルスＣ４とストローブ・パルスＳ１の
間の調整ずれがありうるからである。また、スト
ローブ・パルスＳ１が現われている間にトランジ
スタ１５３が導電状態（出力ライン７４が放電さ
れて）である場合、バス・ライン１４３ａは直列
接続されたトランジスタ１５２および１５３を介
して接地され放電される。これに対して、Ｃ４の
間に出力ライン７４が高いレベルにある場合、ト
ランジスタ１５３は非導電状態のままで、このＣ
４の間にストローブ・パルスＳ１が現われても、
バス・ライン１４３ａの放電は生じない。その場
合、バス・ライン１４３ａは予備充電された高い
電位のままである。従つて、いずれの場合にも、
バス・ライン１４３ａ上の有効化された信号レベ
ルは出力ライン７４上の有効化された信号レベル
と同じである。出力ライン７４が高いレベルであ
れば、バス・ライン１４３ａも高いレベルであ
る。出力ライン７４が放電される場合、バス・ラ
イン１４３ａも放電される（もちろん、Ｃ４の間
にストローブ・パルスＳ１があるものとして）。 出力ライン７４を有効化するＣ４の間に現われ
るＡクロツク・パルスによつて、バス・ライン１
４３ａ上の信号レベルはレジスタ・ステージ１４
４ａにロードされる。このように、第１サイクル
PLAがストローブ・パルスＳ１によつて選択さ
れているものとすれば、出力ライン７４は有効化
され、バツフア・ステージ１４０ａのトランジス
タ１５０および１５１ならびにレジスタ・ステー
ジ１４４ａのトランジスタ１６０は同一のＣ４の
タイミング期間に導電状態になる。前に説明した
ように、バス・ライン１４３ａは前のＣ３のタイ
ミング期間に予備充電される。 バツフア・ステージ１４０ａのトランジスタ１
５１は常にＣ４のタイミング期間の最初に導電状
態になるから、トランジスタ１５３のゲートは常
に、出力ライン７４が低いレベルに放電されるま
で、低いレベルに保持される。これによつて、Ｃ
４の期間の最初にバス・ライン１４３ａが誤つて
放電されることはない。また、これによつて、ス
トローブ・パルスＳ１とタイミング・パルスＣ４
の間の調整ずれに対するバツフア・ステージ１４
０ａの感受性がなくなる。２つの事象の発生、す
なわちストローブ・パルスＳ１が出現し出力ライ
ン７４が放電するまで、バス・ライン１４３ａは
影響を受けない。このように、バツフア・ステー
ジ１４０ａの構成はバス・ライン１４３ａの確実
な出力を保証する。 PLAのバス・ラインの信号の有効化が２つの
接地されたソースMOSFET装置、すなわち
MOSFETトランジスタ１５２および１５３によ
る純粋な容量記憶素子（バス・ラインの固有容
量）の放電から成るので、このPLAバス結合機
構は非常にすぐれた過渡動作を提供する。この配
列は極めて高速な放電動作を行なう。 更に、このPLA出力バス結合機構の利点とし
て、バツフア・ステージ１４０ａの消費電力が最
小になる。１つには、出力ライン７４が低いレベ
ルのとき、バツフア・ステージ１４０ａでは直流
電力は消費されない。また、出力ラインが高いレ
ベルのときでも、トランジスタ１５０のゲートに
タイミング・パルスＣ４が現われる期間でのみバ
ツフア・ステージ１４０ａで直流電力が消費され
る。この期間は、タイミング・パルスＣ４の期間
が全期間の25％よりもいくらか少ないから、せい
ぜい全期間の25％よりもいくらか少ない。制御装
置１４ではこのようなバツフア・ステージが多数
使用されるから、消費電力の節減はかなり重要で
ある。 第３図に示すPLA出力バツフア３２，３３，
３４，４０，４１および４２の各々における個々
のバツフア・ステージは、第８図に示すバツフ
ア・ステージ１４０ａと同じ構成である。Ｌ１レ
ジスタ３５ａおよび４３ａの各々における個々の
レジスタ・ステージは第８図に示すレジスタ・ス
テージ１４４ａと同じ構成である。Ｌ２レジスタ
３５ｂおよび４３ｂの各々における個々のレジス
タ・ステージは第８図に示すレジスタ・ステージ
１４５ａと同じ構成である。 〔制御装置（第９図）の説明〕 第９図では、本発明に従つて構成されたデイジ
タル制御システムすなわち制御装置の第２実施例
の機能ブロツク図が示されている。第９図の制御
装置は第１図のデータ・プロセツサの制御装置１
４として使用することができる。第９図の制御装
置は第３図の制御装置に比し、構成および動作は
大体同じであるが、主要な相違は第９図の制御装
置はより多数のPLAを使用していることである。
関連する相違点は下記の説明で示す。第９図に示
す構成のすべては、恐らくはクロツク発生装置１
５の一部または全部を除いて、１つの同じLSIチ
ツプ上に形成される。 第９図の制御装置は、PLA機構の第１および
第２のセツトを含み、各々のPLA機構は実行さ
れるプロセツサ命令に応答し、前記命令を実行す
るのに必要な少なくとも１つのマイクロワードを
生成する。PLA機構の第１のセツトは第１サイ
クルPLA２０１、有効アドレス・デコードPLA
２０２および２０３ならびに実行デコードPLA
２０４および２０５を含む。簡略化のため、これ
らのPLAはそれぞれ、頭字語でP1、PAA、
PAC、PXAおよびPXCと呼ばれる。PLA機構の
第２のセツトは第２サイクルPLA２０６、有効
アドレスデコードPLA２０７および２０８なら
びに実行デコードPLA２０９および２１０を含
む。同様に、これらのPLAはそれぞれ頭字語で
P2、PAB、PAD、PXBおよびPXDと呼ばれる。 これらのPLA２０１乃至２１０はダイナミツ
クすなわちクロツクPLAで、それぞれ第５図に
示されたPLAと一般的に同じ構成であり、その
内部動作を制御する内部クロツク・パルスＣ１，
Ｃ２，Ｃ３およびＣ４を用いる。 更に、第９図の制御装置は第１および第２の制
御機構を含み、それぞれがPLA機構の第１およ
び第２のセツトからマイクロワードを受取り、
各々のマイクロワードに対し、データ・プロセツ
サの動作を制御する少なくとも１つの制御点信号
を生成する。第１の制御機構はＡ―L1制御レジ
スタ２１１、Ａ―L2制御レジスタ２１２および
Ａデコーダ２１３を含み、PLA２０１乃至２０
５の第１セツトから第1PLA出力バス２１４を介
してマイクロワードを受取る。第２の制御機構は
Ｂ―L1制御レジスタ２１５、Ｂ―L2制御レジス
タ２１６およびＢデコーダ２１７を含み、PLA
２０６乃至２１０の第２のセツトから第2PLA出
力バス２１８を介してマイクロワードを受取る。 また、第９図の制御装置は第１のマルチプレツ
クス回路を含み、第１セツトのPLA２０１〜２
０５の異なる１つから第１の制御機構（２１１〜
２１３）へマイクロワードを１回に１つ転送す
る。第１のマルチプレツクス回路は複数の選択動
作可能な出力バツフアとして動作するゲート群２
２１〜２２５を含み、それぞれのPLA２０１乃
至２０５の出力を第1PLA出力バス２１４を介し
てＡ―L1制御レジスタ２１１の入力に個々に結
合する。これらのバツフアすなわちゲート群２２
１〜２２５は、Ａデコーダ２１３の出力から得ら
れたPLAストローブS1、SAA、SAC、SXAおよ
びSXCのそれぞれによつて選択、イネーブルさ
れる。ストローブ信号ラインＳ１、SAA、SAC、
SXAおよびSXCの中の１つだけが与えられたマ
イクロワード・サイクルの間にアクテイブ化され
る。アクテイブ化される特定のストローブ・ライ
ンはＡ―L2制御レジスタ２１２に駐在するマイ
クロワードのPLAストローブ・フイールドのコ
ーデイングによつて決定される。 更に、第９図の制御装置は第２のマルチプレツ
クス回路を含み、第２セツトのPLA２０６〜２
１０の異なる１つから第２の制御機構２１５〜２
１７へマイクロワードを１回に１つ転送する。第
２のマルチプレツクス回路は複数の選択動作可能
な出力バツフアとして動作するゲート群２２６〜
２３０を含み、それぞれのPLA２０６〜２１０
の出力を第2PLA出力バス２１８を介してＢ―L1
制御レジスタ２１５の入力に個々に結合する。こ
れらのバツフアすなわちゲート群２２６〜２３０
は、Ｂデコーダ２１７の出力から得られたPLA
出力ストローブS2、SAB、SAD、SXBおよび
SXDのそれぞれによつて選択、イネーブルされ
る。ストローブ信号ラインS2、SAB、SAD、
SXBおよびSXDの中の１つだけが与えられたマ
イクロワード・サイクルの間にアクテイブ化され
る。アクテイブ化される特定のストローブ・ライ
ンは、その特定の制御サイクルでＢ―L2制御レ
ジスタ２１６に駐在するマイクロワードのPLA
ストローブ・フイールドのコーデイングによつて
決定される。 更に、第９図の制御システムは第３のマルチプ
レツクス回路を含み、第１制御機構２１１〜２１
３によつて生成された制御点信号を、第２制御機
構２１５〜２１７によつて生成された制御点信号
とインタリーブし、それによつてこれらの２つの
制御機構はデータ・プロセツサの動作の制御を交
互に行なうことができる。第３のマルチプレツク
ス回路はＡデコーダに対する複数ステージのＡゲ
ート群２３１およびＢデコーダ２１７に対する複
数ステージのＢゲート群２３２を含む。Ａゲート
群２３１はクロツク発生装置１５からの正のＡク
ロツク・パルスによつて周期的にイネーブルさ
れ、Ｂゲート群２３２はクロツク発生装置１５か
らの正のＢクロツク・パルスによつて周期的にイ
ネーブルされる。従つて、Ａデコーダ２１３から
の制御点信号はＡクロツク・パルスの期間にデー
タ・プロセツサを制御し、Ｂデコーダ２１７から
の制御点信号はＢクロツク・パルスの期間にデー
タ・プロセツサを制御する。このように、２つの
デコーダ２１３および２１７からの制御点信号は
データ・プロセツサを交互に制御するようにイン
タリーブされる。 第３図の実施例のように、第１および第２サイ
クルPLA２０１および２０６は第１図のデー
タ・プロセツサの命令レジスタ２０から直接に駆
動されるので、新しいプロセツサ命令に極めて迅
速に応答できる。これに対して４つの有効アドレ
ス・デコードPLA２０２，２０３，２０７およ
び２０８は、有効アドレス・エンコードPLA２
３３およびレジスタ２３４を介して、プロセツサ
命令に従属する入力を受取る。簡略化のため、有
効アドレス・エンコードPLA２３３はスタテイ
ツクPLAであるものとする。バス２１を介して
受取つたプロセツサ命令に応答して、有効アドレ
ス・エンコードPLA２３３は、バス２１を介し
て有効アドレス・エンコードPLA２３３の入力
に供給された、プロセツサ命令が有するよりも少
ないビツト数を有する命令識別（ID）番号を生
成する。この命令ID番号はＢデコーダ２１７の
出力から適当な瞬間に得られた再開始パルスＳ０
によつてレジスタ２３４にロードされる。レジス
タ２３４の命令ID番号は、有効アドレス・デコ
ードPLA２０２，２０３，２０７および２０８
の各々にあるANDアレイ部分の入力の第１のセ
ツトに並列に供給される。 有効アドレス・シーケンス・カウンタ２３５お
よびレジスタ２３６は有効アドレス・デコード
PLA２０２，２０３，２０７および２０８の
ANDアレイ部分の入力の第２のセツトに番号信
号のシーケンスを供給する。有効アドレス・シー
ケンス・カウンタ２３５はレジスタ２３４に加え
られた同じ再開始パルスＳ０によつて０にリセツ
トされる。有効アドレス・デコードPLAから必
要とされるマイクロワード数に応じて、有効アド
レス・シーケンス・カウンタ２３５はＢデコーダ
２１７から得られたストローブ・パルスSABに
よつて１回またはそれよりも多くの回にわたつて
増分される。有効アドレス・シーケンス・カウン
タ２３５のシーケンス・カウント値は有効アドレ
ス・デコードPLA２０２および２０７の入力の
第２のセツトに直接供給され、他の２つの有効ア
ドレス・デコードPLA２０３および２０８の入
力の第２のセツトに対しては、レジスタ２３６を
介して供給される。レジスタ２３６は再開始パル
スＳ０によつて０にリセツトされ、Ａデコーダ２
１３から得られたストローブ・パルスSACによ
つて有効アドレス・シーケンス・カウンタ２３５
からのシーケンス・カウント値がレジスタ２３６
にロードされる。 ４つの実行デコードPLA２０４，２０５，２
０９および２１０は同様に、実行エンコード
PLA２３７および実行シーケンス・カウンタ２
３８によつて駆動される。実行エンコードPLA
２３７によつて命令ID番号が生成され、再開始
パルスＳ０によつてレジスタ２３９にロードされ
る。この命令ID番号は実行デコードPLA２０４，
２０５，２０９および２１０の各々の第１の入力
に供給される。実行シーケンス・カウンタ２３８
は再開始パルスＳ０によつて０にリセツトされ、
Ｂデコーダ２１７から得られるストローブ・パル
スSXBによつて１回またはそれよりも多くの回
にわたつて増分される。実行シーケンス・カウン
タ２３８のシーケンス・カウント値は実行デコー
ドPLA２０４および２０９の第２の入力に直接
に供給されるとともに、レジスタ２４０を介して
他の２つの実行デコードPLA２０５および２１
０の第２の入力に供給される。本実施例において
も、実行エンコードPLA２３７はスタテイツク
PLAであるものとする。 それぞれのダイナミツクPLA２０１〜２１０
の各々の内部タイミング・パルスＣ１，Ｃ２，Ｃ
３およびＣ４はPLAクロツク・ロジツク２４２
で生成されたPLAクロツク信号PC１〜PC１６か
ら得られる。PLAクロツク信号PC１〜PC１６の
中の特定の４つの信号から成るセツトが第３表に
示すようにPLA２０１〜２１０の各々に供給さ
れる。第３表で、例えば、第１サイクルPLA（Ｐ
１）はPLAクロツク信号PC１〜PC４を受取る。
PLAクロツク信号PC１乃至PC４はそれぞれ、Ｐ
１で必要な内部タイミング信号Ｃ１乃至Ｃ４を供
給する。 PLAクロツク・ロジツク２４２は各種のPLA
出力ストロープS1、S2、SAA、SAB、SAC、
SAD、SXA、SXB、SXCおよびSXDを入力信号
として受取り、更に、クロツク発生装置１５から
の正のＡおよびＢクロツク・パルスならびにＢデ
コーダ２１７からの再開始パルスＳ０を入力信号
として受取る。PLAクロツク・ロジツク２４２
はこれらの入力信号を使用する各種の組合せ論理
回路を含み、PLAクロツク信号PC１〜PC１６を
生成する。PLAクロツク信号PC１〜PC１６の
各々を生成するPLAクロツク・ロジツク２４２
の内部における組合せ論理が第４表に示されてい
る。第４表で、“ドツト”記号はANDを表わし、
“＋”記号はORを表わす。第９図の実施例の
PLAクロツク信号PC１〜PC９は第３図の実施例
のPLAクロツク信号PC１〜PC９の生成と同様の
方法で生成される。 第１０図は、第１図の命令レジスタ２０に駐在
するプロセツサ命令の各々に対し、第９図の制御
装置で生成される制御ワードすなわちマイクロワ
ード・シーケンスの全体の姿を表わす。第１０図
における各々のブロツクはマイクロワードを表わ
す。ブロツク内の頭字語はそのマイクロワードが
得られたPLA２０１乃至２１０の特定の１つの
頭字語と一致する。各々のプロセツサ命令の第１
および第２のマイクロワードＰ１およびＰ２はそ
れぞれ、第１および第２サイクル制御PLA２０
１および２０６によつて与えられる。その後のマ
イクロワードPAA、PAB、PAC、PAD、PAA、
PAB、………は有効アドレス・デコードPLA２
０２，２０３，２０７および２０９によつて与え
られる。一般に、有効アドレス・マイクロワード
は操作される単数または複数のオペランドに対す
る有効アドレスの計算を実行し、前記オペランド
を主記憶装置１２から取出すのに使用される。 有効アドレスを計算するマイクロワード・シー
ケンスの完了に続いて、実行デコードPLA２０
４，２０５，２０９および２１０が動作し、“実
行”マイクロワードPXA、PXB、PXC、PXD、
PXA、PXB、………のシーケンスを生成する。
これらのマイクロワードは一般に、プロセツサ命
令を“実行”する、言い換えれば所要のオペラン
ドの操作すなわちプロセツサ命令によつて要求さ
れた操作を実行するように作用する。オペランド
操作後、最後のいくつかの“実行”マイクロワー
ドが段取り作業を実行するのに使用されることが
ある。段取り作業は全マイクロワード・シーケン
スを完了し、次のプロセツサ命令に備えるのに実
施を必要とすることがある。 一般に、シーケンス全体の有効アドレス部分の
正確なマイクロワード数はプロセツサ命令ごとに
異なる。同様に、シーケンス全体の実行部分の正
確なマイクロワード数もプロセツサ命令ごとに異
なる。有効アドレス・セグメントのＡデコーダ２
１３を駆動する最後のマイクロワード、第１０図
ではマイクロワード２４５はPLAストローブ
SXAを生成し、Ａデコーダ２１３の次のマイク
ロワードのソースであるPXA（実行デコードPLA
２０４）を選択する。同様に、有効アドレス・セ
グメントのＢデコーダ２１７を駆動する最後のマ
イクロワード、第１０図ではマイクロワード２４
６はPLAストローブSXBを生成し、Ｂデコーダ
２１７に次のマイクロワードを供給するPXB（実
行デコードPLA２０９）を選択する。これによ
つて、マイクロワード・シーケンスの有効アドレ
ス・セグメントから実行セグメントへの切換が行
なわれる。その後、実行セグメントの最後の２つ
のマイクロワードまでは、各々の実行デコード
PLAからのマイクロワードはPLAストローブを
生成し、生成されたPLAストローブはそれぞれ
の制御レジスタおよびデコーダ機構に対してマイ
クロワードを供給する次の実行デコードPLAを
選択する。実行セグメントの最後のＡデコーダ・
マイクロワード、第１０図ではマイクロワード２
４７はPLAストローブＳ１を生成し、Ｐ１（第
１サイクルPLA２０１）を選択する。同様に、
実行セグメントの最後のＢデコーダ・マイクロワ
ード、第１０図ではマイクロワード２４８は
PLAストローブＳ２を生成し、Ｐ２（第２サイ
クルPLA２０６）を選択する。このように、現
在のプロセツサ命令の最後の２つのマイクロワー
ドが、次に実行されるプロセツサ命令の最初の２
つのマイクロワードのソースを選択する。 有効アドレス・マイクロワードと実行マイクロ
ワードによつて与えられたプロセツサ制御動作の
間の差異は極立つたものではない。例えば、ある
プロセツサ命令において、有効アドレスを計算す
るマイクロワードのあるものは実際には実行機能
と分類する方がより適切な機能を実行することが
ある。他のケースでは、実行マイクロワードのあ
るものは有効アドレス機能と分類する方がより適
切な機能を実行することがある。厳密な機能分類
を固守しないのは、アドレスおよび実行デコード
PLAのすべてが大体同じ物理的な大きさを有す
るようにマイクロワードを均一に分布するためで
ある。これによつて、これらのPLAのどれをと
つても、大きさが他のPLAよりもずつと大きく
なることはない。 〔再開始およびリフレツシユ回路（第１１図）の
説明〕 第１１図では、第９図の制御装置のPLAクロ
ツク・ロジツク２４２とともに使用されることが
ある再開始回路およびリフレツシユ回路が示され
る。ダイナミツクPLA２０１〜２１０の動作を
再開始するためPLAクロツク・ロジツク２４２
に供給される１組の再開始クロツク・パルスRS
１〜RS５を生成するようにアクテイブ化される
“再開始装置”２５０によつて再開始回路は表わ
される。再開始クロツク・パルスRS１〜RS５は
第１２図のタイミング図に示される。これらのパ
ルスの各々はバス２５１の個々の出力ライン上に
生成され、PLAクロツク・ロジツク２４２に送
られる。これらの開始クロツク・パルスの各々は
PLAクロツク・ロジツク２４２にある組合せ論
理回路のそれぞれに供給される。再開始クロツ
ク・パルスRS１〜RS５の各々は、PLAクロツ
ク・パルスPC１〜PC５を生成する５つの組合せ
論理回路のそれぞれに供給される。 再開始回路は入力ライン２５２に再開始信号を
加えることによつてアクテイブ化される。これに
応答して、再開始装置２５０は第１２図に示すよ
うな５個の再開始クロツク・パルスを１組生成す
る。再開始信号によつて、再開始装置２５０にお
けるカウンタがクロツク発生装置１５ａからこの
カウンタに供給されるＡおよびＢクロツク・パル
スのカウントを開始する。再開始装置２５０にお
けるデコーダ回路は前記カウンタの５連続カウン
トに応答し、第１２図に示すように、５再開始ク
ロツク・ラインRS１〜RS５を連続してアクテイ
ブにする。このアクテイブ化は第１２図に示すよ
うにＡおよびＢクロツク・パルスと同期され、再
開始パルスRS１はＢクロツクで現われ、RS２は
Ａクロツクで現われるというように、各々の再開
始パルスはＡクロツクとＢクロツクで交互に現わ
れる。 第４図のタイミング図は第９図の制御装置に対
しても有効であり、再開始パルスRS１はPLAク
ロツク・パルスPC１を生成し、RS２はPC２を
生成する。RS３〜RS５も同様にPC３〜PC５を
それぞれ生成する。第４図の下部に示されている
“PLA内部タイミング”によつて、第９図の第１
および第２サイクルPLA２０１および２０６の
完全な有効化が行なわれる。また、それによつ
て、PAA、PABおよびPAC２０２，２０７およ
び２０３における有効化プロセスが開始される。
これらのPLAはそれぞれ、第４図のAP，BPお
よびCPのPLAに対応する。第１２図においてＴ
１で指定された時間は、第４図においてプロセツ
サ命令のマイクロワード・シーケンスの開始を示
す境界線に対応する。この点から、PLAクロツ
クはマイクロワード自身によつて生成された
PLAストローブ・パルスによつて生成される。 また、再開始装置２５０は第９図の制御装置に
ある制御レジスタ２１１，２１２，２１５および
２１６の各々にライン２５３を介してリセツト信
号を供給し、再開始装置２５０が再開始クロツ
ク・パルスRS１〜RS５を生成している間にPLA
ストローブ・パルスが生成されないように前記制
御レジスタをクリアする。また、再開始パルス
RS４がＰ１（第１サイクルPLA２０１）の出力
のゲート群２２１のストローブ入力端子Ｓ１にラ
イン２５４を介して供給され、ライン２５４はス
トローブ・ラインＳ１とOR結合される。これに
よつて、ゲート群２２１は第１サイクルPLA２
０１の出力（この時点で有効）をＡ―L1制御レ
ジスタ２１１に転送できる。同様に、再開始パル
スRS５もライン２５５を介してＰ２（第２サイ
クルPLA２０６）の出力のゲート群２２６のス
トローブ入力端子Ｓ２に供給される。言い換えれ
ば、ライン２５５はストローブ・ラインＳ２と
OR結合される。これによつて、ゲート群２２６
は第２サイクルPLA２０６の有効出力をＢ―L1
制御レジスタ２１５に転送できる。 再開始装置２５０の入力ライン２５２に加えら
れた再開始信号は、例えば、プロセツサの最初の
開始または診断の為のプロセツサのリセツト等で
通常、データ・プロセツサによつて生成される様
な、所謂“パワーオン・リセツト”信号、または
所謂“システム・リセツト”信号であることがあ
る。“システム・リセツト”型の再開始信号はま
た、フエイルした命令の再試行のために、ハード
ウエア・エラーによつて生じた割込に続いて、デ
ータ・プロセツサによつて生成されることがあ
る。 データ・プロセツサの正常な動作の間は、Ａお
よびＢデコーダ２１３および２１７によつて生成
されたストローブ・パルスＳ１〜SXDによつて
十分にタイミングがとられたPLAクロツク・パ
ルスPC１〜PC１６がそれぞれのダイナミツク
PLA２０１〜２１０に供給され、ダイナミツク
PLAの容量性出力ステージの放電を原因として
マイクロワード・ビツト値が失われたり、損なわ
れたりする問題はない。PLA出力ステージの放
電時定数は十分に長く、制御装置の正常な動作の
間に問題は生じない。 データ・プロセツサの種類によつては、プロセ
ツサの主要なデータ・フロー部分の動作を一時的
に中断させたい場合がある。これは制御装置の動
作を一時的に中断することによつて行なわれる。
このような状況は、例えば、主記憶装置または
Ｉ／Ｏチヤネル装置がメイン・データ・フロー装
置と無関係に、ある動作を実行できるデータ・プ
ロセツサで生じることがある。その場合、主記憶
装置またはＩ／Ｏチヤネル装置が関連動作を完了
するのを待つため、時にはデータ・フロー装置を
一時的に停止させることが望ましい。 第９図の制御装置の動作が中断されていると
き、新しいPLAクロツク・パルスPC１〜PC１６
がダイナミツクPLA２０１〜２１０に供給され
ることはない。このアイドル状態が続く時間が長
すぎる場合（数ミリ秒のオーダー）、ダイナミツ
クPLAの容量性出力ステージは放電し、出力信
号の信頼性は失われる。比較のため、第４図およ
び第１６図に示す基本マイクロワード・サイクル
タイムが、例えば50ナノ秒とすると、１マイクロ
秒は20マイクロワード・サイクルに相当する。 制御装置の動作が、動作の一時的な中断の後に
再開されるとき、中断されたときと同じ点で動作
が再開されることが望ましい。言い換えれば、例
えば、動作が特定のプロセツサ命令のマイクロワ
ード６の終了時に中断された場合、前記命令のマ
イクロワード７で動作が再開されることが望まし
い。そのためには、ダイナミツクPLA２０１〜
２１０の出力の有効性を保持することが必要であ
るから、第１１図のリフレツシユ回路が制御装置
の動作が中断している間アクテイブ状態を保持
し、バーストすなわちリフレツシユ・クロツク信
号のシーケンスがPLAクロツク・ロジツク２４
２に周期的に供給され、ダイナミツクPLA２０
１〜２１０のそれぞれがリフレツシユされる。本
実施例では、このリフレツシユ回路はリフレツシ
ユ・タイムアウト・カウンタ２５６およびリフレ
ツシユ・クロツク・カウンタ／デコーダ２５７を
含む。 データ・プロセツサはライン２５８に“ストツ
プCPU”信号を加えることによつて停止される。
この信号は、マスタCPUクロツク発生装置２６
０の出力に接続されている対のストツプCPUゲ
ート回路２５９にも供給される。装置２５９およ
び２６０は第９図に示すクロツク発生装置１５の
変形であるクロツク発生装置１５ａを構成する。
その変更はストツプCPUゲート回路２５９の付
加である。言い換えれば、第１１図のクロツク発
生装置１５ａは第９図のクロツク発生装置に相当
し、第９図の各種の装置に基本的なＡおよびＢク
ロツク信号を供給する。 ライン２５８上に現われるストツプCPU信号
によつてストツプCPUゲート回路２５９はデイ
スエーブルされる。第９図の制御装置へのＡおよ
びＢクロツク信号の供給はそれによつて停止さ
れ、制御装置１４はその時点で凍結される。すな
わち、制御装置１４の動作は停止され、停止され
た時点で存在していた各種の信号状態は保持され
る。制御装置１４はデータ・フロー装置１１に制
御点信号を与えるから、データ・フロー装置１１
も停止される。 ライン２５８上に現われるストツプCPU信号
によつてリフレツシユ・タイムアウト・カウンタ
２５６は動作を開始し、マスタCPUクロツク発
生装置２６０からのＸおよびＹクロツク・パルス
のカウントを開始する。所定の期間、例えば２マ
イクロ秒の終りで、リフレツシユ・タイムアウ
ト・カウンタ２５６はライン２６１上に出力信号
を生成する。この信号は“開始”信号と呼ばれ
る。 ライン２６１上に開始信号が現われると、リフ
レツシユ・クロツク・カウンタ／デコーダ２５７
の内部動作が開始される。ライン２６１上の開始
信号に応答して、リフレツシユ・クロツク・カウ
ンタ／デコーダ２５７は連続する９個のリフレツ
シユ・クロツク・パルスRF１〜RF９のバースト
を生成する。これらのリフレツシユ・クロツク・
パルスの大体の形態は第１３図に示される。これ
らのパルスの各々の持続期間は、例えば、50ナノ
秒である。これらのパルスはバス２６２の個々の
出力ラインを介してPLAクロツク・ロジツク２
４２に供給され、PLAクロツク・ロジツク２４
２のPLAクロツク出力ラインPC１〜PC１６のそ
れぞれにリフレツシユ・クロツク・パルスを生成
する。また、リフレツシユ・クロツク・カウン
タ／デコーダ２５７はライン２６３を介して
PLAクロツク・ロジツク２４２に“リフレツシ
ユ・ノツト・ビジー”信号を供給し、PLAクロ
ツク・ロジツク２４２の通常はPLAストロー
ブ・パルスＳ１〜SXDに応答する部分をデイス
エーブルする。 第１３図に示すリフレツシユ・クロツク・パル
スRF１〜RF９のセツトが生成された後、リフレ
ツシユ・クロツク・カウンタ／デコーダ２５７は
ライン２６４を介してリフレツシユ・タイムアウ
ト・カウンタ２５６にリセツト信号を供給する。
これによつて、リフレツシユ・タイムアウト・カ
ウンタ２５６はリセツトされ、ライン２５８上に
ストツプCPU信号が依然として存在している場
合に、もう１つの２マイクロ秒の期間のカウント
を開始する。ライン２８上にストツプCPU信号
がアクテイブのままで存在している限り、リフレ
ツシユ・タイムアウト・カウンタ２５６は２マイ
クロ秒の期間のカウントを続行し、各々の２マイ
クロ秒の期間が終るごとに開始信号をライン２６
１上に生成する。このようにして、２マイクロ秒
ごとにリフレツシユ・クロツク・カウンタ／デコ
ーダ２５７はリフレツシユ・クロツク・パルス
RF１〜RF９のバーストを生成する。これらのリ
フレツシユ・クロツク・パルスによつてダイナミ
ツクPLA２０１〜２１０はリフレツシユされる。 ライン２５８上からストツプCPU信号が消え
ると、リフレツシユ・タイムアウト・カウンタ２
５６はデイスエーブルされ、開始信号はリフレツ
シユ・クロツク・カウンタ／デコーダ２５７に供
給されなくなる。また、ライン２５８上からスト
ツプCPU信号が消えると、ストツプCPUゲート
回路はイネーブルされ、ＡおよびＢクロツク信号
の第９図の制御装置への供給を再開する。それに
よつて、第９図の制御装置は通常の動作を再開す
る。 〔PLAクロツク・ロジツク回路（第１４〜２９
図）の説明〕 第１４図乃至第２９図では、第９図および第１
１図のPLAクロツク・ロジツク２４２を構成す
る個々の組合せロジツク回路の構成が詳細に示さ
れる。PLAクロツク・パルス・ラインPC１〜PC
１６の各々に個々の組合せロジツク回路があり、
これらの回路はそれぞれ、第１４図乃至第２９図
に個々に示される。第１４図乃至第２９図の組合
せロジツク回路の動作は極めて自明であり、特に
説明を必要としないが、便宜上第１４図のPC１
の回路の動作について、いくらか詳細な説明を行
なう。 第１４図で、再開始クロツクRS１のライン２
５１ａおよびリフレツシユ・クロツクRF１のラ
イン２６２ａは通常は非アクテイブである。本実
施例では、これはそれらのラインが通常は低い信
号レベルであることを意味する。これに対して、
リフレツシユ・ノツト・ビジーのライン２６３は
通常はアクテイブで高い信号レベルである。第９
図のＢゲート群２３２からのストローブ信号Ｓ０
およびＳ２のラインはそれぞれのインバータ回路
すなわちNOT回路２７０および２７１を介して
AND回路２７２に接続されている。クロツク発
生装置１５ａからのＢクロツク・パルスはライン
２７３を介してAND回路２７２の第３の入力に
供給される。AND回路２７２の出力は第４表に
示すPLAクロツクPC１のクロツク・ロジツク機
能を表わす。このように、ライン２７３上の各々
のＢクロツク・パルスは、ストローブ信号Ｓ０お
よびＳ２がない限り、AND回路２７２の出力に
パルスを生成する。 AND回路２７２の出力に現われたパルスはOR
回路２７４を介してAND回路２７５の第１の入
力に供給される。クロツク発生装置１５ａからの
Ｂクロツクはまた、ライン２７６を介してAND
回路２７５に供給される。“リフレツシユ・ノツ
ト・ビジー”のライン２６３が通常の高い信号レ
ベルにあるものとすると、AND回路２７２の出
力に現われるパルスのセツトに対応するパルスの
セツトがAND回路２７５の出力に生成される。
これらのパルスはOR回路２７７を介してPC１ク
ロツク・ラインに供給され、第３表に示すよう
に、Ｐ１（第１サイクルPLA２０１）のＣ１ク
ロツク端子に供給される通常のPLAクロツク・
パルスPC１を、このラインに与える。 再開始装置２５０がアクテイブの場合、再開始
クロツク・パルスRS１はライン２５１ａ、OR回
路２７４、AND回路２７５およびOR回路２７７
を経てPC１クロツク・ラインに供給される。リ
フレツシユ・クロツク・カウンタ／デコーダ２５
７がアクテイブで、リフレツシユ・クロツク・パ
ルスを生成する動作をしている場合、“リフレツ
シユ・ノツト・ビジー”のライン２６３は低い信
号レベルになる。これによつてAND回路２７５
はデイスエーブルされ、AND回路２７２または
再開始装置２５０によつて生成されたクロツク・
パルスは経路を遮断される。この場合、リフレツ
シユ・パルスRF１は、第１サイクルPLA２０１
のリフレツシユの部分を与えるため、ライン２６
２ａおよびOR回路２７７を介してPC１クロツ
ク・ラインに供給される。 第１５図乃至第２９図のPC２乃至PC１６クロ
ツク回路はそれぞれ、第４表で与えられたPLA
クロツク・ロジツクのそれぞれの部分を実行す
る。再開始クロツク・パルスRS１乃至RS５はそ
れぞれ、第１４図乃至第１８図のPC１乃至PC５
クロツク回路に、かつこれらの回路にのみ供給さ
れる。リフレツシユ・クロツク・パルスRF１乃
至RF９はそれぞれ、第１４乃至第２２図のPC１
乃至PC９クロツク回路に供給される。リフレツ
シユ・クロツク・パルスRF３乃至RF９はまた、
第２３図乃至第２９図のPC１０乃至PC１６クロ
ツク回路にそれぞれ供給される。ライン２６３上
の“リフレツシユ・ノツト・ビジー”信号はPC
１乃至PC１６クロツク回路のすべてに供給され
る。 注意すべき点はPLAクロツク・ロジツク２４
２は組合せロジツク回路のみを含むことである。
当業者には周知のように、第１４図乃至第２９図
で示すANDおよびOR回路の代りに等価的な他の
形式の組合せロジツク回路を用いることがある。 第３図の実施例のPLAクロツク・ロジツク機
構６０は第１４図乃至第２９図に示すのと同様に
構成されることがあるが、いうまでもなく、第３
図の実施例では第１４図乃至第２２図のPC１乃
至PC９の回路のみが使用される。
ル・データ・プロセツサおよびデイジタル制御シ
ステムに使用されるダイナミツク・プログラマブ
ル・ロジツク・アレイのクロツク機構に係る。本
発明は特に複数のダイナミツク・プログラマブ
ル・ロジツク・アレイがオーバラツプされて動作
する場合に有用である。 〔本発明の技術的背景〕 ダイナミツクPLA（プログラマブル・ロジツ
ク・アレイ）はデイジタル・コンピユータおよび
デイジタル制御システムにおいて、より少ない消
費電力とより高いスループツトで、各種の論理的
関係を解決し、かつ各種の製造およびプロセス制
御機能を提供するのに有用である。ダイナミツク
PLAは時には“クロツク”PLAと呼ばれる。ダ
イナミツクPLAが有効な出力を生成するために
は連続するクロツク・パルスのセツトを与える必
要がある。それによつて、前記PLAの入力信号
状態が変るごとに有効出力が得られる。それは時
にはPLA出力の有効性検査と呼ばれる。代表的
な例では、連続する４個のクロツク・パルスが有
効出力を得るのに必要である。 ダイナミツクPLAがアイドル状態（有効性検
査のクロツク・パルスがない）のままである場
合、前記PLAの容量性出力ステージが放電し始
める。このアイドル状態が数マイクロ秒のオーダ
ーの比較的長い期間続く場合、前記PLAの出力
ステージは十分に放電し、出力データの信頼性は
失われる。前記PLA出力の最後の有効性検査か
らの期間が長すぎるようになつた場合、前記
PLA出力をリフレツシユするため前記PLAに連
続クロツク・パルスのセツトを供給することによ
つて、出力データのロスを防ぐことができる。前
記PLAがアイドル状態のままでいる限り、デー
タのロスを防ぐため定期的にリフレツシユしなけ
ればならない。 ダイナミツクPLAのクロツク・パルスのセツ
トを反復生成する直截な方法は、ハードウエア・
カウンタと適切な順次制御回路を使用し有効性検
査またはリフレツシユが必要なときクロツク・パ
ルスのセツトを生成することである。カウンタは
クロツク・パルスのソースから出されるパルス数
をカウントするのに使用され、または代りに、ク
ロツク・パルスのソースが、カウンタの出力に接
続されている適切な解読回路によつてカウンタを
駆動するのに使用され、必要なクロツク・パルス
のセツトを生成する。いずれの場合も、クロツ
ク・パルスのセツトを反復して生成する回路は、
クロツク・パルス生成を開始し停止する手段と、
クロツク・パルス生成をシステムの他の部分の動
作と同期させる手段とを含まなければならない。 複数のダイナミツクPLAを使用することによ
つて、かなりすぐれた性能のデイジタル制御装置
が得られ、その場合、前記PLAの有効性検査の
間隔がオーバラツプされ、単一のPLAの場合よ
りも速いレートで有効なPLA出力信号が生成さ
れる。この場合、複数のダイナミツクPLAの中
の異なるPLAの有効性検査を行なうのに連続ク
ロツク・パルスの複数のセツトが必要になる。一
般に、クロツク・パルスを生成する状態は複数の
PLAのそれぞれによつて異なるので、いくつか
のハードウエア・カウンタを使用する必要があ
り、その各々が開始／停止および同期の問題に関
連する。これらの問題は順次型の回路の特徴であ
る。 ある場合には有用であるが、この複数カウンタ
の方法は各種の欠点を有する。その１つに、この
複数カウンタ回路は、その複雑さと順次回路の問
題により、製作が比較的高価であり、また、論理
設計変更に適応するのは容易ではない。 〔本発明の概要〕 本発明は複数のPLAがダイナミツクPLAであ
る場合にすぐれたPLAクロツク機構を提供する。 デイジタル制御装置、またはここで考慮してい
るタイプの制御システムでは、制御ワードすなわ
ちマイクロワードのシーケンスは連続する制御点
信号グループを生成し、必要な基本的制御動作を
与えるのに使用される。複数のPLAが使用され
るとき、異なるPLAは個々に異なる制御ワード
すなわちマイクロワードを生成する。前記制御装
置または制御システムはこれらの制御ワードに応
答して連続制御サイクルの必要な制御点信号を生
成する制御回路を含む。各々の制御ワード、すな
わち各々のPLAによつて生成されたマイクロワ
ードは、そのマイクロワードを生成したPLA以
外のPLAを識別するように符号化されているス
トローブ・フイールドを含む。前記制御回路は
各々の制御ワード中のストローブ・フイールドに
応答する回路を含み、ストローブ制御点信号を生
成して、制御回路への制御ワードすなわちマイク
ロワードを供給する次のPLAを選択する。制御
点信号を生成する制御回路に異なるPLAから制
御ワードを移動するのを制御するのに必要なマル
チプレツクス動作を与えるのに、これらのPLA
ストローブ信号が使用される。 本発明の基本的な概念は、これらのPLAのス
トローブ信号が、前記PLAがダイナミツクPLA
である場合に、内部のPLAクロツク・パルスを
生成するのにも使用可能であることであり、更
に、前に説明したようなハードウエア・カウンタ
を使用する比較的複雑な順次ロジツクとは反対
に、比較的簡単な組合せロジツク回路によつて、
前記動作が可能であることである。特に、各々の
システム制御サイクルごとにPLAストローブ・
パルスが生成されるから、各種のダイナミツク
PLAの各々のPLAクロツク・パルスは、異なる
PLAストローブ・パルスの正しい論理的組合せ
から定義可能である。その結果、各種のダイナミ
ツクPLAのPLAクロツク・パルスの各種のセツ
トが、てごろな少数のANDおよびORタイプの組
合せロジツク回路によつて生成可能である。 ダイナミツクPLAの内部のクロツク・パルス
を生成する組合せロジツク回路のみの使用によつ
て、比較的高価なハードウエア・カウンタの必要
がなくなり、また、ハードウエア・カウンタの方
法に関連する開始／停止および同期の問題が除去
される。従つて、制御装置の費用および複雑さが
減少され、また組合せ論理回路の使用によつて論
理設計変更が比較的容易に実行される。更に、制
御装置がLSIチツプ上に構成される場合において
も、かなりの利点が生じる。組合せ論理回路によ
つてチツプ上に必要な面積は減少する。 本明細書で用いる用語“制御ワード”および
“マイクロワード”は同一の意味を有し、互換性
を有するものとして使用される。制御ワードまた
はマイクロワードは基本的な機械語命令であり、
他の同様な制御ワードまたはマイクロワードと連
続して使用され、デイジタル・コンピユータ、デ
イジタル制御システム等で基本的な装置動作を生
じさせる。制御ワードまたはマイクロワードは、
１つの基本制御サイクルまたはマイクロワード・
サイクルで動作される制御点信号を定義するのに
用いられる複数ビツトの２進数のワードである。 〔データ・プロセツサ（第１図）の説明〕 第１図にはLSIチツプ上に構成するのに特に適
合するデイジタル・コンピユータまたはデイジタ
ル・データ・プロセツサの機能ブロツク図が示さ
れている。第１図のデータ・プロセツサ１０はデ
ータ・フロー装置１１、主記憶装置１２、Ｉ／Ｏ
装置１３、制御装置１４およびクロツク発生装置
１５を含む。データ・フロー装置１１は時には
CPUと呼ばれ、ALU（演算論理機構）、各種ハー
ドウエア・レジスタおよびカウンタ、局所記憶装
置およびこれらを相互接続するバス系統を有す
る。データ・フロー装置１１は加算、減算、再配
列およびその他のデータ操作を行なつて所要の結
果を生成する装置である。 制御装置１４はデータ・フロー装置１１、主記
憶装置１２およびＩ／Ｏ装置１３の動作を、これ
らの装置に所在する各種の機能素子にそれぞれの
複数ライン制御バスを介して供給される各種の制
御点信号によつて制御する。制御装置１４は実行
されるプロセツサ命令の各々に対するマイクロワ
ードのシーケンスを生成するマイクロワード生成
機構を含む。これらのマイクロワードは他のデー
タ処理装置において要素動作を制御する制御点信
号を生成する。 データ・フロー装置１１、Ｉ／Ｏ装置１３およ
び制御装置１４は同一のICチツプ上に構成する
ことができる。 データ・プロセツサ１０によつて実行される使
用者プログラムは最初、Ｉ／Ｏバス１９を介して
Ｉ／Ｏ装置１３に接続された周辺装置（図示せ
ず）の１つから主記憶装置１２にロードされる。
この最初のロードはデータ・フロー装置１１を介
して行なわれ、その後、使用者プログラムを構成
する各種のプロセツサ命令を順次に主記憶装置１
２から読出すことによつて使用者プログラムは実
行される。各々のプロセツサ命令は順番になると
主記憶装置１２から読出され、データ・フロー装
置１１にある命令レジスタ２０にロードされる。
命令レジスタ２０にあるプロセツサ命令、または
少なくともその有効なOPコード部分が複数ライ
ンのバス２１を介して制御装置１４に供給され、
実行される特定のプロセツサ命令が識別される。 あるプロセツサでは、完全なプロセツサ命令の
一部分だけを命令レジスタ２０にロードすること
ができる。その場合、命令レジスタ２０にロード
された部分は少なくとも、命令の“有効な”OP
コード部分を含む。“有効な”OPコードはプロセ
ツサ命令によつて実行される動作の種類を特定す
るのに必要な、プロセツサ命令の中のすべてのビ
ツトを意味する。これはオペランド・アドレスお
よび長さカウント・ビツトを含まないが、機能ビ
ツトを含み、修飾ビツトは実行される動作を完全
に定義するのに必要である。 新しいプロセツサ命令の命令レジスタ２０への
ロードは、制御ライン２２を介して命令レジスタ
２０のロード制御端子に供給される制御点信号に
よつて行なわれる。 制御装置１４内で行なわれる動作のタイミング
はクロツク発生装置１５によつて制御される。ク
ロツク発生装置１５は２相非オーバラツプ・クロ
ツク発生装置で、第２図に示すＡおよびＢクロツ
ク信号を発生する。ＡおよびＢクロツク信号は同
じ周波数で同じ波形を有し、相違点は互いに時間
的位置が偏移していることである。Ａクロツクの
正のパルスはＢクロツクの正のパルスとオーバラ
ツプしない。第２図に示されている非オーバラツ
プの量は非オーバラツプを明示するため実際より
も大きく示されている。これらの正のパルスは２
つのクロツク信号のアクテイブの期間を表わす。 〔制御装置（第３図）の説明〕 第３図は本発明に従つて構成されたデイジタル
制御システムすなわち制御装置の第１実施例の機
能ブロツク図が示されている。第３図の制御装置
は第１図のデータ・プロセツサ１０の制御装置１
４として使用可能である。第３図に示す素子のす
べては、クロツク発生装置１５の一部または全部
を除外する可能性を含めて、同じLSIチツプ上に
構成される。 第３図に関連して、制御装置１４は各々のプロ
セツサ命令を実行するのに必要な制御ワードすな
わちマイクロワードを生成するマイクロワード制
御記憶機構を含む。この制御記憶機構は、論理的
には類似しているが、物理的には別個の素子であ
る複数のPLA２４乃至２９によつて与えられる。
これらのPLA２４乃至２９の各々は各プロセツ
サ命令を実行するのに必要な１またはそれよりも
多くのマイクロワードを含む。マイクロワードは
異なるPLAからマルチプレツクスまたはインタ
リーブされた方法で取込まれる。任意の与えられ
たプロセツサ命令のシーケンスは、 １Ｐ，２Ｐ，AP，BP，CP，DP，AP，BP，
CP，DP，AP，BP，…… である。１Ｐは第１サイクルPLA２４からのマ
イクロワードを示す。２Ｐは第２サイクルPLA
２５からのマイクロワードを示す。APはＡデコ
ードPLA２６からのマイクロワードを示す。BP
はＢデコードPLA２７からのマイクロワードを
示す。CPはＣデコードPLA２８からのマイクロ
ワードを示す。DPはＤデコードPLA２９からの
マイクロワードを示す。 各々のプロセツサ命令の第１のマイクロワード
は第１サイクルPLA２４で与えられ、各々のプ
ロセツサ命令の第２のマイクロワードは第２サイ
クルPLA２５で与えられる。任意の与えられた
プロセツサ命令の残りのマイクロワードはＡ、
Ｂ、ＣおよびＤデコードPLA２６乃至２９によ
つて与えられる。AP，BP，CPおよびDPのシー
ケンスは与えられたプロセツサ命令を実行するの
に必要な回数反復される。あるプロセツサ命令は
数マイクロワードを必要とするが、他のマイクロ
ワードは比較的多数のマイクロワードを必要とす
る。一般に、ＡデコードPLA２６は各々のプロ
セツサ命令に対して複数の異なるマイクロワード
を含む。Ｂ、ＣおよびＤデコードPLA２７乃至
２９についても同様のことがいえる。これに対し
て、第１および第２サイクルPLAは各々のプロ
セツサ命令に対して１マイクロワードのみを含
む。 PLA２４乃至２９の各々はダイナミツクまた
はクロツク型である。複数のPLAの間でマイク
ロワードを分配することは制御装置１４の動作速
度を改善するのに役立つ。１つには、各々の
PLAの大きさが抑えられる。一般的に、PLAの
大きさが小さければ小さいほど、PLAの動作速
度は大きくなる。また、個々のPLAでの解読動
作が互いにオーバラツプされるから、動作速度は
更に改善される。 PLA２４乃至２９において、２つのレベルの
マルチプレツクスまたはインタリーブ動作が与え
られる。第１レベルのマルチプレツクスはＡゲー
ム群３０とＢゲート群３１の使用によつて与えら
れる。Ａゲート群３０は第１サイクルPLA２４、
ＡデコードPLA２６およびＣデコードPLA２８
からのマイクロワードをイネーブルし、Ａクロツ
ク信号の正のパルス部分の間でのみデータ・プロ
セツサ１０を制御する。これに対して、Ｂゲート
群３１は第２サイクルPLA２５、Ｂデコード
PLA２７およびＤデコードPLA２９からのマイ
クロワードをイネーブルし、Ｂクロツク信号の正
のパルスの部分の間でのみデータ・プロセツサ１
０を制御する。これらの正のパルスのインタリー
ビングは第２図に示されている。マイクロワード
がデータ・プロセツサ１０を制御するクロツク・
タイムに合わせて、PLA２４，２６および２８
は時には“Ａクロツク”PLAと呼ばれ、PLA２
５，２７および２９は時には“Ｂクロツク”
PLAと呼ばれる。 “Ａクロツク”PLA２４，２６および２８の
第２レベルのマルチプレツクスは、PLA２４，
２６および２８の各々の出力バツフアである
PLA出力バツフア３２，３３および３４によつ
て与えられる。PLA出力バツフア３２，３３お
よび３４の各々はストローブ信号ラインＳ１，
SAおよびSCの各々に現われる個々のストローブ
信号パルスによつて制御される。これらのストロ
ーブ信号ラインＳ１，SAおよびSCは１回に１つ
順次にアクテイブ化され、それによつて１回に１
マイクロワードのみがＡ制御レジスタ機構３５に
供給される。Ａ制御レジスタ機構３５は互いにカ
スケードに接続された２つのレジスタから成り、
第１のレジスタはレベル１すなわちＬ１レジスタ
３５ａで、第２のレジスタはレベル２すなわちＬ
２レジスタ３５ｂである。PLA出力バツフア３
２，３３および３４によつて１回に１つパスされ
るマイクロワードはPLA出力バス３６を介して
Ｌ１レジスタ３５ａに入力される。PLA出力バ
ス３６に現われるマイクロワードはクロツク発生
装置１５からのＡクロツク・パルスによつてＬ１
レジスタ３５ａにロードされる。Ｌ１レジスタ３
５ａに駐在するマイクロワードは後続するＢクロ
ツク・パルスによつてＬ２レジスタ３５ｂにロー
ドされる。Ｌ２レジスタ３５ｂに駐在するマイク
ロワードはＡデコーダ３７を駆動する。Ａデコー
ダ３７はそれに応答して、特定のマイクロワー
ド・サイクル、すなわち後続するＡクロツク・パ
ルスによつて定義されるマイクロワード・サイク
ルにおける各種の制御点信号を生成する。 “Ｂクロツク”PLA２５，２７および２９の
第２レベルのマルチプレツクスはPLA出力バツ
フア４０，４１および４２によつて与えられる。
PLA出力バツフア４０，４１および４２の各々
は“Ｂクロツク”PLA２５，２７および２９の
各々の出力バツフアであり、それぞれのストロー
ブ信号ラインＳ２，SBおよびSDを介して制御さ
れる。ストローブ信号ラインＳ２，SBおよびSD
は個々のストローブ信号パルスによつて１回に１
つ順次にアクテイブ化され、Ｂ制御レジスタ機構
４３に１回に１マイクロワードをパスする。Ｂ制
御レジスタ機構４３は互いにカスケードに接続さ
れた２つのレジスタから成り、第１のレジスタは
レベル１すなわちＬ１レジスタ４３ａで、第２の
レジスタはレベル２すなわちＬ２レジスタ４３ｂ
である。PLA出力バス４４を介してマイクロワ
ードがPLA出力バツフア４０，４１および４２
からＬ１レジスタ４３ａに１回に１つ供給され
る。PLA出力バス４４に現われるマイクロワー
ドはＢクロツク・パルスによつてＬ１レジスタ４
３ａにロードされ、接続するＡクロツク・パルス
によつてＬ２レジスタ４３ｂにロードされる。Ｌ
２レジスタ４３ｂに駐在するマイクロワードはＢ
デコーダ４５を駆動し、Ｂデコーダ４５はそれに
応答して特定のマイクロワード・サイクル、すな
わち後続するＢクロツク・パルスによつて定義さ
れるマイクロワード・サイクルにおける各種の制
御点信号を生成する。このＢクロツク・パルスに
よつてＢゲート群３１がイネーブルされ、制御ラ
イン群４６に制御点信号がパスされる。制御ライ
ン群４６のそれぞれのラインは第１図の制御ライ
ン１６，１７および１８に含まれており、デー
タ・フロー装置１１、主記憶装置１２およびＩ／
Ｏ装置１３に接続されている。 Ｌ１レジスタ３５ａおよび４３ａ、Ｌ２レジス
タ３５ｂおよび４３ｂをロードし、Ａゲート群３
０およびＢゲート群３１をイネーブルする動作は
第２図に示すＡおよびＢクロツク波形の正のパル
ス部分の間に行なわれる。従つて、用語“Ａクロ
ツク・パルス”はＡクロツク波形の正のパルス部
分の１つを意味し、用語“Ｂクロツク・パルス”
はＢクロツク波形の正のパルス部分の１つを意味
する。 第４図のタイミング図では、プロセツサ命令
“Ｎ”を実行するのに10制御サイクルすなわち10
マイクロワード・サイクルを要する場合にPLA
２４乃至２９の各々からの各種のマイクロワード
のマルチプレツクスまたはインタリーブ動作を示
す。第４図の上部にマイクロワード・サイクル番
号、ＡおよびＢクロツク・パルスが示されてい
る。図面の簡略化のため、ＡおよびＢクロツク・
パルスの間の小間隙は省略され、両者は互いに隣
接して示されている。例として、各々のマイクロ
ワード・サイクルが50ナノ秒の持続期間を有する
ものとすると、前記小間隙は２また３ナノ秒のオ
ーダーである。 第４図のＡおよびＢクロツク・パルスの次の部
分で、そのマイクロワード・サイクルにおいてア
クテイブな制御点信号を生成してデータ・プロセ
ツサ１０を制御する特定のマイクロワードのソー
スが示されている。従つて、命令Ｎのマイクロワ
ード・サイクル１でデータ・プロセツサ１０を制
御する制御点信号は、第１サイクルPLA２４か
ら得られた1Pマイクロワードによつて生成され
る。同様に、命令Ｎのマイクロワード・サイクル
２でアクテイブの制御点信号は第２サイクル
PLA２５から得られた2Pマイクロワードによつ
て生成される。命令Ｎのマイクロワードの残りの
部分はＡ、Ｂ、ＣおよびＤデコードPLA２６乃
至２９からＡ、Ｂ、Ｃ、Ｄの順で得られる。命令
Ｎを完了するにはＡ、Ｂ、Ｃ、Ｄのシーケンスが
２回必要である。 例として、各々のマイクロワードが60ビツトの
幅を有するものとすれば、PLA２６乃至２９の
各々は60出力ラインを有し、バツフア３３，３
４，４１および４２の各々は60ステージ・バツフ
アから成り、PLA出力バス３６および４４の
各々は60バス・ラインから成り、レジスタ３５
ａ，３５ｂ，４３ａおよび４３ｂの各々は60ステ
ージ・レジスタから成る。第１および第２サイク
ルPLA２４および２５は、Ａ、Ｂ、ＣおよびＤ
デコードPLA２６乃至２９に必要とされる完全
な制御動作の範囲を与える必要がないから、必要
な出力ライン数は少ない。PLA出力バツフア３
２および４０はそれぞれ、第１および第２サイク
ルPLA２４および２５の各々の出力ライン数と
同様のステージ・バツフアを有する。 各々のマイクロワード中の60ビツトのセツト全
体は、２ビツトから16ビツトまでの大きさの範囲
内で各種の制御フイールドに分割される。これら
の制御フイールドとして、データ・フロー・ソー
ス制御フイールド、データ・フロー・デステイネ
ーシヨン制御フイールド、データ・フロー装置１
１でALUによつて実行される動作を制御する制
御フイールド、Ｉ／Ｏ装置１３に制御コマンドを
与える制御フイールド等がある。データ・フロ
ー・ソースおよびデステイネーシヨン制御フイー
ルドはデータ・フロー装置１１で、特定のマイク
ロワード・サイクルにおいてデータ・ソースおよ
びデータ・デステイネーシヨンとして動作する特
定のレジスタを識別する。60ビツトのマイクロワ
ードにおける制御フイールドの一部分は符号化さ
れた制御フイールドであり、他の部分はビツト有
意の制御フイールドである。符号化された制御フ
イールドはＡおよびＢデコーダ３７および４５に
よつて解読される。これに対して、ビツト有意の
フイールドのビツト・ラインはデコーダ３７およ
び４５によつて変更されることなく、それぞれＡ
およびＢゲート群３０および３１に直接にパスさ
れる。 代表的なデータ・プロセツサでは、デコーダ３
７および４５の各々は全部で約130の出力ライン
を有することがあり、その各々が別個の制御点信
号を与える。この場合、Ａゲート群３０およびＢ
ゲート群３１の各々はデコーダからの出力ライン
の各々に対して別個のゲート・ステージを有す
る。例えば、各々のゲート・ステージはそれぞれ
入力および出力ラインに接続されたドレインおよ
びソース端子を有する、いわゆるパス・トランジ
スタである。Ａゲート群３０における130のパ
ス・トランジスタのすべてのゲート端子はＡクロ
ツク・ラインに接続され、130のパス・トランジ
スタ全部が各Ａクロツク・パルスの間に同時にイ
ネーブルされる。Ｂゲート群３１も同様の構成で
あり、130のパス・トランジスタのゲート端子子
がＢクロツク・ラインに接続されている。 第３図で、データ・プロセツサ１０における他
の装置に通じるかなりの数の制御ライン群４６は
Ａゲート群３０およびＢゲート群３１のいずれか
一方から制御点信号を受取ることができる。従つ
て、例えば、Ａゲート群３０からの制御点ライン
４７はＢゲート群３１からの制御点ライン４８に
接続され、第１図に示される装置１１，１２およ
び１３の１つにおける適切な制御点に通じる共有
制御点ライン４９を与える。このようにして、装
置１１，１２および１３における制御点の大部分
は、マイクロワード・ルーチンを設計するマイク
ロコーダの要求に応じて、ＡクロツクまたはＢク
ロツクのアクテイブの間にアクテイブ化される。
もう１つの例はデータ・フロー装置１１にある命
令レジスタ２０をロードする動作を制御する制御
ライン２２である。第３図に示すように、制御ラ
イン２２はＡゲート群３０からの制御点ライン５
０とＢゲート群３１からの制御ライン５１の両方
に接続されている。従つて、命令レジスタ２０は
Ａクロツク・パルスまたはＢクロツク・パルスの
いずれかの間にロードされる。 ここで重要なことは各々のマイクロワードが複
数ビツトのPLA出力ストローブ・フイールドを
含むことである。これはそれぞれのPLA出力バ
ツフア３２乃至３４および４０乃至４２の各種の
PLA出力ストローブ信号Ｓ１，Ｓ２，SA，SB，
SCおよびSDを生成するのに使用されるビツト有
意の制御フイールドである。これらのストローブ
信号はそれぞれの制御レジスタ機構に入力される
次のPLAを選択する。“Ａクロツク”PLA２４，
２６および２８からのマイクロワードおよび“Ｂ
クロツク”PLA２５，２７および２９からのマ
イクロワードは、別個の制御レジスタおよびデコ
ーダの機構のそれぞれによつて処理されるから、
マイクロワードのPLAストローブ・フイールド
における同じビツト位置は“Ａクロツク”PLA
ストローブおよび“Ｂクロツク”PLAストロー
ブの両方を与えるのに使用できる。特に、“Ａク
ロツク”PLA２４，２６および２８によつてて
生成された各々のマイクロワードのPLAストロ
ーブ・フイールドの第１のビツト位置はＡゲート
群３０の出力に現われるＳ１ストローブ信号を与
えるのに使用される。同様に、“Ｂクロツク”
PLA２５，２７および２９からのマイクロワー
ドの各々のPLAストローブ・フイールドの第１
のビツト位置はＢゲート群３１の出力に現われる
Ｓ２ストローブ信号を生成するのに使用される。
同様に、“Ａクロツク”マイクロワードのストロ
ーブ・フイールドの第２のビツト位置はストロー
ブ信号SAを生成するのに使用され、“Ｂクロツ
ク”マイクロワードのストローブ・フイールドの
第２のビツト位置はストローブ信号SBを生成す
るのに使用される。同様に、“Ａクロツク”およ
び“Ｂクロツク”のストローブ・フイールドの第
３のビツト位置はそれぞれ、ストローブ信号SC
およびSDを生成するのに使用される。 ３つの個々のストローブ信号制御点ラインＳ
１，SAおよびSCはＡゲート群３０の３つの個々
の出力からPLA出力バツフア３２，３３および
３４のそれぞれの制御端子に通じる。図面を簡単
にするため、これらの３つの制御点ラインは複数
ライン・バス５２に含まれているものとして示さ
れる。同様に、３つの個々のストローブ信号制御
点ラインＳ２，SBおよびSDはＢゲート群３１の
３つの個々の出力からPLA出力バツフア４０，
４１および４２のそれぞれの制御端子に通じる。
図面を簡単にするため、これらの３つの制御点ラ
インは複数ライン・バス５３に含まれているもの
として示される。 第４図で、ストローブ信号制御点ラインＳ１，
Ｓ２，SA，SB，SCおよびSDに加えられたPLA
出力ストローブ・パルスの相対的タイミング関係
が示される。Ｓ１ストローブ・パルスはＣデコー
ドPLA２８から得られたCPマイクロワードによ
つて生成される。前の命令Ｎ―１のマイクロワー
ド・サイクル１７の間、このCPマイクロワード
がアクテイブになり、制御点信号を生成する。こ
のＳ１ストローブ・パルスはPLA出力バツフア
３２をイネーブルし、第１サイクルPLA２４の
出力に現われるマイクロワードをＬ１レジスタ３
５ａに供給する。このマイクロワードは前記マイ
クロワード・サイクル１７の間に生じるＡクロツ
ク・パルスによつてＬ１レジスタ３５ａにロード
される。次のマイクロワード・サイクル、すなわ
ちサイクル１８の間に生じるＢクロツク・パルス
によつて前記マイクロワードはＬ２レジスタ３５
ｂにロードされる。次に、前記マイクロワードは
Ａデコーダ３７を駆動する。後続するＡクロツ
ク・パルス（命令Ｎのマイクロワード・サイクル
１の間に生じる）はＡゲート群３０をイネーブル
し、前記第１サイクルPLAマイクロワードによ
つて生成された制御点信号がデータ・プロセツサ
１０を制御するアクテイブな制御点信号になる。
これは第４図の“アクテイブなマイクロワード”
の横列にある１Ｐで指示される。 第４図で示すように、この１Ｐマイクロワード
のPLAストローブ・フイールドはSAストロー
ブ・パルスを生成する。このSAストローブ・パ
ルスはPLA出力バツフア３３に加えられ、Ａデ
コードPLA２６の出力に現われるマイクロワー
ドを選択してＬ１レジスタ３５ａにロードする。
このマイクロワードが命令Ｎのマイクロワード・
サイクル３の間にアクテイブになり、制御点信号
を生成すると、SCストローブ・パルスが生成さ
れ、PLA出力バツフア３４に供給されてＣデコ
ードPLA２８からのマイクロワードを選択する。
このようにして、“Ａクロツク”PLA２４，２６
および２８の中の特定の１つからのマイクロワー
ドはＡ制御レジスタ機構３５に送られる次の“Ａ
クロツク”PLAを選択する。従つて、“Ａクロツ
ク”PLAからのマイクロワードのマルチプレツ
クス動作はマイクロワード自身によつて制御され
る。 “Ｂクロツク”PLA２５，２７および２９か
らのマイクロワードの場合も、対応するタイプの
マイクロワード・マルチプレツクス動作が行なわ
れ、“Ｂクロツク”のマルチプレツクス動作は
“Ａクロツク”PLA２４，２６および２８のマル
チプレツクス動作とインタリーブされる。すなわ
ち、“Ａクロツク”PLAのストローブ・パルスＳ
１、SAおよびSCがＡクロツクの間に生成される
のに対し、“Ｂクロツク”PLAのストローブ・パ
ルスＳ２，SBおよびSDはＢクロツクの間に生成
される。各々の“Ｂクロツク”マイクロワードは
Ｂ制御レジスタ機構４３に送られる次の“Ｂクロ
ツク”PLAを選択する。 次に、入力信号を各種のPLA２４乃至２９に
供給する機構およびPLA２４乃至２９の各々が
どのようにして出力に異なるマイクロワードを生
成するかについて説明する。データ・フロー装置
１１の命令レジスタ２０に新しいプロセツサ命令
をロードするところから説明を行なう。これは前
のプロセツサ命令の再開始制御パルスＳ０の発生
後から、新しいプロセツサ命令の再開始制御パル
スＳ０発生の２マイクロワード・サイクル前まで
の間の任意の時点で行なうことができる。Ｂデコ
ーダ４５からＢゲート群３１を介して延びる制御
点ライン５４に再開始制御パルスＳ０が現われ
る。第４図に示すように、この再開始制御パルス
Ｓ０は前のプロセツサ命令の最後から２つ手前の
マイクロワード・サイクルの間にアクテイブのマ
イクロワードによつて生成される。プロセツサ命
令Ｎの再開始制御パルスＳ０は前の命令Ｎ―１の
マイクロワード・サイクル１６の間に生成され
る。次のプロセツサ命令Ｎ＋１の再開始制御パル
スＳ０はプロセツサ命令Ｎのマイクロワード・サ
イクル８の間に生じる。 PLA２４乃至２９の各々はダイナミツクまた
はクロツクPLAである。これらのPLAの内部ク
ロツク・タイミングは第４図の下部に示されてお
り、PLA２４乃至２９の各々はＣ１，Ｃ２，Ｃ
３およびＣ４からなる、いわゆる４フエーズ・ク
ロツクによつて駆動される。これらのPLAの内
部タイミングはPLAへの入力を変更する適当な
時間を決定する際に考慮しなければならない。 例として、命令レジスタ２０にロードされたプ
ロセツサ命令のワード１６ビツトのワードである
ものとする。複数ワードのプロセツサ命令の場
合、命令レジスタ２０にロードされるのは命令の
第１のワードである。命令レジスタ２０の命令ワ
ードの16ビツトのすべてはバス２１を介して制御
装置１４のエンコーダPLA５５に供給される。
命令レジスタ２０の命令ワードの有効なOPコー
ド部分に対応する、より少ないビツト数がバス２
１およびバス５６を介して第１および第２サイク
ルPLA２４および２５の入力に供給される。
PLAの入力はPLAのANDアレイ部分への入力ラ
インを意味する。 第１サイクルPLA２４はPLA２４の内部Ｃ２
クロツクの間にバス５６に現われる有効なOPコ
ード・ビツトに応答する。第４図に示す命令Ｎの
場合、このＣ２は前の命令Ｎ―１のマイクロワー
ド・サイクル１５の間に生じる。第１サイクル
PLA２４の内部タイミングは第４図で内部タイ
ミング１Ｐの右方に表わされている。所要のOP
コード・ビツトは１Ｐすなわち第１サイクル
PLA２４に対する前記Ｃ２時刻に入力のバス５
６上に安定した状態で存在しなければならない。
バス５６のOPコード・ビツトに応答して、第１
サイクルPLA２４は前もつて組込まれている多
くのマイクロワードの特定の１つを出力する。出
力されたマイクロワードは命令Ｎの第１マイクロ
ワード・サイクルで適当な制御動作を与えるよう
に構成すなわち符号化される。プロセツサ命令セ
ツト全体にある各種のプロセツサ命令はグループ
に分類され、全く同じ第１サイクル制御動作がグ
ループの各構成員に必要であるので、第１サイク
ルPLA２４にあるマイクロワード数はプロセツ
サ命令セツト全体の異なるプロセツサ命令の全数
よりも少ない。 選択されたマイクロワードは第１サイクル
PLA２４の内部タイミングＣ４の間にPLA２４
の出力で有効になる。同じ内部タイミングの間
に、ストローブ・パルスＳ１がPLA出力バツフ
ア３２に供給され、この選択された第１サイク
ル・マイクロワードがＬ１レジスタ３５ａにロー
ドされる。前に説明したように、この第１サイク
ル・マイクロワードは命令Ｎのマイクロワード・
サイクル１の間に（これは制御点信号がＡゲート
群３０を通過している時刻である）、有効になつ
てデータ・プロセツサ１０を制御する。 同様に、第２サイクルPLA２５はバス５６上
のOPコード・ビツトに応答し、命令レジスタ２
０に駐在するプロセツサ命令の第２マイクロワー
ド・サイクルに対する適当なマイクロワードを選
択する。第２サイクルPLA２５の内部タイミン
グは第４図の内部タイミング２Ｐによつて示され
ている。第２サイクルPLA２５はＣ２の間に有
効なOPコード・ビツトを取込み、これらのOPコ
ード・ビツトによつて選択された特定のマイクロ
ワードをＣ４の間に出力する。このＣ４の間に生
じるストローブ・パルスＳ２はPLA出力バツフ
ア４０をイネーブルし、選択された第２サイク
ル・マイクロワードがＬ１レジスタ４３ａに転送
される。第１サイクルPLA２４の場合と同様に、
第２サイクルPLA２５はプロセツサ命令セツト
全体にある命令数よりも少ない命令数を含む。 第１および第２サイクルPLA２４および２５
だけが各々のプロセツサ命令の実行に必要な２つ
のマイクロワードを最初の２つのマイクロワー
ド・サイクルに対して提供する。各々のプロセツ
サ命令のマイクロワードの残りの部分はＡ、Ｂ、
ＣおよびＤデコードPLA２６乃至２９によつて
提供される。 Ａ、Ｂ、ＣおよびＤデコードPLA２６乃至２
９はエンコードPLA５５およびシーケンス・カ
ウンタ５７から入力駆動信号を受取る。シーケン
ス・カウンタ５７は複数ステージの２進カウンタ
である。説明を簡単にするため、エンコード
PLA５５は、いわゆる“スタテイツク”PLAで
あり、内部クロツク信号を必要としないものとす
る。エンコードPLA５５によつて、その入力に
供給されたプロセツサ命令にあるビツト数よりも
少ないビツト数を有する命令識別（ID）番号が
出力に生成される。本発明の代表的な実施例で
は、エンコードPLA５５の入力に供給されるプ
ロセツサ命令ワードは16ビツトを含むのに対し、
エンコードPLA５５の出力に現われる命令ID番
号は11ビツトを含む。このビツト数の減少によつ
て、デコードPLA２６乃至２９の各々に必要な
ANDアレイ入力ライン数が減少し、従つてデコ
ードPLAのサイズが小さくなる。エンコード
PLA５５の出力に生成された命令ID番号の各々
は、それを生成した特定のプロセツサ命令を表わ
し、デコードPLA２６乃至２９に対して、実行
される特定のプロセツサ命令を識別する。サイズ
に関しては、エンコードPLA５５はデコード
PLA２６乃至２９のどのサイズに比較しても相
対的に小さい。また、プロセツサ命令セツトの符
号化に応じて、エンコードPLA５５の使用が、
あるタイプのデータ・プロセツサにとつて必要で
はないことがある。 エンコードPLA５５の出力に現われる命令ID
番号は再開始制御パルスＳ０によつてバツフア・
レジスタ５８にロードされる。バツフア・レジス
タ５８のID番号はデコードPLA２６乃至２９に
よるそれぞれのＡ、Ｂ、ＣおよびＤマイクロワー
ド生成の期間中は一定に保持される。シーケン
ス・カウンタ５７はバツフア・レジスタ５８に命
令ID番号をロードする同じ再開始制御パルスＳ
０によつて０にリセツトされる。一般に、シーケ
ンス・カウンタ５７は与えられたプロセツサ命令
の実行の間、一定間隔で増分され、デコード
PLA２６乃至２９の各々がイネーブルされ、マ
イクロワードのシーケンスを生成する。一般に、
バツフア・レジスタ５８の命令ID番号はベー
ス・アドレス、すなわち与えられたデコード
PLAにおけるマイクロワードのグループの開始
アドレスを与え、シーケンス・カウンタ５７は選
択されたグループにおける個々のマイクロワード
をアクセスする１組の変位アドレスを与える。 デコードPLA２６乃至２９はマイクロワード
のシーケンスＡ―Ｂ―Ｃ―Ｄを生成するから、シ
ーケンス・カウンタ５７はシーケンスＡ―Ｂ―Ｃ
―Ｄごとにカウントが１増分される。本実施例で
は、これはシーケンスＡ―Ｂ―Ｃ―ＤごとにＢゲ
ート群３１から１回出るPLAストローブ・パル
スによつて行なわれる。 第３図に示すように、バツフア・レジスタ５８
の命令ID番号はＡ、Ｂ、ＣおよびＤデコード
PLA２６乃至２９の各々の第１の入力のセツト
に並列に供給される。シーケンス・カウンタ５７
のシーケンス・カウントの値は、ＡおよびＢデコ
ードPLA２６および２７の各々の第２の入力の
セツトに直接に供給される。同じシーケンス・カ
ウントの値はバツフア・レジスタ５９を介してＣ
およびＤデコードPLA２８および２９の各々の
第２の入力のセツトに（遅延して）供給される。
複数ステージのバツフア・レジスタ５９はシーケ
ンス・カウンタ５７を０にリセツトする同じリセ
ツト制御パルスＳ０によつて全０状態にリセツト
される。シーケンス・カウンタ５７のカウント値
すなわち番号値はPLAストローブ・パルスSCに
よつて一定間隔でバツフア・レジスタ５９にロー
ドされる。第４図から分るように、このSCスト
ローブ・パルスはシーケンス・カウンタ５７を増
分するSBストローブ・パルスよりも１マイクロ
ワード・サイクル遅く生じる。その結果、新しい
シーケンス・カウント番号をロードする動作はシ
ーケンス・カウンタ５７でこの新しい番号の出現
よりも１マイクロワード・サイクル遅れる。この
１サイクルの遅延によつて、ＣおよびＤデコード
PLA２８および２９は変更される前の古いシー
ケンス・カウント番号に正しく応答する。 第４図のPLA内部タイミングAPで明らかなよ
うに、命令Ｎのマイクロワード・サイクル２の間
にシーケンス・カウンタ５７を増分するSBスト
ローブ・パルスはＡデコードPLA２６のＣ１の
間に生じる。これはＡデコードPLA２６がシー
ケンス・カウンタ５７からカウント値を取込むＣ
２の期間よりも１サイクル前である。Ｄデコード
PLA２９のPLA内部タイミングDPに関連して、
バツフア・レジスタ５９に新しい番号をロードす
るSCストローブ信号（命令Ｎのサイクル３）が
ＤデコードPLA２９のＣ３の間に生じることが
分る。これはＤデコードPLA２９がバツフア・
レジスタ５９からカウント値を取込むＣ２の期間
の１サイクル後である。従つて、Ｄデコード
PLA２９は第２シーケンス・カウント値がバツ
フア・レジスタ５９にロードされる前に第１シー
ケンス・カウント値を取込むことができる。 また、第３図の制御装置１４には、再開始パル
スＳ０、各種のPLA出力ストローブ・パルスＳ
１，Ｓ２，SA，SB，SCおよびSD、ならびにＡ
およびＢクロツク・パルスに応答し、PLA２４
乃至２９の各々の内部タイミング・パルスＣ１―
Ｃ２―Ｃ３―Ｃ４を生成するのに使用される
PLAクロツク信号PC１乃至PC９を生成する
PLAクロツク・ロジツク機構６０が含まれてい
る。PLAクロツク・ロジツク機構６０の出力バ
ス６１はPLAクロツク信号PC１乃至PC９の各々
の個々のバス・ラインを含む。従つて、出力バス
６１には９バス９ラインが含まれている。これら
のバス・ラインの中の４本がPLA２４乃至２９
の各々の４つのタイミング・パルス入力に接続さ
れ、異なる４本のバス・ラインのセツトが異なる
PLA２４乃至２９の各々に使用されている。第
１表はPLA２４乃至２９の異なる１つに接続さ
れる特定のPLAクロツク・バス・ラインを示す。
従つて、例えば、クロツク・バス・ラインPC１，
PC２，PC３およびPC４は第１サイクルPLA２
４に接続され、それに内部タイミング・パルスＣ
１，Ｃ２，Ｃ３およびＣ４をそれぞれ与える。第
１表では更に、クロツク・バス・ラインPC２乃
至PC５が第２サイクルPLA２５に、クロツク・
バス・ラインPC３乃至PC６がＡデコードPLA２
６に接続される。以下同様である。 PLAクロツク・パルスPC１乃至PC９とPLA
内部タイミングＣ１，Ｃ２，Ｃ３およびＣ４の間
の関係は第４図に示されている。例えば、第１サ
イクルPLA２４を考えると、クロツク・パルス
PC２が内部タイミング・パルスＣ２をそれに与
えるのに使用される。PC２の波形と第１サイク
ルPLA２４のタイミングのパターン１Ｐとを比
較すると、命令Ｎ―１のサイクル１５および命令
Ｎのサイクル７で生じるパルスPC２はパターン
１ＰのＣ２に対応することが分る。しかしなが
ら、PC２の波形が示すように、命令Ｎのサイク
ル１，３および５でもタイミング・パルスＣ２が
生成されているが、これらのパルスＣ２からは何
も得られないから、それらは第４図に示されな
い。これらの不要なパルスＣ２はマイクロワー
ド・サイクル２，４および６の間にクロツク・パ
ルスPC１によつて生じたパルスＣ１によつて直
ちに除去される。 他の不要な内部クロツク・パルスはPLA２４
乃至２９の各々でPLAクロツク信号PC１乃至PC
５によつて生成される。しかしながら、これらの
不要な内部クロツク信号のタイミングによつて、
出力としてそれぞれの制御レジスタ機構（３５お
よび４３）に転送される瞬間にそれぞれのPLA
の出力部に現われる出力信号の有効性が影響を受
けることはない。従つて、不要な内部タイミン
グ・パルスは第４図に示されていない。 PLAクロツク信号PC１乃至PC９は再開始パル
スＳ０、ストローブ・パルスＳ１，Ｓ２，SA，
SB，SCおよびSD、ならびにPLAクロツク・ロ
ジツク機構６０にある組合せロジツク回路による
ＡおよびＢクロツク・パルスから得られる。この
組合せロジツク回路の状態はPC１乃至PC９の
個々の波形とＳ０乃至SDの波形を比較すること
によつて識別可能である。特に、クロツクPC１
の波形は再開始パルスＳ０およびストローブ・パ
ルスＳ２が発生する間に生じるＢクロツク・パル
スが削除される以外はＢクロツク波形と同じであ
る。クロツクPC２の波形はストローブ・パルス
Ｓ１が発生する間に生じるＡクロツク・パルスが
削除される以外はＡクロツク波形と同じである。
クロツクPC３の波形は再開始パルスＳ０とスト
ローブ・パルスSBのOR動作によつて得られる。
クロツクPC４の波形はストローブ波形Ｓ１およ
びSCのOR動作によつて得られる。クロツクPC
５の波形はストローブ・パルスＳ２およびSDの
OR動作によつて得られる。クロツクPC６，PC
７，PC８およびPC９の波形はそれぞれストロー
ブ・パルスSA，SB，SCおよびSDの波形と同じ
である。 〔ダイナミツクPLAの内部構成（第５図）の説
明〕 第５図では、第３図のダイナミツクPLA２４
乃至２９の各々に使用される内部構成が示されて
いる。第５図はダイナミツクPLAの完全な内部
構成を示すものではない。多数のANDアレイ入
力ライン、プロダクト・ラインおよびORアレイ
出力ラインの一部だけが特に示されているが、ダ
イナミツクPLAの内部の状態および動作を理解
するのに十分である。 第５図で示すように、ダイナミツク・プログラ
マブル・ロジツク・アレイはそれぞれのプロダク
ト・ライン６４乃至６７を介して出力のORアレ
イ６３に接続された入力のANDアレイ６２を含
む。これらのプロダクト・ライン６４乃至６７は
ANDアレイ６２およびORアレイ６３の両方を完
全に横切つている。代表的なANDアレイ入力ラ
インは入力ライン６８乃至７３で示されている。
これらの入力ライン６８乃至７３はプロダクト・
ライン６４乃至６７と直角にANDアレイ６２を
完全に横切つている。代表的なORアレイ出力ラ
インは出力ライン７４乃至７７で示されている。
これらの出力ライン７４乃至７７はプロダクト・
ライン６４乃至６７と直角にORアレイ６３を完
全に横切つている。 第５図に示すPLAはLSIチツプ上に形成されて
いる。第５図に示すトランジスタのすべては
MOSタイプのFETである。更に、第５図に示す
トランジスタの各々はエンハンスメント形の
MOSFETトランジスタである。 また、第５図のPLAは内部クロツク・パルス
Ｃ１に応答する予備充電回路を含み、ANDアレ
イ６２の入力ライン６８乃至７３の各々を所定の
正電圧レベルに予備充電する。この予備充電回路
は正電圧ソース＋Ｖと入力ライン６８乃至７３の
各々の間に直列に個々に接続されているトランジ
スタ８０乃至８５を含む。入力ライン６８乃至７
３の各々が充電される所定の電圧レベルは、トラ
ンジスタ８０乃至８５の１つの導電時の電圧降下
量を＋Ｖから引いた値にほぼ等しい。トランジス
タ８０乃至８５は、これらのトランジスタのゲー
ト端子の各々に同時に加えられる正のクロツク・
パルスＣ１によつて導電状態になる。 更に、第５図のダイナミツクPLAは複数の２
進信号の入力ライン８８を入力ライン６８乃至７
３に接続するビツト分割回路８６および有効化回
路８７を含む。ビツト分割回路８６には２進信号
の入力ライン８８のそれぞれのラインに個々に接
続された複数のインバータ８９，９０および９１
が含まれ、その入力ラインに現われる２進信号の
補数の２進出力信号が与えられる。従つて、入力
ライン８８の各々は２つの出力ラインに分れ、そ
の一方には入力信号の真の値が現われ、他方には
入力信号の補数の値が現われる。従つて、例え
ば、ビツト１の入力ライン８８は２つの出力ライ
ン９２および９３に分れ、出力ライン９２にはビ
ツト１の入力信号の真の値が現われ、出力ライン
９３にはビツト１の入力信号の補数の値が現われ
る。このビツト分割の形式は“シングル・ビツ
ト”分割と呼ばれる。 ビツト分割回路８６からの各々の出力ラインは
個々の有効化回路８７を介してANDアレイ６２
の入力ライン６８ないし７３の異なる１つに接続
される。ビツト分割回路８６の出力ライン９２の
有効化回路８７は直列接続のトランジスタ９４お
よび９５で表わされ、トランジスタ９５のドレイ
ン端子は入力ライン６８に接続され、トランジス
タ９４のソース端子は接地される。ビツト分割回
路８６の出力ライン９３の有効化回路８７は直列
接続のトランジスタ９６および９７で表わされ、
トランジスタ９７のドレイン端子は入力ライン６
９に接続され、トランジスタ９６のソース端子は
接地される。ビツト分割回路８６の残りの出力ラ
インの有効化回路８７も前記と同様に構成されて
いる。 有効化回路８７はそのPLAに対する正の内部
タイミング・パルスＣ２によつてアクテイブ化さ
れる。このタイミング・パルスＣ２は直列接続さ
れた対のトランジスタの中の下位のトランジスタ
のゲート端子に同時に印加され、直列接続された
対のトランジスタの中の上位のトランジスタのゲ
ート端子の２進値が１の場合には、入力ライン６
８乃至７３は接地されて放電する。従つて、タイ
ミング・パルスＣ２の間に、トランジスタ９４の
ゲート端子が高い電圧レベルの場合にはANDア
レイ６２の入力ライン６８は放電される。この場
合、Ｃ２の間にトランジスタ９４および９５はと
もに導電状態となり、入力ライン６８を接地して
放電回路が形成される。これに対して、トランジ
スタ９４のゲート端子の信号が低い電圧レベルの
場合には、Ｃ２の間にトランジスタ９４は非導電
状態のままであり、入力ライン６８は予備充電さ
れた高い電圧レベルを保持する。 信号レベルの高低によつて、有効化回路８７は
信号反転動作を与える。従つて、ANDアレイ６
２の入力ライン６８上の信号レベルはビツト分割
回路８６の出力ライン９２上の信号レベルの反転
された値、すなわち補数値である。このように、
入力ライン６９，７１および７３上の信号レベル
はそれぞれ、ビツト１、ビツト２およびビツト３
の入力信号レベルの真値に相当する。これに対し
て、入力ライン６８，７０および７２上の信号レ
ベルはそれぞれ、ビツト１、ビツト２およびビツ
ト３の入力信号レベルの補数値に相当する。 入力ライン６８乃至７３とプロダクト・ライン
６４乃至６７の間の論理関係はANDアレイ６２
のパターンの具体化によつて決められ、前記具体
化はプロダクト・ライン６４乃至６７が接地され
る回路を形成するそれぞれのトランジスタの位置
およびゲート接続によつて決められる。ANDア
レイ６２を具体化するトランジスタとしてトラン
ジスタ１００乃至１０８が示されている。トラン
ジスタ１００乃至１０８の位置およびゲート接続
はANDアレイ６２によつて与えられる論理的機
能を決定する。第５図に示す特定の具体化パター
ンは、制御装置１４にある与えられたPLAで生
成されたマイクロワードと関連を有することを意
図するものではなく、単に、PLAの動作の説明
上選択された任意のパターンである。 また、予備充電および有効化（選択放電）のシ
ーケンスがプロダクト・ライン６４乃６７に与え
られている。プロダクト・ライン６４乃至６７の
予備充電回路にはトランジスタ１１０乃至１１３
が含まれ、プロダクト・ライン６４乃至６７のそ
れぞれを正電圧ソース＋Ｖに接続する。トランジ
スタ１１０乃至１１３は内部タイミング・パルス
Ｃ２によつて同時にイネーブルされ、プロダク
ト・ライン６４乃至６７の各々を電圧レベル＋Ｖ
からトランジスタ１１０乃至１１３の１つの導電
時の電圧降下分を減じた値にほぼ等しく予備充電
する。 プロダクト・ライン６４乃至６７の有効化回路
はトランジスタ１１４および１１５を含み、トラ
ンジスタ１１４および１１５は、導電時、トラン
ジスタ１００乃至１０８を接地する。トランジス
タ１１４および１１５は正の内部タイミング・パ
ルスＣ３によつて導電状態になる。従つて、プロ
ダクト・ライン６４乃至６７はＣ３の間有効化さ
れる。 例えば、プロダクト・ライン６４の有効化を考
えると、トランジスタ１００，１０１および１０
２のいずれかのゲート端子がＣ３で高いレベル
（予備充電されたレベル）であれば、そのトラン
ジスタおよびトランジスタ１１４の導電によつて
プロダクト・ライン６４は低いレベルに放電され
る。エンハンスメント形FETトランジスタのゲ
ート端子が高いレベルのとき、このトランジスタ
は導電状態になる。それに対して、トランジスタ
１００、１０１および１０２の各々のゲート端子
がＣ３で低いレベルの場合には、これらのトラン
ジスタは非導電状態のままであり、プロダクト・
ライン６４は放電されない。 プロダクト・ライン上の有効化された信号は、
プロダクト・ラインに接続されているANDアレ
イ・トランジスタのゲート端子に送られた入力信
号のすべてのNORの組合せを表わす。第５図で、
プロダクト・ライン６４上の有効化された信号の
値は論理関係１＋２＋３を表わす（１，２、およ
び３はビツト１、ビツト２及びビツト３の入力信
号をそれぞれ表わし、＋記号はOR機能を表わ
す）。これは論理関係“１・２・３”と等価であ
る（ドツト記号はAND機能を表わす）。従つて、
ビツト１，２および３がコード・パターン“111”
を有する場合、プロダクト・ライン６４上の有効
化された信号レベルは高いレベルである。ビツト
１，２および３の中のどれかが０の値を有する場
合には、プロダクト・ライン６４上の有効化され
た信号レベルは０（低い）レベルである。 プロダクト・ライン６５の論理関係は１・２で
あり、プロダクト・ライン６６の論理関係は１で
ある。また、プロダクト・ライン６７の論理関係
は１・２・３である。従つて、プロダクト・ライ
ン６５の有効化された信号レベルは、入力ビツト
のパターンが“10X”の場合には高いレベルであ
り、そうでない場合には低いレベルである。“Ｘ”
は“ドントケア”状態を表わす。“ドントケア”
はこの特定のビツトの値が結果に影響しないこと
を意味し、第５図に示すプロダクト・ライン６５
の場合には、入力ビツト３がプロダクト・ライン
６５上の有効化された信号値の決定に関与しない
ことを示す。 プロダクト・ライン６６上では、入力ビツトの
パターンが“0XX”の場合に、有効化された高
い信号レベルが生成される。プロダクト・ライン
６７上では、入力ビツトのパターンが“011”の
場合に、有効化された高い信号レベルが生成され
る。これらの入力ビツトのパターンがいずれも存
在しない場合には、プロダクト・ライン６６およ
び６７の各々はＣ３で低いレベルに放電される。 ANDアレイ６２に関連して重要なことは、入
力ライン８８の入力ビツト・パターンが、プロダ
クト・ライン６４乃至６７のいずれが、もしある
とすれば、アクテイブ状態にされるかを決定する
ということである。例えば、あるプロダクト・ラ
インのアクテイブ状態が高いレベルの状態である
ものとすれば、入力ビツトのコードが、プロダク
ト・ライン６４乃至６７のいずれが、もしあると
すれば、Ｃ３およびその直後の有効化の間に高い
レベルを保持しうるかを決定する。Ｃ３でプロダ
クト・ライン６４乃至６７上に確立された有効化
信号レベルは、プロダクト・ライン６４乃至６７
の次の予備充電まで有効である。次の予備充電は
後続するタイミング・パルスＣ２が存在している
間に行なわれる。 ORアレイ６３はプロダクト・ライン６４乃至
６７上の有効化信号値に応答し、ORアレイ６３
の出力ライン７４乃至７７上にマイクロワードの
ビツト・パターンを生成する。これはORアレイ
６３の適切な具体化によつて行なわれる。前記具
体化は出力ライン７４乃至７７が接地れる回路を
形成するそれぞれのトランジスタの位置およびゲ
ート接続によつて決定される。ORアレイ６３を
具体化するトランジスタとしてトランジスタ１１
６乃至１２１が示されている。第５図に示される
特定の具体化パターンは単に説明上のものであ
り、制御装置１４のPLA２４乃至２９のいずれ
かによつて生成されたマイクロワードと関連を有
することを意図するものではない。 また、予備充電および有効化（選択放電）のシ
ーケンスがORアレイ６３の出力ライン７４乃至
７７で使用されている。出力ライン７４乃至７７
の予備充電回路はトランジスタ１２２乃至１２５
を含み、これらのトランジスタのソース端子はそ
れぞれ、出力ライン７４乃至７７の各々に接続さ
れ、同じくドレイン端子は正電圧ソース＋Ｖに接
続される。トランジスタ１２２乃至１２５のゲー
ト端子は内部タイミング・パルスＣ３によつて同
時にアクテイブ化され、出力ライン７４乃至７７
の各々を同時に予備充電する。出力ライン７４乃
至７７の各々は電圧レベル＋Ｖからトランジスタ
１２２乃至１２５の１つの導電時の電圧降下を減
じた値ほぼ等しい電圧レベルに予備充電される。 出力ライン７４乃至７７の有効化回路はトラン
ジスタ１２６および１２７を含む。トランジスタ
１２６および１２７はそれらのゲート端子に同時
に現われる正のタイミング・パルスＣ４によつて
同時に導電状態になる。トランジスタ１２６およ
び１２７は導電中、トランジスタ１１６乃至１２
１に接地放電回路を与える。従つて、例えば出力
ライン７４で、トランジスタ１１６および１２０
のいずれかがＣ４で導電状態の場合、出力ライン
７４は前記導電中のトランジスタおよびトランジ
スタ１２６を介して放電される。トランジスタ１
１６および１２０のいずれも導電状態ではない場
合、出力ライン７４はＣ４およびその直後におい
て予備充電された高いレベルに保持される。 出力ライン７４乃至７７の各々にある出力信号
は、出力ラインに接続されているORアレイ・ト
ランジスタのゲート端子に供給される入力信号の
NORの組合せを表わす。従つて、例えば、出力
ライン７４上の出力信号はトランジスタ１１６お
よび１２０のゲート端子に供給された入力信号の
NORの組合せを表わす。もちろん、これらの入
力信号はそれぞれ、プロダクト・ライン６４およ
び６６上に現われる信号である。Ｃ４で出力ライ
ン７４乃至７７上に確立された有効化信号値は、
次のタイミング・パルスＣ３が現われるまで、出
力ライン７４乃至７７上に保持され、その時点で
出力ライン７４乃至７７は再び予備充電される。 出力ライン７４乃至７７はそれぞれ、第５図で
“PLA出力バス”と表示された複数ラインの信号
バスのそれぞれのラインに出力バツフア１３０乃
至１３３を介して接続される。従つて、出力ライ
ン７４は出力バツフア１３０を介してPLA出力
バスのビツト１のラインに接続され、出力ライン
７５は出力バツフア１３１を介してPLA出力バ
スのビツト２のラインに接続される。以下同様。
出力バツフア１３０乃至１３３の各々は同じ内部
構造を有する。出力バツフア１３０乃至１３３は
ストローブ・ライン１３４を介して出力バツフア
１３０乃至１３３の各々に供給されるPLA出力
ストローブ・パルスによつて同時にイネーブルさ
れる。出力バツフア１３０乃至１３３は、イネー
ブルされると、出力ライン７４乃至７７上に現わ
れる信号パターンに対応する信号パターンを
PLA出力バス上に生成する。これらの出力バツ
フアの代表的な内部構造および動作については後
に詳細に説明する。 第５図のPLAの内部タイミング・パルスＣ１，
Ｃ２，Ｃ３およびＣ４のタイミング関係は第６図
に示されている。これらはオーバラツプしないパ
ルスで、Ｃ１パルスの後縁とＣ２パルスの前縁の
間、Ｃ２パルスの後縁とＣ３パルスの前縁の間、
およびＣ３パルスの後縁とＣ４パルスの前縁の間
には、それぞれ小さなギヤツプがある。Ｃ１乃至
Ｃ４パルスの各々の期間は正のＡおよびＢクロツ
ク・パルスの各々の期間と同じで、約50ナノ秒で
ある。第６図に示すＣ１，Ｃ２，Ｃ３およびＣ４
パルスのシーケンスは第４図のタイミング図の下
部に示すように反復実行される。第４図に示すよ
うに、１Ｐ乃至DPのそれぞれのPLAに対するＣ
１乃至Ｃ４シーケンスは互いに時間的に変位して
いる。 第２表は内部タイミング、すなわちクロツク・
パルスＣ１，Ｃ２，Ｃ３およびＣ４の各々によつ
て与えられる内部PLA機能を示す。この表に示
すように、オーバラツプしている予備充電および
有効化シーケンスはANDアレイ入力ライン、プ
ロダクトラインおよびORアレイ出力ラインに対
して与えられる。これらの予備充電および有効化
シーケンスはダイナミツクPLAを通じて“デー
タ”を移動する。スタテイツクPLAに比し、ダ
イナミツクPLAの主要な利点は等価的なスタテ
イツクPLAよりも電力消費がかなり少ないこと
である。 第３図に示す制御装置１４のダイナミツク
PLA２４乃至２９の各々は、一般に第５図に示
すように、同じ内部構造である。前に説明したよ
うに第３図の実際のPLA２４乃至２９の各々は、
第５図のPLAに示すよりもかなり多数の入力ラ
イン（ANDアレイの）、プロダクト・ラインおよ
び出力ライン（ORアレイの）を有する。それで
も、第２表に示すオーバラツプしている予備充電
および有効化シーケンスを使用する動作方法は同
じである。 第３図に示す制御装置１４で使用するため、第
５図に示すようなPLAを構成する直截の方法は
ANDアレイで、PLAへの特定の入力ビツトの
各々がプロダクト・ラインの異なる１つをアクテ
イブにするように、具体化トランジスタを位置決
定し、接続することである。出力ORアレイにお
ける具体化トランジスタは、与えられたプロダク
ト・ラインがアクテイブ化されたとき、ORアレ
イの出力ラインに正しいマイクロワードのビツ
ト・パターンが生成されるように、位置決定さ
れ、接続される。この方法による場合、個々のプ
ロダクト・ラインに沿つたORアレイのトランジ
スタの存在および不在は、異なるマイクロワード
のビツト・パターンを与えるものとみなされ、
ANDアレイによつて特定のプロダクト・ライン
をアクテイブにすることは、ORアレイの出力ラ
インに出力するためORアレイが定義するマイク
ロワードの特定の１つを選択するものとみなされ
る。従つて、ANDアレイに対する各々の入力ビ
ツト・コードは特定のプロダクト・ラインを選択
し、選択されたプロダクト・ラインによつて特定
のマイクロワードがORアレイの出力に供給され
る。 実施例によつては、より複雑なANDアレイお
よびORアレイの具体化パターンを使用してプロ
ダクト・ラインの所要数を減少する、従つて
PLAの全体の大きさを減少することができる。 〔PLA出力バス機構（第７図）の説明〕 第７図はPLA出力バス３６、PLA出力バツフ
ア３２，３３および３４、ならびにそれに接続さ
れるＡ制御レジスタ機構３５を詳細に示す。第７
図に示す素子のすべては同じICチツプ上に形成
される。第７図に示す機構は複数のダイナミツク
PLA２４，２６および２８からORアレイの出力
ライン１３５，１３６および１３７の個々のセツ
トを複数ラインのPLA出力バス３６の同じバ
ス・ラインのセツト（ビツト１〜Ｎ）に接続する
IC機構を含む。PLA出力バス３６のバス・ライ
ンは複数ステージ受領レジスタであるL1レジス
タ３５ａの異なるステージの入力ラインに個々に
接続される。 PLA出力バツフア３２，３３および３４の
各々は複数の出力バツフア・ステージを含む。従
つて、PLA出力バツフア３２は複数のバツフ
ア・ステージ１４０ａ〜１４０ｎ、PLA出力バ
ツフア３３は複数のバツフア・ステージ１４１ａ
〜１４１ｎ、PLA出力バツフア３４は複数のバ
ツフア・ステージ１４２ａ〜１４２ｎをそれぞれ
含む。PLA出力バス３６はバス・ライン１４３
ａ〜１４３ｎを含む。L1レジスタ３５ａは複数
のレジスタ・ステージ１４４ａ〜１４４ｎを含
む。PLA出力バツフア３２，３３および３４の
各々の“ａ”バツフア・ステージ１４０ａ，１４
１ａおよび１４２ａは同じ１つのPLAバス・ラ
イン、すなわち“ａ”バス・ライン１４３ａに接
続されている。“ａ”バス・ライン１４３ａはL1
レジスタ３５ａのレジスタ・ステージ１４４ａに
接続されている。これらの接続関係は“ｂ”〜
“ｎ”のバツフア・ステージについて同様であり、
“ｂ”〜“ｎ”のバス・ラインは“ｂ”〜“ｎ”
のレジスタ・ステージに接続される。 また、L1レジスタ３５ａはバス・ライン１４
３ａ〜１４３ｎの各々を最初のタイミング・パル
スで予備充電する予備充電回路を含む。すなわ
ち、個々のレジスタ・ステージ１４４ａ〜１４４
ｎの各々はそれぞれ、バス・ライン１４３ａ〜１
４３ｎの対応するラインを予備充電する予備充電
回路を含む。これらの個々の予備充電回路はL1
レジスタ３５ａに供給されるＢクロツク・パルス
によつて最初、すなわち予備充電のタイミング・
パルスで同時にアクテイブ化される。バス・ライ
ン１４３ａ〜１４３ｎはPLA２４，２６および
２８のいずれかの出力ラインの有効化の前の期間
に予備充電される。 与えられたPLAの出力のバツフア・ステージ
は前記PLAのストローブ信号に応答し、２番目
の期間に、出力ラインが特定の２進値であるバ
ス・ラインを放電する。従つて、例えば、第１サ
イクルPLA２４の出力のバツフア・ステージ１
４０ａ〜１４０ｎは前記PLA２４のストローブ
信号Ｓ１に応答し、出力ライン１３５ａ〜１３５
ｎが特定の２進値であるバス・ライン（PLA出
力バス３６の）を、２番目の期間に放電する。バ
ス・ライン１４３ａ〜１４３ｎの選択放電はＡク
ロツク・パルスの間に行なわれる。この選択放電
によつて、第１サイクルPLA２４によつて出力
中のものと同じビツト・パターンがPLA出力バ
ス３６上に生成される。PLA出力バス３６上の
ビツト・パターンは、バス・ライン１４３ａ〜１
４３ｎが選択放電される同じＡクロツク・パルス
の間にL1レジスタ３５ａにロードされる。 バス・ライン１４３ａ〜１４３ｎは、その後、
レジスタ・ステージ１４４ａ〜１４４ｎの各々に
ある個々の予備充電回路に並列に供給される後続
のＢクロツク・パルスによつて再び予備充電され
る。これによつて、PLA出力バス３６は次の
PLAすなわちＡデコードPLA２６からマイクロ
ワード・ビツト・パターンを次のＡクロツク・パ
ルスの間に受取る。このように、PLA出力バス
では予備充電と選択放電が連続して行なわれる。 レジスタ・ステージ１４４ａ〜１４４ｎの個々
の出力はL2レジスタ３５ｂのレジスタ・ステー
ジ１４５ａ〜１４５ｎの対応する１つの入力にそ
れぞれ接続される。Ｂクロツク・パルスがレジス
タ・ステージ１４５ａ〜１４５ｎの個々のロード
制御端子に同時並列に供給され、L1レジスタ３
５ａに駐在するマイクロワード・ビツト・パター
ンはＢクロツク・パルスの間にL2レジスタ３５
ｂにロードされる。レジスタ・ステージ１４５ａ
〜１４５ｎの各々の真および補数の出力がＡデコ
ーダ３７に接続されている。例えば、レジスタ・
ステージ１４５ａの真および補数の出力は出力ラ
イン１４６および１４７に現われる。 L1およびL2レジスタ３５ａおよび３５ｂのス
テージの代表的な実施例は後で説明する。これら
の実施例で、L1レジスタ３５ａのステージはダ
イナミツク・レジスタのステージで、L2レジス
タ３５ｂのステージはスタテイツク・レジスタの
ステージである。 PLA出力バス３６を構成するバス・ライン数
は完全なマイクロワード中のビツト数に等しい。
例として、このビツト数を60とすれば、PLA出
力バス３６は60バス・ラインを有する。同様に、
L1およびL2レジスタ３５ａおよび３５ｂの各々
は60のレジスタ・ステージを含み、それぞれのレ
ジスタ・ステージがPLA出力バス３６の各々の
バス・ラインに対応する。ＡおよびＣデコード
PLA２６および２８の各々は完全なマイクロワ
ードを供給するように構成されている。従つて、
PLA２６および２８の各々は60の出力ラインを
有し、PLA出力バツフア３３および３４の各々
は60のバツフア・ステージを含む。前に説明した
ように、第１サイクルPLA２４が完全なマイク
ロワードを供給する必要はない。その代り、第１
サイクルPLA２４は、完全なマイクロワードの
制御フイールドのいくつかが省略されている部分
的マイクロワードを供給する。従つて、第１サイ
クルPLA２４に必要な出力ライン数は60よりも
少なく、PLA出力バツフア３２のバツフア・ス
テージ数も60よりも少ない。従つて、PLA出力
バス３６のバス・ラインのいくつかはPLA出力
バツフア３２から出力を受取らない。例として、
第１サイクルPLA２４は20の出力ラインを有す
ることがあり、その場合、PLA出力バツフア３
２は20のバツフア・ステージを有する。 60ビツトを有する完全なマイクロワードの例
は、マイクロワードを生成し、処理する装置の相
対的な大きさの感覚を与えることのみを意図する
ものであつて、60という数に特別の意味はなく、
大きさの異なるマイクロワードを異なるデータ・
プロセツサで使用することは勿論可能である。 本実施例では、PLA出力バス３６に負の動作
ロジツクが使用されている。言い換えれば、
PLAのバス・ライン上の低いレベル（放電され
たレベル）が論理値“１”を表わすのに使用さ
れ、高いレベル（予備充電されたレベル）が論理
値“０”を表わすのに使用されている。 第３図の他のPLA出力バス４４の出力バス機
構も、異なるPLAクロツク信号、異なるストロ
ーブ信号および異なるＡおよびＢクロツク信号が
PLA出力バス４４関連の対応する素子に供給さ
れる点を除き、第７図に示すものと同じ構成であ
る。前に説明したように、第２のPLA出力バス
４４およびその関連バツフアおよびレジスタの動
作は第１のPLA出力バス３６の対応する素子の
動作に対して位相が180゜異なる。 〔出力バツフアおよび制御レジスタ（第８図）の
説明〕 第８図では、第７図の出力バツフア・ステージ
の１つ、L1レジスタ・ステージの１つおよびL2
レジスタ・ステージの１つの内部構成が詳細に示
されている。特に、第８図では、PLA出力バツ
フア３２のビツト１のバツフア・ステージ１４０
ａ、L1レジスタ３５ａのビツト１のレジスタ・
ステージ１４４ａ、およびL2レジスタ３５ｂの
ビツト１のレジスタ・ステージ１４５ａの内部構
成が詳細に示されている。また、第８図では、他
の２つのPLA出力バツフア３３および３４のビ
ツト１のバツフア・ステージ１４１ａおよび１４
２ａがブロツクで示され、ビツト１のバス・ライ
ン１４３ａに接続されている。更に、第８図で
は、第１サイクルPLA２４を経由する各種の可
能な“信号”経路の１つが詳細に示されている。
第１サイクルPLA２４を経由するこの信号経路
に関連する回路素子には、対照のため、第５図の
PLAの対応する回路素子に使用されているもの
と同じ参照番号が与えられている。第１サイクル
PLA２４の代表的な信号経路を示すことによつ
て、PLA内部タイミングとバツフア・ステージ
１４０ａ、レジスタ・ステージ１４４ａおよび１
４５ａのタイミングとを相関することができる。 第８図に示すように、バツフア・ステージ１４
０ａによつて出力ライン１３５ａ（第１サイクル
PLA２４内では参照番号７４で示されている）
がバス・ライン１４３ａで表わされる信号転送ラ
インに接続される。バツフア・ステージ１４０ａ
は、ICチツプ上に形成され、各々が第１および
第２の電流端子と、そのゲート端子で示されてい
る制御端子を有する第１および第２のトランジス
タ１５０および１５１を含む。第２のトランジス
タ１５１の制御すなわちゲート端子は第１サイク
ルPLA２４の出力ライン１３５ａに接続される。
更に、バツフア・ステージ１４０ａはICチツプ
上に形成され、第１のトランジスタ１５０の第１
の電流端子（ドレイン端子）を第１の電圧供給点
＋Ｖに接続する回路導体を含む。また、これらの
回路導体は第１のトランジスタ１５０の第２の電
流端子（ソース端子）を第２のトランジスタ１５
１の第１の電流端子（ドレイン端子）に接続す
る。更に、これらの回路導体は第２のトランジス
タ１５１の第２の電流端子（ソース端子）を接地
で示されている第２の電圧供給点に接続する。 更に、バツフア・ステージ１４０ａは、ICチ
ツプ上に形成され、各々が第１および第２の電流
端子と、そのゲート端子で示されている制御端子
を有する第３および第４のトランジスタ１５２お
よび１５３を含む。また、バツフア・ステージ１
４０ａは、ICチツプ上に形成され、第３のトラ
ンジスタ１５２の第１の電流端子（ドレイン端
子）をバス・ライン１４３ａで示されている信号
転送ラインに接続する回路導体を含む。更に、こ
れらの回路導体は第３のトランジスタ１５２の第
２の電流端子（ソース端子）を第４のトランジス
タ１５３の第１の電流端子（ドレイン端子）に接
続する。また、これらの回路導体は第４のトラン
ジスタ１５３の第２の電流端子（ソース端子）を
接地で示されている第２の電圧供給点に接続す
る。 更に、バツフア・ステージ１４０ａはICチツ
プ上に形成され、第３および第４のトランジスタ
１５２および１５３の一方の制御端子、この場合
は第４のトランジスタ１５３のゲート端子を、第
１および第２のトランジスタ１５０および１５１
の接続点１５４に接続する回路導体を含む。ま
た、バツフア・ステージ１４０ａはタイミング・
パルスを第１のトランジスタ１５０の制御（ゲー
ト）端子に供給する回路を含む。この回路は、第
１サイクルPLA２４の内部タイミング・パルス
Ｃ４のソースに接続されている導体１５５を含
む。更に、バツフア・ステージ１４０ａは、第３
および第４のトランジスタ１５２および１５３の
他方の制御（ゲート）端子、この場合は第３のト
ランジスタ１５２の制御（ゲート）端子に、スト
ローブ・パルスを供給する回路を含む。この回路
は第１サイクルPLA２４のストローブ信号ライ
ンＳ１に接続されている導体１５６を含む。 レジスタ・ステージ１４４ａはダイナミツク・
レジスタ・ステージである。レジスタ・ステージ
１４４ａは、ドレイン端子が導体１６１を介し
て、バス・ライン１４３ａに接続され、ソース端
子が導体１６２を介してレジスタ・ステージ１４
５ａの入力回路に接続されているバス・トランジ
スタ（トランジスタ１６０）を含む。トランジス
タ１６０は導体１６３を介してそのゲート端子に
供給されるＡクロツク・パルスによつて定期的に
導電状態になる。Ａクロツク・パルスが存在しな
いとき、トランジスタ１６０は非導電状態であ
り、導体１６２をバス・ライン１４３ａから分離
する。 トランジスタ１６０が非導電状態のとき、導体
１６２の固有容量は導体１６２上の信号値を記憶
する作用がある。従つて、レジスタ・ステージ１
４５がロードされるＢクロツク・パルスの期間
に、レジスタ・ステージ１４５ａの入力回路に駆
動信号が供給される。トランジスタ１６０が導電
状態のとき、導体１６２上の信号値はバス・ライ
ン１４３ａ上の信号値に追随する。バス・ライン
１４３ａの固有容量は導体１６２の固有容量より
もかなり大きい。本発明の代表的な実施例では、
バス・ライン１４３ａのようなPLAバス・ライ
ンは5pF（ピコフアラツド）のオーダの容量を有
し、導体１６２は、0.15pFのオーダの容量を有す
る。従つて、バス・ライン１４３ａの固有容量は
導体１６２の固有容量の約33倍である。よつて、
トランジスタ１６０が導電状態のとき、導体１６
２はバス・ライン１４３ａの信号レベルの変化に
極めて迅速に応答できる。 バス・ライン１４３ａの固有容量は、ある点で
レジスタ・ステージ１４５ａに有効な記憶素子を
提供する。特に、クロツク発生装置１５の動作が
短かい期間停止た場合、バス・ライン１４３ａの
固有容量はバス・ライン１４３ａ上の信号レベル
を記憶する作用があり、それによつて、クロツク
発生装置１５の動作が再開されたとき、バス・ラ
イン１４３ａ上に有効な信号値が依然として存在
している。バス・ライン１４３ａの固有容量は前
記信号値のひどい劣化を伴なわずに数ミリ秒の範
囲内で信号値を保持できる。CPUのクロツク発
生装置の瞬間的停止は、あるタイプのデータ・プ
ロセツサ、例えば主記憶装置のタイミング信号が
別個のクロツク・ソースが得られるようなデー
タ・プロセツサで発生することができる。 レジスタ・ステージ１４４ａに含まれたPLA
バス・ライン予備充電回路は、ドレイン端子が電
圧ソース＋Ｖに接続され、ソース端子が導体１６
１を介してバス・ライン１４３ａに接続されてい
るソース・ホロワ・トランジスタ（トランジスタ
１６４）で示されている。トランジスタ１６４
は、導体１６５を介してそのゲート端子に供給さ
れるＢクロツク・パルスによつて定期的に導電状
態になる。トランジスタ１６４が導電状態のと
き、電圧ソース＋Ｖによつてバス・ライン１４３
ａは高いレベル（＋Ｖから導電時のトランジスタ
１６４の電圧降下を減じた値にほぼ等しい）に充
電される。Ｂブロツク・パルスが存在しないと
き、トランジスタ１６４は非導電状態であり、バ
ス・ライン１４３ａは電圧ソース＋Ｖから分離さ
れる。 トランジスタ１６４で示される予備充電回路は
レジスタ・ステージ１４４ａ内に所在する必要は
なく、唯一の要求事項は予備充電回路がバス・ラ
イン１４３ａに接続されことである。よりコンパ
クトなICの場合には、予備充電回路がL1レジス
タ３５ａのレジスタ・ステージの外に位置するこ
とありうる。 レジスタ・ステージ１４５ａはスタテイツク・
レジスタ・ステージである。レジスタ・ステージ
１４５ａの中枢はトランジスタ１７０，１７１，
１７２および１７３を含む双安定回路である。ト
ランジスタ１７１および１７３のいずれか一方ま
たは他方が任意の与えられた瞬間に導電状態であ
り、導電状態にある特定の１つが、レジスタ・ス
テージ１４５ａによつて記憶されている２進値を
表わすように作用する。前に説明したように、バ
ス・ライン１４３ａは負の動作ロジツクを用いて
おり、バス・ライン１４３ａ上の低いレベルが論
理値“１”を表わす。レジスタ・ステージ１４５
ａがバス・ライン１４３ａからの論理値“１”を
記憶している場合、トランジスタ１７１が導電状
態であり、トランジスタ１７３は非導電状態であ
る。これに対して、バス・ライン１４３ａからの
論理値“０”（高いレベル）を記憶している場合、
トランジスタ１７３が導電状態であり、トランジ
スタ１７１は非導電状態である。 トランジスタ１７１および１７３はエンハンス
メント形MOSFETトランジスタであり、トラン
ジスタ１７０および１７２はデプリーシヨン形
MOSFETトランジスタである。デプリーシヨン
形トランジスタ１７０および１７２のソース端子
は、それぞれのゲート端子に接続され、所要のプ
ルアツプ動作を与える。トランジスタ１７１のド
レイン端子とトランジスタ１７３のゲート端子の
相互接続およびトランジスタ１７３のドレイン端
子とトランジスタ１７１のゲート端子の相互接続
によつて所要の双安定動作が得られる。 レジスタ・ステージ１４４ａからの出力の導体
１６２はトランジスタ１７４および１７５から成
るインバータ回路の入力に接続される。トランジ
スタ１７４はデプリーシヨン形トランジスタであ
り、トランジスタ１７５はエンハンスメント形ト
ランジスタである。トランジスタ１７４のソース
はそのゲートに接続され、所要のプルアツプ動作
が得られる。トランジスタ１７４および１７５の
接続点はトランジスタ１７６および１７７で形成
するNAND回路の第１の入力を駆動する。すな
わち、この接続点はトランジスタ１７６のゲート
端子に接続される。このNAND回路の第２の入
力はトランジスタ１７７のゲート端子で示されて
いる。このゲート端子は導体１７８を介してＢク
ロツク・パルスのラインに接続され、レジスタ・
ステージ１４５ａのロードを制御する。また、レ
ジスタ・ステージ１４４ａの出力の導体１６２は
トランジスタ１７９および１７７で形成する
NAND回路の第１の入力に接続され、この
NAND回路の第２の入力はトランジスタ１７７
のゲート端子であり、導体１７８によつてＢクロ
ツク・パルスのラインに接続されている。 Ｂクロツク・パルスを受取る導体１７８がアク
テイブ（高いレベル）のとき、レジスタ・ステー
ジ１４５ａはレジスタ・ステージ１４４ａの出力
の導体１６２に現われるのと同じ論理値にセツト
され、この論理値はバス・ライン１４３ａに現わ
れる論理値と同じ値である。Ｂクロツク・パルス
の導体１７８が非アクテイブになると、この論理
値はレジスタ・ステージ１４５ａによつて記憶さ
れる。 例えば、導体１６２が低い電圧レベル（論理値
“１”にあるものとすれば、この低いレベルはト
ランジスタ１７５で反転され、トランジスタ１７
６のゲートに高い電圧値を与える。同時に、導体
１６２の低い電圧レベルはトランジスタ１７９の
ゲート端子に供給される。導体１７８が正のＢク
ロツク・パルスが現われている間にアクテイブに
なると、トランジスタ１７７は導電状態になり、
トランジスタ１７６はそのゲートの高いレベルに
よつて導電状態になる。これによつて、接続点１
８０からトランジスタ１７６および１７７を介し
て接地に至る電流経路が形成され、接続点１８０
は低い電圧レベルになる。接続点１８０の低い電
圧レベルによつて、双安定回路のトランジスタ１
７３は、それが導電状態であつた場合に、非導電
状態になる。同時に、トランジスタ１７９はその
ゲートの低い電圧レベルによつて非導電状態にな
る。トランジスタ１７３および１７９がオフの状
態になると、接続点１８１に高い電圧レベルが生
じる。この高い電圧レベルは双安定回路のトラン
ジスタ１７１のゲートに供給され、トランジスタ
１７１は、導電状態でなかつた場合に、導電状態
になる。 導体１７８上のＢクロツク・パルスが終了する
と、トランジスタ１７７は非導電状態になり、双
安定回路のトランジスタ１７１および１７３は、
導体１６２上の信号によつて影響されないように
分離される。トランジスタ１７７が非導電状態に
なる直前に存在していた論理状態は双安定回路の
トランジスタ１７１および１７３の相互結合によ
つて保持される。前記の例では、この論理値はバ
ス・ライン１４３ａ上の論理値“１”に対応し、
トランジスタ１７１の導電状態、トランジスタ１
７３の非導電状態によつて表わされる。 同様に、導体１７８上にＢクロツク・パルスが
表われている間に、導体１６２が高いレベル（バ
ス・ライン１４３ａ上の論理値“０”）であつた
場合、双安定回路のトランジスタ１７１および１
７３はバス・ライン１４３ａの論理状態“０”を
表わすようにセツトされる。これはトランジスタ
１７３の導電状態、トランジスタ１７１の非導電
状態によつて表わされる。 レジスタ・ステージ１４５ａの出力ライン１４
６および１４７はそれぞれ双安定回路の接続点１
８１および１８０に接続される。これらの出力ラ
イン１４６および１４７は第７図に示すようにＡ
デコーダ３７に接続される。出力ライン１４６お
よび１４７のどちらかが“真”のラインで、どち
らが“補数”のラインに指定されるかは、Ａデコ
ーダ３７で正論理または負論理のいずれが使用さ
れるかによる。正論理が使用される場合には、Ａ
デコーダ３７で、高いレベルが論理値“１”を表
わし、低いレベルが“０”を表わす。この場合、
出力ライン１４６が“真”のラインに指定され、
出力ライン１４７が“補数”のラインに指定され
る。勿論、これはバス・ライン１４３ａで使用さ
れた論理と反対の論理を表わす。 次に、バツフア・ステージ１４０ａの動作につ
いて説明する。第１サイクルPLA２４の内部タ
イミング・パルスＣ３が現われている間、ORア
レイ６３の出力ライン７４はトランジスタ１２２
を介して無条件に高いレベルに予備充電され、バ
ツフア・ステージ１４０ａのトランジスタ１５１
が導電状態になる。これによつて、トランジスタ
１５３はゲートが低いレベルになり、非導電状態
に保持される。同じＣ３の間にバス・ライン１４
３ａはレジスタ・ステージ１４４ａのトランジス
タ１６４を介して高いレベルに予備充電される。 第１サイクルPLA２４の内部タイミング・パ
ルスＣ４が現われている間に、有効化回路のトラ
ンジスタ１２６が導電状態になつて出力ライン７
４は有効化される。このＣ４の間に、第１サイク
ルPLA２４のANDアレイ６２からのプロダク
ト・ライン６４によつて駆動されるORアレイ６
３のトランジスタ１１６および１２０の状態に応
じて、出力ライン７４が低いレベルに放電を開始
することがある。トランジスタ１１６および１２
０のどちらかがＣ４の間に導電状態である場合に
は、出力ライン７４は放電され、そうでない場合
には、出力ライン７４は予備充電された高いレベ
ルのままである。 出力ライン７４がＣ４で有効化されている間
に、バツフア・ステージ１４０ａのトランジスタ
１５０のゲートはＣ４のパルスによつてアクテイ
ブになる。タイミング・パルスＣ４の最初でトラ
ンジスタ１５１は常に導電を開始するから、トラ
ンジスタ１５３のゲートは常に低いレベルで始ま
り、出力ライン７４が低いレベルに放電されない
限り、低いレベルを保持する。これに関連して、
トランジスタ１５０および１５１は、両者が同時
に導電状態になり、第２のトランジスタ１５１が
トランジスタ１５３のゲート端子の電圧レベルを
制御するように整合されている。従つて、出力ラ
イン７４がＣ４の間に放電されない場合、トラン
ジスタ１５０および１５１の両者が導電状態であ
つても、トランジスタ１５３は非導電状態を保持
する。これに対して、出力ライン７４がＣ４の間
に低いレベルに放電される場合、トランジスタ１
５１は非導電状態になり、トランジスタ１５３は
ゲートが高いレベルになつて導電状態になる。 第１サイクルPLA２４がPLA出力バス３６を
駆動するように選択されている場合、ストロー
ブ・パルスＳ１が第１サイクルPLA２４を有効
化する、ほぼＣ４の間にＳ１ストローブ・ライン
を介してトランジスタ１５２のゲート端子に供給
される。“ほぼ”と表現するのは、PLA内部タイ
ミング・パルスＣ４とストローブ・パルスＳ１の
間の調整ずれがありうるからである。また、スト
ローブ・パルスＳ１が現われている間にトランジ
スタ１５３が導電状態（出力ライン７４が放電さ
れて）である場合、バス・ライン１４３ａは直列
接続されたトランジスタ１５２および１５３を介
して接地され放電される。これに対して、Ｃ４の
間に出力ライン７４が高いレベルにある場合、ト
ランジスタ１５３は非導電状態のままで、このＣ
４の間にストローブ・パルスＳ１が現われても、
バス・ライン１４３ａの放電は生じない。その場
合、バス・ライン１４３ａは予備充電された高い
電位のままである。従つて、いずれの場合にも、
バス・ライン１４３ａ上の有効化された信号レベ
ルは出力ライン７４上の有効化された信号レベル
と同じである。出力ライン７４が高いレベルであ
れば、バス・ライン１４３ａも高いレベルであ
る。出力ライン７４が放電される場合、バス・ラ
イン１４３ａも放電される（もちろん、Ｃ４の間
にストローブ・パルスＳ１があるものとして）。 出力ライン７４を有効化するＣ４の間に現われ
るＡクロツク・パルスによつて、バス・ライン１
４３ａ上の信号レベルはレジスタ・ステージ１４
４ａにロードされる。このように、第１サイクル
PLAがストローブ・パルスＳ１によつて選択さ
れているものとすれば、出力ライン７４は有効化
され、バツフア・ステージ１４０ａのトランジス
タ１５０および１５１ならびにレジスタ・ステー
ジ１４４ａのトランジスタ１６０は同一のＣ４の
タイミング期間に導電状態になる。前に説明した
ように、バス・ライン１４３ａは前のＣ３のタイ
ミング期間に予備充電される。 バツフア・ステージ１４０ａのトランジスタ１
５１は常にＣ４のタイミング期間の最初に導電状
態になるから、トランジスタ１５３のゲートは常
に、出力ライン７４が低いレベルに放電されるま
で、低いレベルに保持される。これによつて、Ｃ
４の期間の最初にバス・ライン１４３ａが誤つて
放電されることはない。また、これによつて、ス
トローブ・パルスＳ１とタイミング・パルスＣ４
の間の調整ずれに対するバツフア・ステージ１４
０ａの感受性がなくなる。２つの事象の発生、す
なわちストローブ・パルスＳ１が出現し出力ライ
ン７４が放電するまで、バス・ライン１４３ａは
影響を受けない。このように、バツフア・ステー
ジ１４０ａの構成はバス・ライン１４３ａの確実
な出力を保証する。 PLAのバス・ラインの信号の有効化が２つの
接地されたソースMOSFET装置、すなわち
MOSFETトランジスタ１５２および１５３によ
る純粋な容量記憶素子（バス・ラインの固有容
量）の放電から成るので、このPLAバス結合機
構は非常にすぐれた過渡動作を提供する。この配
列は極めて高速な放電動作を行なう。 更に、このPLA出力バス結合機構の利点とし
て、バツフア・ステージ１４０ａの消費電力が最
小になる。１つには、出力ライン７４が低いレベ
ルのとき、バツフア・ステージ１４０ａでは直流
電力は消費されない。また、出力ラインが高いレ
ベルのときでも、トランジスタ１５０のゲートに
タイミング・パルスＣ４が現われる期間でのみバ
ツフア・ステージ１４０ａで直流電力が消費され
る。この期間は、タイミング・パルスＣ４の期間
が全期間の25％よりもいくらか少ないから、せい
ぜい全期間の25％よりもいくらか少ない。制御装
置１４ではこのようなバツフア・ステージが多数
使用されるから、消費電力の節減はかなり重要で
ある。 第３図に示すPLA出力バツフア３２，３３，
３４，４０，４１および４２の各々における個々
のバツフア・ステージは、第８図に示すバツフ
ア・ステージ１４０ａと同じ構成である。Ｌ１レ
ジスタ３５ａおよび４３ａの各々における個々の
レジスタ・ステージは第８図に示すレジスタ・ス
テージ１４４ａと同じ構成である。Ｌ２レジスタ
３５ｂおよび４３ｂの各々における個々のレジス
タ・ステージは第８図に示すレジスタ・ステージ
１４５ａと同じ構成である。 〔制御装置（第９図）の説明〕 第９図では、本発明に従つて構成されたデイジ
タル制御システムすなわち制御装置の第２実施例
の機能ブロツク図が示されている。第９図の制御
装置は第１図のデータ・プロセツサの制御装置１
４として使用することができる。第９図の制御装
置は第３図の制御装置に比し、構成および動作は
大体同じであるが、主要な相違は第９図の制御装
置はより多数のPLAを使用していることである。
関連する相違点は下記の説明で示す。第９図に示
す構成のすべては、恐らくはクロツク発生装置１
５の一部または全部を除いて、１つの同じLSIチ
ツプ上に形成される。 第９図の制御装置は、PLA機構の第１および
第２のセツトを含み、各々のPLA機構は実行さ
れるプロセツサ命令に応答し、前記命令を実行す
るのに必要な少なくとも１つのマイクロワードを
生成する。PLA機構の第１のセツトは第１サイ
クルPLA２０１、有効アドレス・デコードPLA
２０２および２０３ならびに実行デコードPLA
２０４および２０５を含む。簡略化のため、これ
らのPLAはそれぞれ、頭字語でP1、PAA、
PAC、PXAおよびPXCと呼ばれる。PLA機構の
第２のセツトは第２サイクルPLA２０６、有効
アドレスデコードPLA２０７および２０８なら
びに実行デコードPLA２０９および２１０を含
む。同様に、これらのPLAはそれぞれ頭字語で
P2、PAB、PAD、PXBおよびPXDと呼ばれる。 これらのPLA２０１乃至２１０はダイナミツ
クすなわちクロツクPLAで、それぞれ第５図に
示されたPLAと一般的に同じ構成であり、その
内部動作を制御する内部クロツク・パルスＣ１，
Ｃ２，Ｃ３およびＣ４を用いる。 更に、第９図の制御装置は第１および第２の制
御機構を含み、それぞれがPLA機構の第１およ
び第２のセツトからマイクロワードを受取り、
各々のマイクロワードに対し、データ・プロセツ
サの動作を制御する少なくとも１つの制御点信号
を生成する。第１の制御機構はＡ―L1制御レジ
スタ２１１、Ａ―L2制御レジスタ２１２および
Ａデコーダ２１３を含み、PLA２０１乃至２０
５の第１セツトから第1PLA出力バス２１４を介
してマイクロワードを受取る。第２の制御機構は
Ｂ―L1制御レジスタ２１５、Ｂ―L2制御レジス
タ２１６およびＢデコーダ２１７を含み、PLA
２０６乃至２１０の第２のセツトから第2PLA出
力バス２１８を介してマイクロワードを受取る。 また、第９図の制御装置は第１のマルチプレツ
クス回路を含み、第１セツトのPLA２０１〜２
０５の異なる１つから第１の制御機構（２１１〜
２１３）へマイクロワードを１回に１つ転送す
る。第１のマルチプレツクス回路は複数の選択動
作可能な出力バツフアとして動作するゲート群２
２１〜２２５を含み、それぞれのPLA２０１乃
至２０５の出力を第1PLA出力バス２１４を介し
てＡ―L1制御レジスタ２１１の入力に個々に結
合する。これらのバツフアすなわちゲート群２２
１〜２２５は、Ａデコーダ２１３の出力から得ら
れたPLAストローブS1、SAA、SAC、SXAおよ
びSXCのそれぞれによつて選択、イネーブルさ
れる。ストローブ信号ラインＳ１、SAA、SAC、
SXAおよびSXCの中の１つだけが与えられたマ
イクロワード・サイクルの間にアクテイブ化され
る。アクテイブ化される特定のストローブ・ライ
ンはＡ―L2制御レジスタ２１２に駐在するマイ
クロワードのPLAストローブ・フイールドのコ
ーデイングによつて決定される。 更に、第９図の制御装置は第２のマルチプレツ
クス回路を含み、第２セツトのPLA２０６〜２
１０の異なる１つから第２の制御機構２１５〜２
１７へマイクロワードを１回に１つ転送する。第
２のマルチプレツクス回路は複数の選択動作可能
な出力バツフアとして動作するゲート群２２６〜
２３０を含み、それぞれのPLA２０６〜２１０
の出力を第2PLA出力バス２１８を介してＢ―L1
制御レジスタ２１５の入力に個々に結合する。こ
れらのバツフアすなわちゲート群２２６〜２３０
は、Ｂデコーダ２１７の出力から得られたPLA
出力ストローブS2、SAB、SAD、SXBおよび
SXDのそれぞれによつて選択、イネーブルされ
る。ストローブ信号ラインS2、SAB、SAD、
SXBおよびSXDの中の１つだけが与えられたマ
イクロワード・サイクルの間にアクテイブ化され
る。アクテイブ化される特定のストローブ・ライ
ンは、その特定の制御サイクルでＢ―L2制御レ
ジスタ２１６に駐在するマイクロワードのPLA
ストローブ・フイールドのコーデイングによつて
決定される。 更に、第９図の制御システムは第３のマルチプ
レツクス回路を含み、第１制御機構２１１〜２１
３によつて生成された制御点信号を、第２制御機
構２１５〜２１７によつて生成された制御点信号
とインタリーブし、それによつてこれらの２つの
制御機構はデータ・プロセツサの動作の制御を交
互に行なうことができる。第３のマルチプレツク
ス回路はＡデコーダに対する複数ステージのＡゲ
ート群２３１およびＢデコーダ２１７に対する複
数ステージのＢゲート群２３２を含む。Ａゲート
群２３１はクロツク発生装置１５からの正のＡク
ロツク・パルスによつて周期的にイネーブルさ
れ、Ｂゲート群２３２はクロツク発生装置１５か
らの正のＢクロツク・パルスによつて周期的にイ
ネーブルされる。従つて、Ａデコーダ２１３から
の制御点信号はＡクロツク・パルスの期間にデー
タ・プロセツサを制御し、Ｂデコーダ２１７から
の制御点信号はＢクロツク・パルスの期間にデー
タ・プロセツサを制御する。このように、２つの
デコーダ２１３および２１７からの制御点信号は
データ・プロセツサを交互に制御するようにイン
タリーブされる。 第３図の実施例のように、第１および第２サイ
クルPLA２０１および２０６は第１図のデー
タ・プロセツサの命令レジスタ２０から直接に駆
動されるので、新しいプロセツサ命令に極めて迅
速に応答できる。これに対して４つの有効アドレ
ス・デコードPLA２０２，２０３，２０７およ
び２０８は、有効アドレス・エンコードPLA２
３３およびレジスタ２３４を介して、プロセツサ
命令に従属する入力を受取る。簡略化のため、有
効アドレス・エンコードPLA２３３はスタテイ
ツクPLAであるものとする。バス２１を介して
受取つたプロセツサ命令に応答して、有効アドレ
ス・エンコードPLA２３３は、バス２１を介し
て有効アドレス・エンコードPLA２３３の入力
に供給された、プロセツサ命令が有するよりも少
ないビツト数を有する命令識別（ID）番号を生
成する。この命令ID番号はＢデコーダ２１７の
出力から適当な瞬間に得られた再開始パルスＳ０
によつてレジスタ２３４にロードされる。レジス
タ２３４の命令ID番号は、有効アドレス・デコ
ードPLA２０２，２０３，２０７および２０８
の各々にあるANDアレイ部分の入力の第１のセ
ツトに並列に供給される。 有効アドレス・シーケンス・カウンタ２３５お
よびレジスタ２３６は有効アドレス・デコード
PLA２０２，２０３，２０７および２０８の
ANDアレイ部分の入力の第２のセツトに番号信
号のシーケンスを供給する。有効アドレス・シー
ケンス・カウンタ２３５はレジスタ２３４に加え
られた同じ再開始パルスＳ０によつて０にリセツ
トされる。有効アドレス・デコードPLAから必
要とされるマイクロワード数に応じて、有効アド
レス・シーケンス・カウンタ２３５はＢデコーダ
２１７から得られたストローブ・パルスSABに
よつて１回またはそれよりも多くの回にわたつて
増分される。有効アドレス・シーケンス・カウン
タ２３５のシーケンス・カウント値は有効アドレ
ス・デコードPLA２０２および２０７の入力の
第２のセツトに直接供給され、他の２つの有効ア
ドレス・デコードPLA２０３および２０８の入
力の第２のセツトに対しては、レジスタ２３６を
介して供給される。レジスタ２３６は再開始パル
スＳ０によつて０にリセツトされ、Ａデコーダ２
１３から得られたストローブ・パルスSACによ
つて有効アドレス・シーケンス・カウンタ２３５
からのシーケンス・カウント値がレジスタ２３６
にロードされる。 ４つの実行デコードPLA２０４，２０５，２
０９および２１０は同様に、実行エンコード
PLA２３７および実行シーケンス・カウンタ２
３８によつて駆動される。実行エンコードPLA
２３７によつて命令ID番号が生成され、再開始
パルスＳ０によつてレジスタ２３９にロードされ
る。この命令ID番号は実行デコードPLA２０４，
２０５，２０９および２１０の各々の第１の入力
に供給される。実行シーケンス・カウンタ２３８
は再開始パルスＳ０によつて０にリセツトされ、
Ｂデコーダ２１７から得られるストローブ・パル
スSXBによつて１回またはそれよりも多くの回
にわたつて増分される。実行シーケンス・カウン
タ２３８のシーケンス・カウント値は実行デコー
ドPLA２０４および２０９の第２の入力に直接
に供給されるとともに、レジスタ２４０を介して
他の２つの実行デコードPLA２０５および２１
０の第２の入力に供給される。本実施例において
も、実行エンコードPLA２３７はスタテイツク
PLAであるものとする。 それぞれのダイナミツクPLA２０１〜２１０
の各々の内部タイミング・パルスＣ１，Ｃ２，Ｃ
３およびＣ４はPLAクロツク・ロジツク２４２
で生成されたPLAクロツク信号PC１〜PC１６か
ら得られる。PLAクロツク信号PC１〜PC１６の
中の特定の４つの信号から成るセツトが第３表に
示すようにPLA２０１〜２１０の各々に供給さ
れる。第３表で、例えば、第１サイクルPLA（Ｐ
１）はPLAクロツク信号PC１〜PC４を受取る。
PLAクロツク信号PC１乃至PC４はそれぞれ、Ｐ
１で必要な内部タイミング信号Ｃ１乃至Ｃ４を供
給する。 PLAクロツク・ロジツク２４２は各種のPLA
出力ストロープS1、S2、SAA、SAB、SAC、
SAD、SXA、SXB、SXCおよびSXDを入力信号
として受取り、更に、クロツク発生装置１５から
の正のＡおよびＢクロツク・パルスならびにＢデ
コーダ２１７からの再開始パルスＳ０を入力信号
として受取る。PLAクロツク・ロジツク２４２
はこれらの入力信号を使用する各種の組合せ論理
回路を含み、PLAクロツク信号PC１〜PC１６を
生成する。PLAクロツク信号PC１〜PC１６の
各々を生成するPLAクロツク・ロジツク２４２
の内部における組合せ論理が第４表に示されてい
る。第４表で、“ドツト”記号はANDを表わし、
“＋”記号はORを表わす。第９図の実施例の
PLAクロツク信号PC１〜PC９は第３図の実施例
のPLAクロツク信号PC１〜PC９の生成と同様の
方法で生成される。 第１０図は、第１図の命令レジスタ２０に駐在
するプロセツサ命令の各々に対し、第９図の制御
装置で生成される制御ワードすなわちマイクロワ
ード・シーケンスの全体の姿を表わす。第１０図
における各々のブロツクはマイクロワードを表わ
す。ブロツク内の頭字語はそのマイクロワードが
得られたPLA２０１乃至２１０の特定の１つの
頭字語と一致する。各々のプロセツサ命令の第１
および第２のマイクロワードＰ１およびＰ２はそ
れぞれ、第１および第２サイクル制御PLA２０
１および２０６によつて与えられる。その後のマ
イクロワードPAA、PAB、PAC、PAD、PAA、
PAB、………は有効アドレス・デコードPLA２
０２，２０３，２０７および２０９によつて与え
られる。一般に、有効アドレス・マイクロワード
は操作される単数または複数のオペランドに対す
る有効アドレスの計算を実行し、前記オペランド
を主記憶装置１２から取出すのに使用される。 有効アドレスを計算するマイクロワード・シー
ケンスの完了に続いて、実行デコードPLA２０
４，２０５，２０９および２１０が動作し、“実
行”マイクロワードPXA、PXB、PXC、PXD、
PXA、PXB、………のシーケンスを生成する。
これらのマイクロワードは一般に、プロセツサ命
令を“実行”する、言い換えれば所要のオペラン
ドの操作すなわちプロセツサ命令によつて要求さ
れた操作を実行するように作用する。オペランド
操作後、最後のいくつかの“実行”マイクロワー
ドが段取り作業を実行するのに使用されることが
ある。段取り作業は全マイクロワード・シーケン
スを完了し、次のプロセツサ命令に備えるのに実
施を必要とすることがある。 一般に、シーケンス全体の有効アドレス部分の
正確なマイクロワード数はプロセツサ命令ごとに
異なる。同様に、シーケンス全体の実行部分の正
確なマイクロワード数もプロセツサ命令ごとに異
なる。有効アドレス・セグメントのＡデコーダ２
１３を駆動する最後のマイクロワード、第１０図
ではマイクロワード２４５はPLAストローブ
SXAを生成し、Ａデコーダ２１３の次のマイク
ロワードのソースであるPXA（実行デコードPLA
２０４）を選択する。同様に、有効アドレス・セ
グメントのＢデコーダ２１７を駆動する最後のマ
イクロワード、第１０図ではマイクロワード２４
６はPLAストローブSXBを生成し、Ｂデコーダ
２１７に次のマイクロワードを供給するPXB（実
行デコードPLA２０９）を選択する。これによ
つて、マイクロワード・シーケンスの有効アドレ
ス・セグメントから実行セグメントへの切換が行
なわれる。その後、実行セグメントの最後の２つ
のマイクロワードまでは、各々の実行デコード
PLAからのマイクロワードはPLAストローブを
生成し、生成されたPLAストローブはそれぞれ
の制御レジスタおよびデコーダ機構に対してマイ
クロワードを供給する次の実行デコードPLAを
選択する。実行セグメントの最後のＡデコーダ・
マイクロワード、第１０図ではマイクロワード２
４７はPLAストローブＳ１を生成し、Ｐ１（第
１サイクルPLA２０１）を選択する。同様に、
実行セグメントの最後のＢデコーダ・マイクロワ
ード、第１０図ではマイクロワード２４８は
PLAストローブＳ２を生成し、Ｐ２（第２サイ
クルPLA２０６）を選択する。このように、現
在のプロセツサ命令の最後の２つのマイクロワー
ドが、次に実行されるプロセツサ命令の最初の２
つのマイクロワードのソースを選択する。 有効アドレス・マイクロワードと実行マイクロ
ワードによつて与えられたプロセツサ制御動作の
間の差異は極立つたものではない。例えば、ある
プロセツサ命令において、有効アドレスを計算す
るマイクロワードのあるものは実際には実行機能
と分類する方がより適切な機能を実行することが
ある。他のケースでは、実行マイクロワードのあ
るものは有効アドレス機能と分類する方がより適
切な機能を実行することがある。厳密な機能分類
を固守しないのは、アドレスおよび実行デコード
PLAのすべてが大体同じ物理的な大きさを有す
るようにマイクロワードを均一に分布するためで
ある。これによつて、これらのPLAのどれをと
つても、大きさが他のPLAよりもずつと大きく
なることはない。 〔再開始およびリフレツシユ回路（第１１図）の
説明〕 第１１図では、第９図の制御装置のPLAクロ
ツク・ロジツク２４２とともに使用されることが
ある再開始回路およびリフレツシユ回路が示され
る。ダイナミツクPLA２０１〜２１０の動作を
再開始するためPLAクロツク・ロジツク２４２
に供給される１組の再開始クロツク・パルスRS
１〜RS５を生成するようにアクテイブ化される
“再開始装置”２５０によつて再開始回路は表わ
される。再開始クロツク・パルスRS１〜RS５は
第１２図のタイミング図に示される。これらのパ
ルスの各々はバス２５１の個々の出力ライン上に
生成され、PLAクロツク・ロジツク２４２に送
られる。これらの開始クロツク・パルスの各々は
PLAクロツク・ロジツク２４２にある組合せ論
理回路のそれぞれに供給される。再開始クロツ
ク・パルスRS１〜RS５の各々は、PLAクロツ
ク・パルスPC１〜PC５を生成する５つの組合せ
論理回路のそれぞれに供給される。 再開始回路は入力ライン２５２に再開始信号を
加えることによつてアクテイブ化される。これに
応答して、再開始装置２５０は第１２図に示すよ
うな５個の再開始クロツク・パルスを１組生成す
る。再開始信号によつて、再開始装置２５０にお
けるカウンタがクロツク発生装置１５ａからこの
カウンタに供給されるＡおよびＢクロツク・パル
スのカウントを開始する。再開始装置２５０にお
けるデコーダ回路は前記カウンタの５連続カウン
トに応答し、第１２図に示すように、５再開始ク
ロツク・ラインRS１〜RS５を連続してアクテイ
ブにする。このアクテイブ化は第１２図に示すよ
うにＡおよびＢクロツク・パルスと同期され、再
開始パルスRS１はＢクロツクで現われ、RS２は
Ａクロツクで現われるというように、各々の再開
始パルスはＡクロツクとＢクロツクで交互に現わ
れる。 第４図のタイミング図は第９図の制御装置に対
しても有効であり、再開始パルスRS１はPLAク
ロツク・パルスPC１を生成し、RS２はPC２を
生成する。RS３〜RS５も同様にPC３〜PC５を
それぞれ生成する。第４図の下部に示されている
“PLA内部タイミング”によつて、第９図の第１
および第２サイクルPLA２０１および２０６の
完全な有効化が行なわれる。また、それによつ
て、PAA、PABおよびPAC２０２，２０７およ
び２０３における有効化プロセスが開始される。
これらのPLAはそれぞれ、第４図のAP，BPお
よびCPのPLAに対応する。第１２図においてＴ
１で指定された時間は、第４図においてプロセツ
サ命令のマイクロワード・シーケンスの開始を示
す境界線に対応する。この点から、PLAクロツ
クはマイクロワード自身によつて生成された
PLAストローブ・パルスによつて生成される。 また、再開始装置２５０は第９図の制御装置に
ある制御レジスタ２１１，２１２，２１５および
２１６の各々にライン２５３を介してリセツト信
号を供給し、再開始装置２５０が再開始クロツ
ク・パルスRS１〜RS５を生成している間にPLA
ストローブ・パルスが生成されないように前記制
御レジスタをクリアする。また、再開始パルス
RS４がＰ１（第１サイクルPLA２０１）の出力
のゲート群２２１のストローブ入力端子Ｓ１にラ
イン２５４を介して供給され、ライン２５４はス
トローブ・ラインＳ１とOR結合される。これに
よつて、ゲート群２２１は第１サイクルPLA２
０１の出力（この時点で有効）をＡ―L1制御レ
ジスタ２１１に転送できる。同様に、再開始パル
スRS５もライン２５５を介してＰ２（第２サイ
クルPLA２０６）の出力のゲート群２２６のス
トローブ入力端子Ｓ２に供給される。言い換えれ
ば、ライン２５５はストローブ・ラインＳ２と
OR結合される。これによつて、ゲート群２２６
は第２サイクルPLA２０６の有効出力をＢ―L1
制御レジスタ２１５に転送できる。 再開始装置２５０の入力ライン２５２に加えら
れた再開始信号は、例えば、プロセツサの最初の
開始または診断の為のプロセツサのリセツト等で
通常、データ・プロセツサによつて生成される様
な、所謂“パワーオン・リセツト”信号、または
所謂“システム・リセツト”信号であることがあ
る。“システム・リセツト”型の再開始信号はま
た、フエイルした命令の再試行のために、ハード
ウエア・エラーによつて生じた割込に続いて、デ
ータ・プロセツサによつて生成されることがあ
る。 データ・プロセツサの正常な動作の間は、Ａお
よびＢデコーダ２１３および２１７によつて生成
されたストローブ・パルスＳ１〜SXDによつて
十分にタイミングがとられたPLAクロツク・パ
ルスPC１〜PC１６がそれぞれのダイナミツク
PLA２０１〜２１０に供給され、ダイナミツク
PLAの容量性出力ステージの放電を原因として
マイクロワード・ビツト値が失われたり、損なわ
れたりする問題はない。PLA出力ステージの放
電時定数は十分に長く、制御装置の正常な動作の
間に問題は生じない。 データ・プロセツサの種類によつては、プロセ
ツサの主要なデータ・フロー部分の動作を一時的
に中断させたい場合がある。これは制御装置の動
作を一時的に中断することによつて行なわれる。
このような状況は、例えば、主記憶装置または
Ｉ／Ｏチヤネル装置がメイン・データ・フロー装
置と無関係に、ある動作を実行できるデータ・プ
ロセツサで生じることがある。その場合、主記憶
装置またはＩ／Ｏチヤネル装置が関連動作を完了
するのを待つため、時にはデータ・フロー装置を
一時的に停止させることが望ましい。 第９図の制御装置の動作が中断されていると
き、新しいPLAクロツク・パルスPC１〜PC１６
がダイナミツクPLA２０１〜２１０に供給され
ることはない。このアイドル状態が続く時間が長
すぎる場合（数ミリ秒のオーダー）、ダイナミツ
クPLAの容量性出力ステージは放電し、出力信
号の信頼性は失われる。比較のため、第４図およ
び第１６図に示す基本マイクロワード・サイクル
タイムが、例えば50ナノ秒とすると、１マイクロ
秒は20マイクロワード・サイクルに相当する。 制御装置の動作が、動作の一時的な中断の後に
再開されるとき、中断されたときと同じ点で動作
が再開されることが望ましい。言い換えれば、例
えば、動作が特定のプロセツサ命令のマイクロワ
ード６の終了時に中断された場合、前記命令のマ
イクロワード７で動作が再開されることが望まし
い。そのためには、ダイナミツクPLA２０１〜
２１０の出力の有効性を保持することが必要であ
るから、第１１図のリフレツシユ回路が制御装置
の動作が中断している間アクテイブ状態を保持
し、バーストすなわちリフレツシユ・クロツク信
号のシーケンスがPLAクロツク・ロジツク２４
２に周期的に供給され、ダイナミツクPLA２０
１〜２１０のそれぞれがリフレツシユされる。本
実施例では、このリフレツシユ回路はリフレツシ
ユ・タイムアウト・カウンタ２５６およびリフレ
ツシユ・クロツク・カウンタ／デコーダ２５７を
含む。 データ・プロセツサはライン２５８に“ストツ
プCPU”信号を加えることによつて停止される。
この信号は、マスタCPUクロツク発生装置２６
０の出力に接続されている対のストツプCPUゲ
ート回路２５９にも供給される。装置２５９およ
び２６０は第９図に示すクロツク発生装置１５の
変形であるクロツク発生装置１５ａを構成する。
その変更はストツプCPUゲート回路２５９の付
加である。言い換えれば、第１１図のクロツク発
生装置１５ａは第９図のクロツク発生装置に相当
し、第９図の各種の装置に基本的なＡおよびＢク
ロツク信号を供給する。 ライン２５８上に現われるストツプCPU信号
によつてストツプCPUゲート回路２５９はデイ
スエーブルされる。第９図の制御装置へのＡおよ
びＢクロツク信号の供給はそれによつて停止さ
れ、制御装置１４はその時点で凍結される。すな
わち、制御装置１４の動作は停止され、停止され
た時点で存在していた各種の信号状態は保持され
る。制御装置１４はデータ・フロー装置１１に制
御点信号を与えるから、データ・フロー装置１１
も停止される。 ライン２５８上に現われるストツプCPU信号
によつてリフレツシユ・タイムアウト・カウンタ
２５６は動作を開始し、マスタCPUクロツク発
生装置２６０からのＸおよびＹクロツク・パルス
のカウントを開始する。所定の期間、例えば２マ
イクロ秒の終りで、リフレツシユ・タイムアウ
ト・カウンタ２５６はライン２６１上に出力信号
を生成する。この信号は“開始”信号と呼ばれ
る。 ライン２６１上に開始信号が現われると、リフ
レツシユ・クロツク・カウンタ／デコーダ２５７
の内部動作が開始される。ライン２６１上の開始
信号に応答して、リフレツシユ・クロツク・カウ
ンタ／デコーダ２５７は連続する９個のリフレツ
シユ・クロツク・パルスRF１〜RF９のバースト
を生成する。これらのリフレツシユ・クロツク・
パルスの大体の形態は第１３図に示される。これ
らのパルスの各々の持続期間は、例えば、50ナノ
秒である。これらのパルスはバス２６２の個々の
出力ラインを介してPLAクロツク・ロジツク２
４２に供給され、PLAクロツク・ロジツク２４
２のPLAクロツク出力ラインPC１〜PC１６のそ
れぞれにリフレツシユ・クロツク・パルスを生成
する。また、リフレツシユ・クロツク・カウン
タ／デコーダ２５７はライン２６３を介して
PLAクロツク・ロジツク２４２に“リフレツシ
ユ・ノツト・ビジー”信号を供給し、PLAクロ
ツク・ロジツク２４２の通常はPLAストロー
ブ・パルスＳ１〜SXDに応答する部分をデイス
エーブルする。 第１３図に示すリフレツシユ・クロツク・パル
スRF１〜RF９のセツトが生成された後、リフレ
ツシユ・クロツク・カウンタ／デコーダ２５７は
ライン２６４を介してリフレツシユ・タイムアウ
ト・カウンタ２５６にリセツト信号を供給する。
これによつて、リフレツシユ・タイムアウト・カ
ウンタ２５６はリセツトされ、ライン２５８上に
ストツプCPU信号が依然として存在している場
合に、もう１つの２マイクロ秒の期間のカウント
を開始する。ライン２８上にストツプCPU信号
がアクテイブのままで存在している限り、リフレ
ツシユ・タイムアウト・カウンタ２５６は２マイ
クロ秒の期間のカウントを続行し、各々の２マイ
クロ秒の期間が終るごとに開始信号をライン２６
１上に生成する。このようにして、２マイクロ秒
ごとにリフレツシユ・クロツク・カウンタ／デコ
ーダ２５７はリフレツシユ・クロツク・パルス
RF１〜RF９のバーストを生成する。これらのリ
フレツシユ・クロツク・パルスによつてダイナミ
ツクPLA２０１〜２１０はリフレツシユされる。 ライン２５８上からストツプCPU信号が消え
ると、リフレツシユ・タイムアウト・カウンタ２
５６はデイスエーブルされ、開始信号はリフレツ
シユ・クロツク・カウンタ／デコーダ２５７に供
給されなくなる。また、ライン２５８上からスト
ツプCPU信号が消えると、ストツプCPUゲート
回路はイネーブルされ、ＡおよびＢクロツク信号
の第９図の制御装置への供給を再開する。それに
よつて、第９図の制御装置は通常の動作を再開す
る。 〔PLAクロツク・ロジツク回路（第１４〜２９
図）の説明〕 第１４図乃至第２９図では、第９図および第１
１図のPLAクロツク・ロジツク２４２を構成す
る個々の組合せロジツク回路の構成が詳細に示さ
れる。PLAクロツク・パルス・ラインPC１〜PC
１６の各々に個々の組合せロジツク回路があり、
これらの回路はそれぞれ、第１４図乃至第２９図
に個々に示される。第１４図乃至第２９図の組合
せロジツク回路の動作は極めて自明であり、特に
説明を必要としないが、便宜上第１４図のPC１
の回路の動作について、いくらか詳細な説明を行
なう。 第１４図で、再開始クロツクRS１のライン２
５１ａおよびリフレツシユ・クロツクRF１のラ
イン２６２ａは通常は非アクテイブである。本実
施例では、これはそれらのラインが通常は低い信
号レベルであることを意味する。これに対して、
リフレツシユ・ノツト・ビジーのライン２６３は
通常はアクテイブで高い信号レベルである。第９
図のＢゲート群２３２からのストローブ信号Ｓ０
およびＳ２のラインはそれぞれのインバータ回路
すなわちNOT回路２７０および２７１を介して
AND回路２７２に接続されている。クロツク発
生装置１５ａからのＢクロツク・パルスはライン
２７３を介してAND回路２７２の第３の入力に
供給される。AND回路２７２の出力は第４表に
示すPLAクロツクPC１のクロツク・ロジツク機
能を表わす。このように、ライン２７３上の各々
のＢクロツク・パルスは、ストローブ信号Ｓ０お
よびＳ２がない限り、AND回路２７２の出力に
パルスを生成する。 AND回路２７２の出力に現われたパルスはOR
回路２７４を介してAND回路２７５の第１の入
力に供給される。クロツク発生装置１５ａからの
Ｂクロツクはまた、ライン２７６を介してAND
回路２７５に供給される。“リフレツシユ・ノツ
ト・ビジー”のライン２６３が通常の高い信号レ
ベルにあるものとすると、AND回路２７２の出
力に現われるパルスのセツトに対応するパルスの
セツトがAND回路２７５の出力に生成される。
これらのパルスはOR回路２７７を介してPC１ク
ロツク・ラインに供給され、第３表に示すよう
に、Ｐ１（第１サイクルPLA２０１）のＣ１ク
ロツク端子に供給される通常のPLAクロツク・
パルスPC１を、このラインに与える。 再開始装置２５０がアクテイブの場合、再開始
クロツク・パルスRS１はライン２５１ａ、OR回
路２７４、AND回路２７５およびOR回路２７７
を経てPC１クロツク・ラインに供給される。リ
フレツシユ・クロツク・カウンタ／デコーダ２５
７がアクテイブで、リフレツシユ・クロツク・パ
ルスを生成する動作をしている場合、“リフレツ
シユ・ノツト・ビジー”のライン２６３は低い信
号レベルになる。これによつてAND回路２７５
はデイスエーブルされ、AND回路２７２または
再開始装置２５０によつて生成されたクロツク・
パルスは経路を遮断される。この場合、リフレツ
シユ・パルスRF１は、第１サイクルPLA２０１
のリフレツシユの部分を与えるため、ライン２６
２ａおよびOR回路２７７を介してPC１クロツ
ク・ラインに供給される。 第１５図乃至第２９図のPC２乃至PC１６クロ
ツク回路はそれぞれ、第４表で与えられたPLA
クロツク・ロジツクのそれぞれの部分を実行す
る。再開始クロツク・パルスRS１乃至RS５はそ
れぞれ、第１４図乃至第１８図のPC１乃至PC５
クロツク回路に、かつこれらの回路にのみ供給さ
れる。リフレツシユ・クロツク・パルスRF１乃
至RF９はそれぞれ、第１４乃至第２２図のPC１
乃至PC９クロツク回路に供給される。リフレツ
シユ・クロツク・パルスRF３乃至RF９はまた、
第２３図乃至第２９図のPC１０乃至PC１６クロ
ツク回路にそれぞれ供給される。ライン２６３上
の“リフレツシユ・ノツト・ビジー”信号はPC
１乃至PC１６クロツク回路のすべてに供給され
る。 注意すべき点はPLAクロツク・ロジツク２４
２は組合せロジツク回路のみを含むことである。
当業者には周知のように、第１４図乃至第２９図
で示すANDおよびOR回路の代りに等価的な他の
形式の組合せロジツク回路を用いることがある。 第３図の実施例のPLAクロツク・ロジツク機
構６０は第１４図乃至第２９図に示すのと同様に
構成されることがあるが、いうまでもなく、第３
図の実施例では第１４図乃至第２２図のPC１乃
至PC９の回路のみが使用される。
【表】
【表】
【表】
第１図は本発明を実施しうるデイジタル・デー
タ・プロセツサまたはデイジタル・コンピユータ
の機能ブロツク図、第２図は第１図のデータ・プ
ロセツサの動作を説明するのに用いられるタイミ
ング図、第３図は本発明に従つて構成され、かつ
第１図のデータ・プロセツサの制御装置として使
用しうるデイジタル制御装置の第１実施例の機能
ブロツク図、第４図は第３図の制御装置の動作を
説明するのに用いられるタイミング図、第５図は
第３図の各種のダイナミツクPLAの各々の代表
的な構成形式の詳細を示す図、第６図は第５図の
PLAの動作を説明するのに用いられるタイミン
グ図、第７図は第３図の制御装置におけるPLA
出力バツフア、PLA出力バスおよび制御レジス
タの構成の詳細を示す図、第８図は第７図の
PLA出力バツフア・ステージの１つ、L1制御レ
ジスタ・ステージの１およびL2制御レジスタ・
ステージの１つの代表的な構成形式を詳細に示す
図、第９図は本発明に従つて構成され、かつ第１
図のコンピユータの制御装置として使用しうるデ
イジタル制御装置の第２実施例の機能ブロツク
図、第１０図は第９図の制御装置の制御ワードの
代表的なシーケンスを示すタイミング図、第１１
図は第９図のPLAクロツク・ロジツクとともに
使用されることがある一定の再開始回路および一
定のリフレツシユ回路を示す機能ブロツク図、第
１２図は第１１図の再開始回路によつて生成され
るPLA再開始クロツク信号の代表的な形式を示
すタイミング図、第１３図は第１１図のリフレツ
シユ回路によつて生成されるPLAリフレツシ
ユ・クロツク信号の代表的な形式を示すタイミン
グ図、第１４図乃至第２９図は第９図のPLAク
ロツク・ロジツクで、異なるPLAクロツク信号
PC１乃至PC１６を生成するのに用いられる、異
なる個々の組合せ論理回路の構成を示す図であ
る。 １０…データ・プロセツサ、１１…データ・フ
ロー装置、１２…主記憶装置、１３…Ｉ／Ｏ装
置、１４…制御装置、１５，１５ａ…クロツク発
生装置、１６，１７，１８…制御ライン、１９…
Ｉ／Ｏバス、２０…命令レジスタ、２１…バス、
２２…制御ライン、２４…第１サイクルPLA、
２５…第２サイクルPLA、２６…Ａデコード
PLA、２７…ＢデコードPLA、２８…Ｃデコー
ドPLA、２９…ＤデコードPLA、３０…Ａゲー
ト群、３１…Ｂゲート群、３２，３３，３４…
PLA出力バツフア、３５…Ａ制御レジスタ機構、
３５ａ…Ｌ１レジスタ、３５ｂ…Ｌ２レジスタ、
３６…PLA出力バス、３７…Ａデコーダ、４０，
４１，４２…PLA出力バツフア、４３…Ｂ制御
レジスタ機構、４３ａ…L1レジスタ、４３ｂ…
L2レジスタ、４４…PLA出力バス、４５…Ｂデ
コーダ、４６…制御ライン群、４７，４８…制御
点ライン、４９…共有制御点ライン、５０，５１
…制御点ライン、５２，５３…複数ライン・バ
ス、５４…制御点ライン、５５…エンコード
PLA、５６…バス、５７…シーケンス・カウン
タ、５８，５９…バツフア・レジスタ、６０…
PLAクロツク・ロジツク機構、６１…出力バス、
６２…ANDアレイ、６３…ORアレイ、６４，６
５，６６，６７…プロダクト・ライン、６８，６
９，７０，７１，７２，７３…入力ライン、７
４，７５，７６，７７…出力ライン、８０，８
１，８２，８３，８４，８５…トランジスタ、８
６…ビツト分割回路、８７…有効化回路、８８…
入力ライン、８９、９０、９１…インバータ、９
２，９３…出力ライン、９４，９５，９６，９７
…トランジスタ、１００，１０１，１０２，１０
３，１０４，１０５，１０６，１０７，１０８…
トランジスタ、１１０，１１１，１１２，１１３
…トランジスタ、１１４，１１５…トランジス
タ、１１６，１１７，１１８，１１９，１２０，
１２１…トランジスタ、１２２，１２３，１２
４，１２５…トランジスタ、１２６，１２７…ト
ランジスタ、１３０，１３１，１３２，１３３…
出力バツフア、１３４…ストローブ・ライン、１
３５，１３６，１３７…出力ライン、１３５ａ〜
１３５ｎ…出力ライン、１４０ａ〜１４０ｎ…バ
ツフア・ステージ、１４１ａ〜１４１ｎ…バツフ
ア・ステージ、１４２ａ〜１４２ｎ…バツフア・
ステージ、１４３ａ〜１４３ｎ…バス・ライン、
１４４ａ〜１４４ｎ…レジスタ・ステージ、１４
５ａ〜１４５ｎ…レジスタ・ステージ、１４６，
１４７…出力ライン、１５０，１５１，１５２，
１５３…トランジスタ、１５４…接続点、１５
５、１５６…導体、１６０…トランジスタ、１６
１，１６２，１６３…導体、１６４…トランジス
タ、１６５…導体、１７０，１７１，１７２，１
７３…トランジスタ、１７４，１７５…トランジ
スタ、１７６，１７７…トランジスタ、１７８…
導体、１７９…トランジスタ、１８０，１８１…
接続点，２０１…第１サイクルPLA、２０２，
２０３…有効アドレス・デコードPLA、２０４，
２０５…実行デコードPLA、２０６…第２サイ
クルPLA、２０７，２０８…有効アドレス・デ
コードPLA、２０９，２１０…実行デコード
PLA，２１１…Ａ―L1制御レジスタ、２１２…
Ａ―L2制御レジスタ、２１３…Ａデコーダ、２
１４…第1PLA出力バス、２１５…Ｂ―L1制御レ
ジスタ、２１６…Ｂ―L2制御レジスタ、２１７
…Ｂデコーダ、２１８…第2PLA出力バス、２２
１〜２２５…ゲート群、２２６〜２３０…ゲート
群、２３１…Ａゲート群、２３２…Ｂゲート群、
２３３…有効アドレス・エンコードPLA、２３
４…レジスタ、２３５…有効アドレス・シーケン
ス・カウンタ、２３６…レジスタ、２３７…実行
エンコードPLA、２３８…実行シーケンス・カ
ウンタ、２３９，２４０…レジスタ、２４２…
PLAクロツク・ロジツク、２５０…再開始装置、
２５１…バス、２５２…入力ライン、２５３，２
５４，２５５…ライン、２５６…リフレツシユ・
タイムアウト・カウンタ、２５７…リフレツシ
ユ・クロツク・カウンタ／デコーダ、２５８…ラ
イン、２５９…ストツプCPUゲート回路，２６
０…マスタCPUクロツク発生装置、２６１…ラ
イン，２６２…バス、２６３，２６４…ライン。
タ・プロセツサまたはデイジタル・コンピユータ
の機能ブロツク図、第２図は第１図のデータ・プ
ロセツサの動作を説明するのに用いられるタイミ
ング図、第３図は本発明に従つて構成され、かつ
第１図のデータ・プロセツサの制御装置として使
用しうるデイジタル制御装置の第１実施例の機能
ブロツク図、第４図は第３図の制御装置の動作を
説明するのに用いられるタイミング図、第５図は
第３図の各種のダイナミツクPLAの各々の代表
的な構成形式の詳細を示す図、第６図は第５図の
PLAの動作を説明するのに用いられるタイミン
グ図、第７図は第３図の制御装置におけるPLA
出力バツフア、PLA出力バスおよび制御レジス
タの構成の詳細を示す図、第８図は第７図の
PLA出力バツフア・ステージの１つ、L1制御レ
ジスタ・ステージの１およびL2制御レジスタ・
ステージの１つの代表的な構成形式を詳細に示す
図、第９図は本発明に従つて構成され、かつ第１
図のコンピユータの制御装置として使用しうるデ
イジタル制御装置の第２実施例の機能ブロツク
図、第１０図は第９図の制御装置の制御ワードの
代表的なシーケンスを示すタイミング図、第１１
図は第９図のPLAクロツク・ロジツクとともに
使用されることがある一定の再開始回路および一
定のリフレツシユ回路を示す機能ブロツク図、第
１２図は第１１図の再開始回路によつて生成され
るPLA再開始クロツク信号の代表的な形式を示
すタイミング図、第１３図は第１１図のリフレツ
シユ回路によつて生成されるPLAリフレツシ
ユ・クロツク信号の代表的な形式を示すタイミン
グ図、第１４図乃至第２９図は第９図のPLAク
ロツク・ロジツクで、異なるPLAクロツク信号
PC１乃至PC１６を生成するのに用いられる、異
なる個々の組合せ論理回路の構成を示す図であ
る。 １０…データ・プロセツサ、１１…データ・フ
ロー装置、１２…主記憶装置、１３…Ｉ／Ｏ装
置、１４…制御装置、１５，１５ａ…クロツク発
生装置、１６，１７，１８…制御ライン、１９…
Ｉ／Ｏバス、２０…命令レジスタ、２１…バス、
２２…制御ライン、２４…第１サイクルPLA、
２５…第２サイクルPLA、２６…Ａデコード
PLA、２７…ＢデコードPLA、２８…Ｃデコー
ドPLA、２９…ＤデコードPLA、３０…Ａゲー
ト群、３１…Ｂゲート群、３２，３３，３４…
PLA出力バツフア、３５…Ａ制御レジスタ機構、
３５ａ…Ｌ１レジスタ、３５ｂ…Ｌ２レジスタ、
３６…PLA出力バス、３７…Ａデコーダ、４０，
４１，４２…PLA出力バツフア、４３…Ｂ制御
レジスタ機構、４３ａ…L1レジスタ、４３ｂ…
L2レジスタ、４４…PLA出力バス、４５…Ｂデ
コーダ、４６…制御ライン群、４７，４８…制御
点ライン、４９…共有制御点ライン、５０，５１
…制御点ライン、５２，５３…複数ライン・バ
ス、５４…制御点ライン、５５…エンコード
PLA、５６…バス、５７…シーケンス・カウン
タ、５８，５９…バツフア・レジスタ、６０…
PLAクロツク・ロジツク機構、６１…出力バス、
６２…ANDアレイ、６３…ORアレイ、６４，６
５，６６，６７…プロダクト・ライン、６８，６
９，７０，７１，７２，７３…入力ライン、７
４，７５，７６，７７…出力ライン、８０，８
１，８２，８３，８４，８５…トランジスタ、８
６…ビツト分割回路、８７…有効化回路、８８…
入力ライン、８９、９０、９１…インバータ、９
２，９３…出力ライン、９４，９５，９６，９７
…トランジスタ、１００，１０１，１０２，１０
３，１０４，１０５，１０６，１０７，１０８…
トランジスタ、１１０，１１１，１１２，１１３
…トランジスタ、１１４，１１５…トランジス
タ、１１６，１１７，１１８，１１９，１２０，
１２１…トランジスタ、１２２，１２３，１２
４，１２５…トランジスタ、１２６，１２７…ト
ランジスタ、１３０，１３１，１３２，１３３…
出力バツフア、１３４…ストローブ・ライン、１
３５，１３６，１３７…出力ライン、１３５ａ〜
１３５ｎ…出力ライン、１４０ａ〜１４０ｎ…バ
ツフア・ステージ、１４１ａ〜１４１ｎ…バツフ
ア・ステージ、１４２ａ〜１４２ｎ…バツフア・
ステージ、１４３ａ〜１４３ｎ…バス・ライン、
１４４ａ〜１４４ｎ…レジスタ・ステージ、１４
５ａ〜１４５ｎ…レジスタ・ステージ、１４６，
１４７…出力ライン、１５０，１５１，１５２，
１５３…トランジスタ、１５４…接続点、１５
５、１５６…導体、１６０…トランジスタ、１６
１，１６２，１６３…導体、１６４…トランジス
タ、１６５…導体、１７０，１７１，１７２，１
７３…トランジスタ、１７４，１７５…トランジ
スタ、１７６，１７７…トランジスタ、１７８…
導体、１７９…トランジスタ、１８０，１８１…
接続点，２０１…第１サイクルPLA、２０２，
２０３…有効アドレス・デコードPLA、２０４，
２０５…実行デコードPLA、２０６…第２サイ
クルPLA、２０７，２０８…有効アドレス・デ
コードPLA、２０９，２１０…実行デコード
PLA，２１１…Ａ―L1制御レジスタ、２１２…
Ａ―L2制御レジスタ、２１３…Ａデコーダ、２
１４…第1PLA出力バス、２１５…Ｂ―L1制御レ
ジスタ、２１６…Ｂ―L2制御レジスタ、２１７
…Ｂデコーダ、２１８…第2PLA出力バス、２２
１〜２２５…ゲート群、２２６〜２３０…ゲート
群、２３１…Ａゲート群、２３２…Ｂゲート群、
２３３…有効アドレス・エンコードPLA、２３
４…レジスタ、２３５…有効アドレス・シーケン
ス・カウンタ、２３６…レジスタ、２３７…実行
エンコードPLA、２３８…実行シーケンス・カ
ウンタ、２３９，２４０…レジスタ、２４２…
PLAクロツク・ロジツク、２５０…再開始装置、
２５１…バス、２５２…入力ライン、２５３，２
５４，２５５…ライン、２５６…リフレツシユ・
タイムアウト・カウンタ、２５７…リフレツシ
ユ・クロツク・カウンタ／デコーダ、２５８…ラ
イン、２５９…ストツプCPUゲート回路，２６
０…マスタCPUクロツク発生装置、２６１…ラ
イン，２６２…バス、２６３，２６４…ライン。
Claims (1)
- 【特許請求の範囲】 １ 一連の制御ワードを用いて相次ぐ制御点信号
のグループを生成するデイジタル制御装置におい
て、 (a) 各々の制御ワードが、その制御ワードを生成
したダイナミツク・プログラマブル・ロジツ
ク・アレイ以外のダイナミツク・プログラマブ
ル・ロジツク・アレイを識別するように符号化
されているストローブ・フイールドを含むよう
な制御ワードを個々に生成する複数のダイナミ
ツク・プログラマブル・ロジツク・アレイと、 (b) 上記制御ワードに応答して制御点信号を発生
するものであり、さらに、各制御ワード中の上
記ストローブ・フイールドに応答して制御ワー
ドを供給すべく次の上記ダイナミツク・プログ
ラマブル・ロジツク・アレイを選択するために
ストローブ信号を発生するための回路を含んで
いる制御回路と、 (c) 上記制御回路によつて生成された上記ストロ
ーブ信号に論理演算を施して上記各複数のダイ
ナミツク・プログラマブル・ロジツク・アレイ
に入力されるクロツク信号を生成するための組
合せ論理回路を含むクロツク回路とを具備す
る、 デイジタル制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/350,683 US4575794A (en) | 1982-02-22 | 1982-02-22 | Clocking mechanism for multiple overlapped dynamic programmable logic arrays used in a digital control unit |
| US350683 | 1982-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194431A JPS58194431A (ja) | 1983-11-12 |
| JPH0158534B2 true JPH0158534B2 (ja) | 1989-12-12 |
Family
ID=23377764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58027128A Granted JPS58194431A (ja) | 1982-02-22 | 1983-02-22 | デイジタル制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4575794A (ja) |
| EP (1) | EP0087010B1 (ja) |
| JP (1) | JPS58194431A (ja) |
| DE (1) | DE3376940D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819164A (en) * | 1983-12-12 | 1989-04-04 | Texas Instruments Incorporated | Variable frequency microprocessor clock generator |
| USRE34363E (en) * | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
| JPS6243764A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | バス・ステ−ト制御回路 |
| US4745573A (en) * | 1986-04-11 | 1988-05-17 | Symbolics Inc. | Programmable clock generator |
| JPH01188951A (ja) * | 1988-01-23 | 1989-07-28 | Sharp Corp | データフロープログラムの実行制御方式 |
| US5060134A (en) * | 1988-05-12 | 1991-10-22 | Motorola, Inc. | Action direction port expansion circuit and system |
| US5151995A (en) * | 1988-08-05 | 1992-09-29 | Cray Research, Inc. | Method and apparatus for producing successive calculated results in a high-speed computer functional unit using low-speed VLSI components |
| USRE36443E (en) * | 1988-10-31 | 1999-12-14 | Sgs-Thomson Microelectronics, Inc. | Dialer with internal option select circuit programmed with externally hardwired address |
| US5043879A (en) * | 1989-01-12 | 1991-08-27 | International Business Machines Corporation | PLA microcode controller |
| US5305451A (en) * | 1990-09-05 | 1994-04-19 | International Business Machines Corporation | Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems |
| US5636367A (en) * | 1991-02-27 | 1997-06-03 | Vlsi Technology, Inc. | N+0.5 wait state programmable DRAM controller |
| US6028446A (en) * | 1995-06-06 | 2000-02-22 | Advanced Micro Devices, Inc. | Flexible synchronous and asynchronous circuits for a very high density programmable logic device |
| US5587672A (en) * | 1995-09-25 | 1996-12-24 | Neomagic Corp. | Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3800293A (en) * | 1972-12-26 | 1974-03-26 | Ibm | Microprogram control subsystem |
| US3949370A (en) * | 1974-06-06 | 1976-04-06 | National Semiconductor Corporation | Programmable logic array control section for data processing system |
| US3959774A (en) * | 1974-07-25 | 1976-05-25 | California Institute Of Technology | Processor which sequences externally of a central processor |
| US4168523A (en) * | 1975-11-07 | 1979-09-18 | Ncr Corporation | Data processor utilizing a two level microaddressing controller |
| US4173041A (en) * | 1976-05-24 | 1979-10-30 | International Business Machines Corporation | Auxiliary microcontrol mechanism for increasing the number of different control actions in a microprogrammed digital data processor having microwords of fixed length |
| FR2388344A1 (fr) * | 1977-04-19 | 1978-11-17 | Cii Honeywell Bull | Procede et dispositif de calcul d'adresse d'enchainement des micro-instructions a executer dans une memoire de commande d'un systeme informatique |
| US4366540A (en) * | 1978-10-23 | 1982-12-28 | International Business Machines Corporation | Cycle control for a microprocessor with multi-speed control stores |
| US4236207A (en) * | 1978-10-25 | 1980-11-25 | Digital Equipment Corporation | Memory initialization circuit |
| DE2951040A1 (de) * | 1979-01-16 | 1980-07-24 | Digital Equipment Corp | Steuerspeicher in einem steuerabschnitt eines rechners |
| US4268908A (en) * | 1979-02-26 | 1981-05-19 | International Business Machines Corporation | Modular macroprocessing system comprising a microprocessor and an extendable number of programmed logic arrays |
| US4434461A (en) * | 1980-09-15 | 1984-02-28 | Motorola, Inc. | Microprocessor with duplicate registers for processing interrupts |
| US4399516A (en) * | 1981-02-10 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Stored-program control machine |
| US4509114A (en) * | 1982-02-22 | 1985-04-02 | International Business Machines Corporation | Microword control mechanism utilizing a programmable logic array and a sequence counter |
| US4519033A (en) * | 1982-08-02 | 1985-05-21 | Motorola, Inc. | Control state sequencer |
-
1982
- 1982-02-22 US US06/350,683 patent/US4575794A/en not_active Expired - Fee Related
-
1983
- 1983-02-01 EP EP83100922A patent/EP0087010B1/en not_active Expired
- 1983-02-01 DE DE8383100922T patent/DE3376940D1/de not_active Expired
- 1983-02-22 JP JP58027128A patent/JPS58194431A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4575794A (en) | 1986-03-11 |
| JPS58194431A (ja) | 1983-11-12 |
| DE3376940D1 (en) | 1988-07-07 |
| EP0087010B1 (en) | 1988-06-01 |
| EP0087010A2 (en) | 1983-08-31 |
| EP0087010A3 (en) | 1985-05-02 |
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