JPS60211556A - 割込制御回路 - Google Patents
割込制御回路Info
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- JPS60211556A JPS60211556A JP6976984A JP6976984A JPS60211556A JP S60211556 A JPS60211556 A JP S60211556A JP 6976984 A JP6976984 A JP 6976984A JP 6976984 A JP6976984 A JP 6976984A JP S60211556 A JPS60211556 A JP S60211556A
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- interrupt
- signal
- byte
- cpu
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）技術分野
この発明１１： ＣＰ Ｕに対する割込を、割込制御用
ｒ、、ｓｒによって行うシステムの割込制御間１？ｈに
関する。
ｒ、、ｓｒによって行うシステムの割込制御間１？ｈに
関する。
（ｂ）従来技術とその欠点
Ｔ１０からの割り込み要求には、処理上優先順位の高い
ものから低いものまで複数種）ｎあり、またＣ Ｐ ｔ
Ｊ自身の割込入力ピン数も１〜数個に−１，１１限され
ているのが通常である。このため、多数の口つ多レベル
の割り込みを処理するシステＪいにおいては、ＣＰＵに
対する割り込ゐを制御するのに１チツプの制御用ＬＳＩ
を使用するのが一般的である。一方、ＣＩ） Ｕには８
ビツトＣＰ ＩＪとして、１８０ＢＯＡ （インテル社
Ｍ）のような割り込めに３バイトのコール命令をイシ・
要とするもの、またＺ８０Ａ（ザイログ社製）のような
、割り込みを行うのに３パイ！・のコール命令をデータ
バス−１−、に置くモーＦ （モード０）の伯、所定の
番地へのりスタート命令を実行するモード（モード１）
と、１バイトのべりトルをデータバス上に乗・ｌる（二
とでメモリの任意の位置に間接コールを行うことのでき
るモード（モード２）とを備えるものがあり、現実には
この二つの代表的なＣＰＵが最も多く使用されている。
ものから低いものまで複数種）ｎあり、またＣ Ｐ ｔ
Ｊ自身の割込入力ピン数も１〜数個に−１，１１限され
ているのが通常である。このため、多数の口つ多レベル
の割り込みを処理するシステＪいにおいては、ＣＰＵに
対する割り込ゐを制御するのに１チツプの制御用ＬＳＩ
を使用するのが一般的である。一方、ＣＩ） Ｕには８
ビツトＣＰ ＩＪとして、１８０ＢＯＡ （インテル社
Ｍ）のような割り込めに３バイトのコール命令をイシ・
要とするもの、またＺ８０Ａ（ザイログ社製）のような
、割り込みを行うのに３パイ！・のコール命令をデータ
バス−１−、に置くモーＦ （モード０）の伯、所定の
番地へのりスタート命令を実行するモード（モード１）
と、１バイトのべりトルをデータバス上に乗・ｌる（二
とでメモリの任意の位置に間接コールを行うことのでき
るモード（モード２）とを備えるものがあり、現実には
この二つの代表的なＣＰＵが最も多く使用されている。
また、これらの二種類のＣＰ Ｕに適合する割込制御用
ＬＳＩは、システムの要求仕様に応じて独自に設計され
るということは殆どなく、上記二種類のＣＰＵのファミ
リーＬＳＩとして用意されているものを使用するのが一
般的である。
ＬＳＩは、システムの要求仕様に応じて独自に設計され
るということは殆どなく、上記二種類のＣＰＵのファミ
リーＬＳＩとして用意されているものを使用するのが一
般的である。
このような現状において、実際のシステム設計段階にお
いては割込制御用ＬＳＩをそのシステムに使用するＣＰ
ＵのファミリーＬＳＩにするのが望ましいといえるが、
割り込の時のモードさへ合えば必ずしもファミリーＬＳ
Ｉを使用する必要がない。例えば、ＣＰＵに７８０Δを
使用し、割込モードをモードＯに設定する場合は、割込
制御用ＬＳＩとして１８０８０ＡのファミＩＪ−ＬＳＩ
である１８２５９Ａを使用することができる。この割込
制御用ＬＳＩ１８２５９Ａは、割り込み時にデータバス
上に３ハイドのコール命令を置（モードを実行するＣ
Ｐ Ｕであるなら任意のＣＰＵに適合する（ｌ！！、さ
（二ンに１６ビソトＣＰＩＩＩこもりｌ応可能で、その
場合割込応答時に２ハイド（１６ビ・ノ１）のベクトル
を直接データバス−１−に置＜ ｔｉｌｌ能をも備えて
いる。ＩｇｅＭの場合１６ビ・／ ｌ−（： Ｉ’ Ｉ
ＪＩよ割込応答パルスを２ ＋１１．１連続１−２て１
．Ｓｌに送る。即し、この１８２５ｎ△＆；Ｉ−１記モ
ード２の割込モードを実行する目；ピッ１． ＣＴＩ
ＩＩにも適合するＩＩＩ能を備えている。
いては割込制御用ＬＳＩをそのシステムに使用するＣＰ
ＵのファミリーＬＳＩにするのが望ましいといえるが、
割り込の時のモードさへ合えば必ずしもファミリーＬＳ
Ｉを使用する必要がない。例えば、ＣＰＵに７８０Δを
使用し、割込モードをモードＯに設定する場合は、割込
制御用ＬＳＩとして１８０８０ＡのファミＩＪ−ＬＳＩ
である１８２５９Ａを使用することができる。この割込
制御用ＬＳＩ１８２５９Ａは、割り込み時にデータバス
上に３ハイドのコール命令を置（モードを実行するＣ
Ｐ Ｕであるなら任意のＣＰＵに適合する（ｌ！！、さ
（二ンに１６ビソトＣＰＩＩＩこもりｌ応可能で、その
場合割込応答時に２ハイド（１６ビ・ノ１）のベクトル
を直接データバス−１−に置＜ ｔｉｌｌ能をも備えて
いる。ＩｇｅＭの場合１６ビ・／ ｌ−（： Ｉ’ Ｉ
ＪＩよ割込応答パルスを２ ＋１１．１連続１−２て１
．Ｓｌに送る。即し、この１８２５ｎ△＆；Ｉ−１記モ
ード２の割込モードを実行する目；ピッ１． ＣＴＩ
ＩＩにも適合するＩＩＩ能を備えている。
ところで、近年ラフ１ウエアーの開発支ｌλ■装置とし
てＩＣ１１インザーキソトエネレータ）がデバッグ等に
使用されるよ・うになってきている。このｒｃｒらＧ：
しＩ、−ツシステムのＣＩ’） ［ＪをＩ ＣＴＦ、の
ＣＰ Ｕで代替えさ−ｕ、″＋、−１２システムの資源
とＩＣＥシステムの’、！？’／Ｊｒ、ｉとをイ１′仙
に利用し−（効率的なデバッグ１１業等を可能にする。
てＩＣ１１インザーキソトエネレータ）がデバッグ等に
使用されるよ・うになってきている。このｒｃｒらＧ：
しＩ、−ツシステムのＣＩ’） ［ＪをＩ ＣＴＦ、の
ＣＰ Ｕで代替えさ−ｕ、″＋、−１２システムの資源
とＩＣＥシステムの’、！？’／Ｊｒ、ｉとをイ１′仙
に利用し−（効率的なデバッグ１１業等を可能にする。
第１図に１−リ′システＪ・とＩ ＯＦ、シスデＪ２の
結合状態を示′・１−。ユーザシステＪ、 ＩのＣＩ’
ＩＪ １１：ｌ： ：：＋ネクタによ−ってＩＣＴ兄
システム２に置き換えらろ。＋ｃ＋＜ｇノステ１．２は
ＣＰＩ川と同等７ｉたは：／Ｉ旨ｔ′っだＯＰ ＩＩで
構成され、両システＪ・のＩＵ ＩＦＭ ＋：ｉ ４こ
ｉｂる双方向ＩＦ１の〕＼・ノフ・＋２０の制御権はＩ
ＣＥシステムの制御回路２１が持っている。
結合状態を示′・１−。ユーザシステＪ、 ＩのＣＩ’
ＩＪ １１：ｌ： ：：＋ネクタによ−ってＩＣＴ兄
システム２に置き換えらろ。＋ｃ＋＜ｇノステ１．２は
ＣＰＩ川と同等７ｉたは：／Ｉ旨ｔ′っだＯＰ ＩＩで
構成され、両システＪ・のＩＵ ＩＦＭ ＋：ｉ ４こ
ｉｂる双方向ＩＦ１の〕＼・ノフ・＋２０の制御権はＩ
ＣＥシステムの制御回路２１が持っている。
−１−記のようにユーザシステム１とＩＣＥシステム２
とを結合し、ＩＣＥシステム２のＣＰ−Ｕ ２によって
両システムを制御する場合には、ユーザシステムに使用
するＣＰＵおよび割込制御用ＬＳＩの種類によって特異
な問題が生じる場合がある。
とを結合し、ＩＣＥシステム２のＣＰ−Ｕ ２によって
両システムを制御する場合には、ユーザシステムに使用
するＣＰＵおよび割込制御用ＬＳＩの種類によって特異
な問題が生じる場合がある。
この特異な問題を次に述べる
今、ユーザシステム１のＣＰＵＩに割込モードとして上
記のモード０〜２を実行することのできる７Ｂ ＯＡ等
のＣＰＵを使用し、また割込制御用１、 Ｓ Ｉに上記
モード０の割込モードのみ対応することのできる１８２
５９Ａ等のＬＳＩが使用されているものとする。この場
合、ユーザシステム側でむ才ＣＰＵＩが三つの割込モー
ドを実行できる機ｆｉｔｉを備えるにもかかわらず、ソ
フトウェア的に指定できる割込モードは割り込み時に３
バイトのコール命令をシステムパス上に置くモード０だ
けである。一方、ＩＣＥシステムは汎用性を要求される
から一般に上記三つのモードの何れでも実行できるとい
う機能を備えていない。−二つのモードのどれをも実行
できる機能を（＋ｔｆｉえようとすると制御回路が非常
に複雑になるからである。 ＩＩＩち通常のＩＣＥシス
テムは、通常のフェッチサイクルと同様に１バイトの情
報でもゲζ割込情報を受け渡しする機能しかＩＩ：ｆえ
ていない。したがって、ユーザシステム１が割込モード
としてモー ド０しか実行できないように設計されてい
ると、７：リリ込め時に３バイ１−の１−ル命令を受け
ることになるため、１バイト分の情報の受ｋｌ−ｉ１ｆ
［ししかできないＩＣＥシステム２ではコ、−ザシステ
ム側のｒ二ｐ ＴＪ １ ヲ”＋１き換えることが不可
能になる。Ｉ’！Ｉ’ｌら、ＣＰＩ川にＺ８０Δ（また
己まその同等品）が使用され、割込制御用Ｔ、Ｓ１に１
８２５９八（またむ：１その同等品）が使用されたユー
ザシステムでは、１０Ｅシステム２を使用することが不
可能になる。
記のモード０〜２を実行することのできる７Ｂ ＯＡ等
のＣＰＵを使用し、また割込制御用１、 Ｓ Ｉに上記
モード０の割込モードのみ対応することのできる１８２
５９Ａ等のＬＳＩが使用されているものとする。この場
合、ユーザシステム側でむ才ＣＰＵＩが三つの割込モー
ドを実行できる機ｆｉｔｉを備えるにもかかわらず、ソ
フトウェア的に指定できる割込モードは割り込み時に３
バイトのコール命令をシステムパス上に置くモード０だ
けである。一方、ＩＣＥシステムは汎用性を要求される
から一般に上記三つのモードの何れでも実行できるとい
う機能を備えていない。−二つのモードのどれをも実行
できる機能を（＋ｔｆｉえようとすると制御回路が非常
に複雑になるからである。 ＩＩＩち通常のＩＣＥシス
テムは、通常のフェッチサイクルと同様に１バイトの情
報でもゲζ割込情報を受け渡しする機能しかＩＩ：ｆえ
ていない。したがって、ユーザシステム１が割込モード
としてモー ド０しか実行できないように設計されてい
ると、７：リリ込め時に３バイ１−の１−ル命令を受け
ることになるため、１バイト分の情報の受ｋｌ−ｉ１ｆ
［ししかできないＩＣＥシステム２ではコ、−ザシステ
ム側のｒ二ｐ ＴＪ １ ヲ”＋１き換えることが不可
能になる。Ｉ’！Ｉ’ｌら、ＣＰＩ川にＺ８０Δ（また
己まその同等品）が使用され、割込制御用Ｔ、Ｓ１に１
８２５９八（またむ：１その同等品）が使用されたユー
ザシステムでは、１０Ｅシステム２を使用することが不
可能になる。
（Ｃ）発明の１−１的
この発明の目的＆、ｌ： ｌ−記の欠点を解消し、節ｊ
ｌ′Ｈ２に論理量１／＆を使用することにより上記の、
１、）なコ、−ザシステムを１史用してｔ）受器Ｊ渡し
清＋ＩＪが１ノ゛イ）・であるＩＣＥシステムを使用可
能にする割込制御回路を提供することにある。
ｌ′Ｈ２に論理量１／＆を使用することにより上記の、
１、）なコ、−ザシステムを１史用してｔ）受器Ｊ渡し
清＋ＩＪが１ノ゛イ）・であるＩＣＥシステムを使用可
能にする割込制御回路を提供することにある。
（ｄ１発明の構成
第２図はこの発明の割込制御回路を使用したシステムの
ブロック図を示す。ＣＰＵ３０はＩＣＥシステムで構成
される。ＩＣＥシステムを結合する前にこの位置に置か
れるＣ Ｐ ＵはＺ８０Ａである。ＣＰｔＪ３０（ＩＣ
ＩＺシステム）は割込モード２を実行できる機能を備え
ている。割込モード２は、割込応答時に割込制御用ＬＳ
Ｉからデータパス−トに置かれた１バイトのベクトルを
ＣＰＵ３０が取り込み、そのベクトルと予めＣＰＵ３０
内の特定のレジスタに設定されている１バイトのベクｌ
ルとを加えた合計２バイトのベクトルで間接コールを行
うモードである。したがってＣＰＵ３０と割込制御用Ｌ
ＳＩ間で受け渡しされるアドレス情報は１ハイドである
。またＣＰｔＪ３０は割込制御用Ｌ Ｓ Ｉから割込信
号を受けたとき割込応答パルスを１個発生する。
ブロック図を示す。ＣＰＵ３０はＩＣＥシステムで構成
される。ＩＣＥシステムを結合する前にこの位置に置か
れるＣ Ｐ ＵはＺ８０Ａである。ＣＰｔＪ３０（ＩＣ
ＩＺシステム）は割込モード２を実行できる機能を備え
ている。割込モード２は、割込応答時に割込制御用ＬＳ
Ｉからデータパス−トに置かれた１バイトのベクトルを
ＣＰＵ３０が取り込み、そのベクトルと予めＣＰＵ３０
内の特定のレジスタに設定されている１バイトのベクｌ
ルとを加えた合計２バイトのベクトルで間接コールを行
うモードである。したがってＣＰＵ３０と割込制御用Ｌ
ＳＩ間で受け渡しされるアドレス情報は１ハイドである
。またＣＰｔＪ３０は割込制御用Ｌ Ｓ Ｉから割込信
号を受けたとき割込応答パルスを１個発生する。
割込制御用Ｌ Ｓ Ｉ ３１には＋８２５９Ａが使用さ
れる。このＬＳＩはＣＰ Ｕに７８０八が使用されたと
きモード０の割込モードに対応することができる。その
場合は割込応答時にデータバス−１−に３バイトのご１
−ル命令を胃く。寸：た、ごのＩｓＴは割込応答パルス
を２ ｆｌｌｌｌ連続して受し１だときアドレス情報を
連続して２バイ１出力できる機能を備えている。この機
能は一般にＣＩ） ［Ｊに１６ビソＩＣＰ ＴＪが使用
されたときに利用される。２ハイドのアドレス情＋１Ｊ
は下位１ハイドの特定のピッ１を除き、すべてソフトウ
ェア的に任意に設定することができる。
れる。このＬＳＩはＣＰ Ｕに７８０八が使用されたと
きモード０の割込モードに対応することができる。その
場合は割込応答時にデータバス−１−に３バイトのご１
−ル命令を胃く。寸：た、ごのＩｓＴは割込応答パルス
を２ ｆｌｌｌｌ連続して受し１だときアドレス情報を
連続して２バイ１出力できる機能を備えている。この機
能は一般にＣＩ） ［Ｊに１６ビソＩＣＰ ＴＪが使用
されたときに利用される。２ハイドのアドレス情＋１Ｊ
は下位１ハイドの特定のピッ１を除き、すべてソフトウ
ェア的に任意に設定することができる。
ＣＰｔＪ３０とＬ Ｓ Ｔ ３］との間に＋；ｌ： Ｃ
Ｐ Ｕ ３０からの割込応答信号を二つに分割するとと
もに、最初の分割信号発生時にＣＩ）ＴＪ ３０に対し
てＷへ■１゛信号を１１１力する論■１０１旧？８３２
が設む！られる。
Ｐ Ｕ ３０からの割込応答信号を二つに分割するとと
もに、最初の分割信号発生時にＣＩ）ＴＪ ３０に対し
てＷへ■１゛信号を１１１力する論■１０１旧？８３２
が設む！られる。
第３図しｌこの論理回路のｉｉＹ’ ＃ｌＩＩなブ１１
ツク図である。ゲー１−３２ ａはＣＩ’） １１３
（＋からのＴ信号およびＴ ＯＴ？ （：ｌ信号から割
込応答俗務を形成する。またゲート３２１１，３２Ｃお
よび遅廷回路３２ｄによって十記７＋ｌ＋込応答イ１１
司をへ信号と１３信すのニ一つの信号に分割する。それ
らの信号はゲー）３２ｅを介して順次出力される。また
ゲート３２ｆはＷＡＴＴ信号（ウェイ１−信号）を形成
してＣＦ）Ｕ３０に対して供給する。
ツク図である。ゲー１−３２ ａはＣＩ’） １１３
（＋からのＴ信号およびＴ ＯＴ？ （：ｌ信号から割
込応答俗務を形成する。またゲート３２１１，３２Ｃお
よび遅廷回路３２ｄによって十記７＋ｌ＋込応答イ１１
司をへ信号と１３信すのニ一つの信号に分割する。それ
らの信号はゲー）３２ｅを介して順次出力される。また
ゲート３２ｆはＷＡＴＴ信号（ウェイ１−信号）を形成
してＣＦ）Ｕ３０に対して供給する。
次に第２図に示す各端子の説明をする。
ＤＯ〜Ｄ ７−８ビツト双方向性データバスＭ１−−−
〜−−マシンサイクル１゜命令実行中のｏＰコードのフ
ェッチサイクルであるとき に出力される。また割込応答時に出力 される。
〜−−マシンサイクル１゜命令実行中のｏＰコードのフ
ェッチサイクルであるとき に出力される。また割込応答時に出力 される。
Ｉ ＯＲＱ−−−−−一人出力の読み出し、書き込みの
ためのアドレスがアドレスバスの下位８ ビツト上に乗っているときに出力され る。また割込応答時に「ゴとともに出 力される。
ためのアドレスがアドレスバスの下位８ ビツト上に乗っているときに出力され る。また割込応答時に「ゴとともに出 力される。
ＷＡ Ｉ Ｔ−−−−−−アクティブ状態（“■、”）
であるときＣＰＵはウェイト状態を続ける。
であるときＣＰＵはウェイト状態を続ける。
ＩＮＴ−−−−−−アクティブ状態（“Ｔ−” ）でＣ
ＰＵに対して割り込みがかかる。ＣＰＵは この割り込みを受け付ければ次の命令 サイクルの始めでＭ１期間にＩ ＯＲＱを出力する。
ＰＵに対して割り込みがかかる。ＣＰＵは この割り込みを受け付ければ次の命令 サイクルの始めでＭ１期間にＩ ＯＲＱを出力する。
ＲＤ −−−−−アクティブ状態（“Ｌ ” ）で（’
、 Ｉ）ｔＪがデータを受け入れることのできる期間 となる。このアクティブ状！ホのときに１行定された入
１１１カデバイ或い（、［メモリのデータはデータバス
」二に乗せられるＷ Ｒ−−−−−データバス上に重宝
したメモリ或む柚［入出力デバイスにストアすべきデー
タ が乗っているときに出力される。
、 Ｉ）ｔＪがデータを受け入れることのできる期間 となる。このアクティブ状！ホのときに１行定された入
１１１カデバイ或い（、［メモリのデータはデータバス
」二に乗せられるＷ Ｒ−−−−−データバス上に重宝
したメモリ或む柚［入出力デバイスにストアすべきデー
タ が乗っているときに出力される。
ＩＮＴＡ−割込応答信号。ＩＮＴＡｆａ号発生回路であ
る論理回路３２から１１１力されるｌＮＴＲ−ｌ１０か
らの割り込７．要求を受けイ・Ｉし」た Ｌ Ｓ Ｉ
３ １ がＣＰ ＩＪ３０ に文・１し′てＩＩＩ力す
る割込信号である。
る論理回路３２から１１１力されるｌＮＴＲ−ｌ１０か
らの割り込７．要求を受けイ・Ｉし」た Ｌ Ｓ Ｉ
３ １ がＣＰ ＩＪ３０ に文・１し′てＩＩＩ力す
る割込信号である。
以上の構成で、割込制御用Ｔ、 Ｓ Ｔ ３１’ ｃ；
＋−割込応答パルスを２個連続して受けたとき、アドレ
ス情報を連続して２バイト出力するモードｃ以下、ご０ のモードをモードＡという。）に設定して使用されるも
のとする。この設定はソフトウェア的に行うことができ
る。第４図は上記の構成からなるシステムの割り込み時
のタイミングチャートを示すＬ Ｓ Ｔ ３１に対して
割り込み要求があるとＬＳＴ３１は割込信号Ｔ ＮＴＲ
をＣＰＵ３０側に出力する。ＣＰＵ３０はその割込信号
を受け付けると次の命令サイクルのＭ１期間にｌ０ＲＱ
信号を発生ずる。論理回路３２のゲート３２ａはこれら
の信号からＭｌ−ＴＯＲＱ信号を作る。遅延回路３２ｄ
ではこの信号からさらに遅延情報としてＱｌ、Ｑ２．
Ｑ３．Ｑ４の信号を作る。ゲート３２ｆ＆：ｔＭｌ・Ｔ
ＯＲＱ信号とＱ３信号とからＷＡＩＴ信号を立ち下がら
せＣＰＵ３０に対してＷＡ Ｉ Ｔサイクルの発生を要
求する。続いてＭｌ・ｌ０ＲＱ信号とＱ２信号とによっ
てゲート３２ｂにより最初のＩＮＴＡ信号がＡ信号とし
て出力される。
＋−割込応答パルスを２個連続して受けたとき、アドレ
ス情報を連続して２バイト出力するモードｃ以下、ご０ のモードをモードＡという。）に設定して使用されるも
のとする。この設定はソフトウェア的に行うことができ
る。第４図は上記の構成からなるシステムの割り込み時
のタイミングチャートを示すＬ Ｓ Ｔ ３１に対して
割り込み要求があるとＬＳＴ３１は割込信号Ｔ ＮＴＲ
をＣＰＵ３０側に出力する。ＣＰＵ３０はその割込信号
を受け付けると次の命令サイクルのＭ１期間にｌ０ＲＱ
信号を発生ずる。論理回路３２のゲート３２ａはこれら
の信号からＭｌ−ＴＯＲＱ信号を作る。遅延回路３２ｄ
ではこの信号からさらに遅延情報としてＱｌ、Ｑ２．
Ｑ３．Ｑ４の信号を作る。ゲート３２ｆ＆：ｔＭｌ・Ｔ
ＯＲＱ信号とＱ３信号とからＷＡＩＴ信号を立ち下がら
せＣＰＵ３０に対してＷＡ Ｉ Ｔサイクルの発生を要
求する。続いてＭｌ・ｌ０ＲＱ信号とＱ２信号とによっ
てゲート３２ｂにより最初のＩＮＴＡ信号がＡ信号とし
て出力される。
さらに続いてＭｌ −１０ＲＱ信号とＱ３信号とによっ
てゲート３２Ｃにより二回目のＩＮＴＡ信号がＢ信号と
して出力される。これらの２１１？ｉｌのＩＮＴＡ信号
ｔｉｔ： Ｌ Ｓ Ｔ ３．１に入力する。Ｔ、５Ｉ３
１はモード八に設定されているため、それらの二回のＴ
Ｎ ＴＡ倍信号受りる度に１ハイ１ずつアドレス情報
コ Ｌ、Ｓｉ２０にＧ、１前ノ）って２ハイ１−のアドレス
情報が用意されているものとする。Ｌ Ｓ Ｉ ３１は
最初のＴＮＴＡ信号であるへ信号を受Ｌｌたとき予め用
意され“（いる２バイトのアドレス情（ｌのうら上位（
７）１ バー（＋−を１１１力する。また二１１旧ｌＱ
’１ＴＮＴＡ信号である］３信号を受しｌだ１！：き王
（）′ｌの１バーｆ１〜を出力する。即ち、データバス
Ｉ−に６．１連続して２バイトのアｌ゛１／ス情報が出
力されるこ吉になる。一方、二回「１のＴＮＴΔ信すが
立ち下がって１クロツク経過後、ＣＰ ＩＪに加えられ
ていたＷＡＩＴ信号発生条件が満足されなくなり、ＷΔ
ドＦ信司は立ち」ユがる。その結果ＣＩ） ＩＪばＷへ
ドＩ”−１１−イクルを抜は出して実行サイクルに移る
。すると、Ｍ１信号と＋ ｏ ｒｒ ｃａ倍信号がなく
なる。両方の信号がなくなればＢ信号を構成する条件も
満足しなくなり１ 、Ｔ３信号が立ち上がる。即ち第４図のタイミングチャ
ートから明らかなように、最初のＩＮＴＡ信号が発生し
ているときＣＰＵに対してＷＡＩＴ信号が出力されるこ
とになる。このため、ＣＰＵ３０ばＬ Ｓ Ｉ ３１か
らデータバス上に出力される２バイトのアドレス情報の
うち最初の１バイトアドレス情報を無視し一１二回目の
（下位の）アドレス情報を割り込み情報として取り込む
ことになる。
てゲート３２Ｃにより二回目のＩＮＴＡ信号がＢ信号と
して出力される。これらの２１１？ｉｌのＩＮＴＡ信号
ｔｉｔ： Ｌ Ｓ Ｔ ３．１に入力する。Ｔ、５Ｉ３
１はモード八に設定されているため、それらの二回のＴ
Ｎ ＴＡ倍信号受りる度に１ハイ１ずつアドレス情報
コ Ｌ、Ｓｉ２０にＧ、１前ノ）って２ハイ１−のアドレス
情報が用意されているものとする。Ｌ Ｓ Ｉ ３１は
最初のＴＮＴＡ信号であるへ信号を受Ｌｌたとき予め用
意され“（いる２バイトのアドレス情（ｌのうら上位（
７）１ バー（＋−を１１１力する。また二１１旧ｌＱ
’１ＴＮＴＡ信号である］３信号を受しｌだ１！：き王
（）′ｌの１バーｆ１〜を出力する。即ち、データバス
Ｉ−に６．１連続して２バイトのアｌ゛１／ス情報が出
力されるこ吉になる。一方、二回「１のＴＮＴΔ信すが
立ち下がって１クロツク経過後、ＣＰ ＩＪに加えられ
ていたＷＡＩＴ信号発生条件が満足されなくなり、ＷΔ
ドＦ信司は立ち」ユがる。その結果ＣＩ） ＩＪばＷへ
ドＩ”−１１−イクルを抜は出して実行サイクルに移る
。すると、Ｍ１信号と＋ ｏ ｒｒ ｃａ倍信号がなく
なる。両方の信号がなくなればＢ信号を構成する条件も
満足しなくなり１ 、Ｔ３信号が立ち上がる。即ち第４図のタイミングチャ
ートから明らかなように、最初のＩＮＴＡ信号が発生し
ているときＣＰＵに対してＷＡＩＴ信号が出力されるこ
とになる。このため、ＣＰＵ３０ばＬ Ｓ Ｉ ３１か
らデータバス上に出力される２バイトのアドレス情報の
うち最初の１バイトアドレス情報を無視し一１二回目の
（下位の）アドレス情報を割り込み情報として取り込む
ことになる。
−１−記の動作によって、割込制御用ＬＳＩ３１として
割込応答パルスを２個連続して受けたときアドレス情報
を連続して２バイト出力する機能を備えるものを使用す
れば、割り込み時にＣＰＵ３０とＬ Ｓ Ｉ ３１との
間で受け渡しされるアドレス情報は１バイトとなる。即
ちＩＣＥシステムが使用可能になるわけである。
割込応答パルスを２個連続して受けたときアドレス情報
を連続して２バイト出力する機能を備えるものを使用す
れば、割り込み時にＣＰＵ３０とＬ Ｓ Ｉ ３１との
間で受け渡しされるアドレス情報は１バイトとなる。即
ちＩＣＥシステムが使用可能になるわけである。
なお、割込制御用ＬＳＩに１８２５９Ａを使用した場合
、通常は第５図に示すようにＴ３〜Ｔ７の各ビットをプ
ログラマブルとなるようにしているが、パスラインの接
続を従来と同じようにすれば７．８０ Ａを使用した場
合割込モードを実行する３ ２ ときにＤ １１を常に０にしなければならないからＩＲ
Ｑ、ＴＲ２，ＴＲ４，、ＴＲ６の割込要求しか処理する
ことができない。ここで第６図に示すように接続信号を
１ビットずらし、ＴＪを０”に設定することにより、全
割込要求レヘルに対してその仕様を満たずことができる
。ただこの場合、信号接続がずれていることからデータ
のＩ［νり扱いを注意しなげればならないのし才勿論で
ある。しかし、情報をｌピッ１−左一・回転シフ１する
ことや右へ回転シフトすること（：［筒中な命令実行に
よって簡単に行うことができるため、ソフトウェアのｆ
ｌ、 ）ｔ’１を重くすることはない。
、通常は第５図に示すようにＴ３〜Ｔ７の各ビットをプ
ログラマブルとなるようにしているが、パスラインの接
続を従来と同じようにすれば７．８０ Ａを使用した場
合割込モードを実行する３ ２ ときにＤ １１を常に０にしなければならないからＩＲ
Ｑ、ＴＲ２，ＴＲ４，、ＴＲ６の割込要求しか処理する
ことができない。ここで第６図に示すように接続信号を
１ビットずらし、ＴＪを０”に設定することにより、全
割込要求レヘルに対してその仕様を満たずことができる
。ただこの場合、信号接続がずれていることからデータ
のＩ［νり扱いを注意しなげればならないのし才勿論で
ある。しかし、情報をｌピッ１−左一・回転シフ１する
ことや右へ回転シフトすること（：［筒中な命令実行に
よって簡単に行うことができるため、ソフトウェアのｆ
ｌ、 ）ｔ’１を重くすることはない。
以上の説明では、ユーザシステムとＩ ＣＥシステムと
を結合した場合を示したが、ニーデシステム単独でｔｌ
＋っもこの発明を実施できるのはいうまでもない。この
場合、ＣＰ ＴＪは割込で一ド２を実行することができ
るようになる。
を結合した場合を示したが、ニーデシステム単独でｔｌ
＋っもこの発明を実施できるのはいうまでもない。この
場合、ＣＰ ＴＪは割込で一ド２を実行することができ
るようになる。
（ｆ１発明の効果
以上のようにこの発明によれば、割込応答時に３バイト
のコール命令を設定するユーザシステＪ２４ であっても一般のＩＣＥシステムを利用することができ
る。
のコール命令を設定するユーザシステＪ２４ であっても一般のＩＣＥシステムを利用することができ
る。
第１図はこの発明の前提となるユーザシステムとＩＣＥ
システムとの結合状態を示す図である。 また第２図はこの発明の実施例のシステムの要部ブロッ
ク図、第３図は論理回路の詳細なブロック図、第４図は
割り込み時のタイミングチャート、第５図は割込制御用
ＬＳＩから発生する下位１バイトのアドレス情報を示す
図、第６図は本発明を実施した場合に割込制御用ＬＳＩ
から発生する下位１バイトのアドレス情報を示す図であ
る。 ３２−ｉ＆理理路路 出願人 古野電気株式会社 代理人 弁理士 小森久夫 ５ ９Ｉ￥ＩＰ！Ｉ２ ！
システムとの結合状態を示す図である。 また第２図はこの発明の実施例のシステムの要部ブロッ
ク図、第３図は論理回路の詳細なブロック図、第４図は
割り込み時のタイミングチャート、第５図は割込制御用
ＬＳＩから発生する下位１バイトのアドレス情報を示す
図、第６図は本発明を実施した場合に割込制御用ＬＳＩ
から発生する下位１バイトのアドレス情報を示す図であ
る。 ３２−ｉ＆理理路路 出願人 古野電気株式会社 代理人 弁理士 小森久夫 ５ ９Ｉ￥ＩＰ！Ｉ２ ！
Claims (1)
- （１） Ｉｌｏからの割り込み要求を受け付けｃｐＵに
対する割り込みを制御する割込制御用ＬＳＩを使用し、
前記ＣＰＵは前記割込制御用ＬＳＩから割込信号を受け
たとき割込応答パルスを１個発生し、前記割込制御用Ｌ
ＳＩは前記割込応答パルスを２個連続して受けたときア
ドレス情報を連続して２ハイド出力するシステムにおい
て、前記ＣＰＵからの割込応答信号を二つに分割して順
次割込制御用ＬＳＩに出力するとともに、その分割され
た信号のうち最初の信号発生時にｃｐＵに対してウェイ
ト信号を出力する論理回路を設けたことを特徴とする割
込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6976984A JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6976984A JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211556A true JPS60211556A (ja) | 1985-10-23 |
| JPH0235342B2 JPH0235342B2 (ja) | 1990-08-09 |
Family
ID=13412331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6976984A Expired - Lifetime JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235342B2 (ja) |
-
1984
- 1984-04-05 JP JP6976984A patent/JPH0235342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235342B2 (ja) | 1990-08-09 |
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