JPH0158669B2 - - Google Patents

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JPH0158669B2
JPH0158669B2 JP54154543A JP15454379A JPH0158669B2 JP H0158669 B2 JPH0158669 B2 JP H0158669B2 JP 54154543 A JP54154543 A JP 54154543A JP 15454379 A JP15454379 A JP 15454379A JP H0158669 B2 JPH0158669 B2 JP H0158669B2
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JP
Japan
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substrate
channel region
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region
mosfet
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JP54154543A
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Reo Kuraudaa Birii
Hainritsuhi Gaensurin Furitsutsu
Chaaruzu Jeigaa Richaado
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International Business Machines Corp
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    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
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    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species

Description

【発明の詳細な説明】 本発明は、MOSFET装置に関する。これらの
装置では、本質的には金属性の導電体であるゲー
ト電極の電位変化により、ゲートの真下の半導体
領域の導電性の型が逆転し、これによつてソース
及びドレイン電極の間の導電性が変化することに
なる。しかしながらこのような装置は、動作にお
いて基板に対するソースの電圧の大きさに敏感で
あるために、その結果しきい電圧が増加する。こ
の増加したしきい電圧により、装置の電流レベル
がソースに対する所与のゲート駆動電圧に対して
減少するようになる。それゆえに、これらの装置
を用いる回路の性能はこの影響により悪くなる。
本発明はしきい電圧の増加を防ぎ、これにより性
能が悪くなることを押えるものである。
基板の感度の問題は先行技術では知られてい
て、半導体中の不純物の導入によりこれを制御す
る努力が種々の構造体に幾度か払われてきた。
米国特許第3449644号、第3585463号及び第
3829885号公報には、装置の設計、動作及び性能
を改良するために、種々の型の半導体構造体に不
純物として金を導入することが示されている。し
かしながら、金のような不純物は容易に拡散しや
すいし、またこれゆえに高温のプロセス・ステツ
プの間に及びかなり低い温度での動作以外の全て
の使用により移動しやすいという問題が存在す
る。
説明のために、ｎ導電型で本発明の詳細は述べ
られるが、原理を考えれば当業者にはｐ導電型に
変換することによつても容易に本発明は達成でき
ることは明らかである。
ｎチヤンネルのMOSFET装置における基板感
度の減少は、低拡散率で十分に深いレベルのドナ
ー不純物濃度をゲートの下の空乏領域に導入する
ことにより達成される。
室温では、伝導帯の端から約0.2乃至0.3eV下に
位置するエネルギー・レベルを有するドナー不純
物が適当であるだろう。なぜなら、そのようなエ
ネルギー・レベルよりも高い場合には、不純物の
イオン化が容易に起こり、かえつて基板に対する
ソース電圧の増加前にしきい電圧を減少させるこ
とになり、また、そのようなエネルギー・レベル
よりも低い場合には、基板に対するソース電圧の
増加に対応して不純物のイオン化を起こさせるこ
とが難しくなるからである。ところが液体窒素の
温度（77〓）では0.04乃至0.05eVのエネルギーの
深さで十分である。装置の動作中にイオン化した
ドナー不純物が、部分的に通常存在するアクセプ
タ電荷を補正する。そしてこの補正効果により、
結果として装置における基板感度の重要な減少が
生じる。
第１図には、上では金属ゲート５が基板１の表
面から酸化物６により分離して設けられているチ
ヤンネル領域４により分離された、ｎ型ソース拡
散領域２及びｎ型ドレイン拡散領域３がｐ型基板
１に提供されている、MOSFET装置の断面図が
示されている。外部電極７，８，９及び１２が
各々、装置のソース２、ゲート５及びドレイン３
並びに基板１の裏面に提供されている。
動作中に、ゲート５及びソース２の間に十分大
きな信号が印加され、これによりソース及びドレ
インの間の電子の導電チヤンネル１０が作られ
る。このチヤンネルを作るのに必要なゲート電圧
は、しきい電圧と呼ばれ、第２図に示されている
ように基板の電位の関数である。チヤンネル１０
は空乏領域１１により基板バルクから分離されて
いる。
ソース・フオロア・タイプの動作では、第１図
の装置はしきい電圧の増加の影響を受け、それで
伝導を保つにはゲート８で非常に大きな信号が必
要となる。しきい電圧のこの変化により回路の性
能が悪くなる。
本発明では、動作中に不純物のうち幾つかがイ
オン化され又これにより基板に対するソース電圧
の増加に伴なう負のアクセプタ電荷の通常の増加
を補正することになる余分な正の電荷を生むよう
な濃度になるように、深いレベルのドナー不純物
が空乏領域１１に導入される。即ち、基板に対す
るソース電圧の増加に伴ない、イオン化した基板
の導電型不純物（例えば、アクセプタであれば負
イオンとなる。）が、チヤンネル領域の電位をバ
イアスする（例えば、アクセプタの負イオン化に
よりチヤンネル領域はより負の電位になり、ゲー
トに印加される正の電位のチヤンネル領域への作
用が弱まる。）ことになり、チヤンネル領域のキ
ヤリアの流れを妨げるような電気的影響を及ぼ
し、その結果、しきい電圧を増加させることにな
るので、チヤンネル領域の下に、そのような電気
的影響を補正するべく基板の導電型とは反対の導
電型不純物（例えば、正イオンとなるドナーであ
る。）を導入するのである。通常の装置では、ア
クセプタ電荷のこの増加はしきい電圧の増加に対
応している。
深いエネルギー・レベルのドナー不純物が、部
分的なイオン化が容易に起こるような伝導帯との
関係を有していることが重要である。室温での不
純物の適当なエネルギー・レベルは、伝導帯端下
で0.2乃至0.3eVと考えられる。また、装置あるい
はアレイの製造における続く高温のプロセス・ス
テツプの間に不純物が止まつているようにするた
めに、そしてまた装置が動作中に晒される環境条
件をも考慮して、導入される不純物は低拡散率を
有することが重要である。
次に第２図では、MOSFET装置の２つの主な
型、即ちエンハンスメント・モードの装置２―
及びデイプレツシヨン・モードの装置２―に対
して、基板の電圧VSXの関数としてのしきい電圧
VTHの変化が示されている。デイプレツシヨン・
モードの装置の場合には、6Vの基板電圧範囲以
上のしきい電圧では電圧が1/2以上変化すること
に注意すべきだ。エンハンスメント・モードの装
置の場合には、0.375V前後変化している。この
変化は、これらの装置を用いる回路を設計する際
に考慮されなければならないし、性能の限界を決
めることになる。
第３図は、第２図のように同等のデイプレツシ
ヨン・モードの装置の液体窒素の温度でのしきい
電圧の変化を示している。この温度では、しきい
電圧の増加により示されているようなドナーの大
部分が追い出される。より高い値の基板電圧でな
い所で変化する時には、基板感度は実質的に室温
の値以下に減少している。この効果は追い出され
るドナーのフイールドでのエンハンスされたイオ
ン化により生じる。これゆえに余分な正の電荷が
利用できるようになり、それゆえに、これらの電
圧で装置のバルク内で通常出ている負の電荷に対
する部分的な補正をすることになる。
本発明では、ドナー不純物が低拡散率を有する
こと及び動作温度との釣り合いによる伝導帯端以
下のエネルギー・レベルを有することが重要であ
る。室温の動作の場合には、可能なドナー不純物
はテルルである。
次に第４図では、本発明で得られる改良を示す
グラフが提供されている。曲線Ａは、約0.5Ωcm
の抵抗率を有する第１図の均一にドープされたｐ
導電型の基板１における制御装置で測定された。
曲線Ａは本発明の改良が行なわれなかつた装置の
典型的な性能を示している。曲線Ｂ，Ｃ及びＤ
は、第１図に示されているような装置のゲートの
下の領域１０又は１１に各々テルルの所定量を注
入した装置に対するものである。曲線Ｂ，Ｃ及び
Ｄはテルルの濃度が増加するに連れて徐々に基板
感度が減少することを示している。曲線Ｂの場合
には、５×1011原子／cm2の濃度のテルルが注入さ
れた。曲線Ａの場合より感度が改良されているこ
とがわかる。曲線Ｃの場合には、テルルの濃度は
１×1012原子／cm2まで増加されている。ここでは
改良がさらになされている。テルルの量が２×
1012である曲線Ｄの場合には、感度は０乃至−
8Vの基板の電位の範囲にわたつてほとんどフラ
ツトである。曲線Ｄは曲線Ａの制御装置に比べて
約１桁程度の大きさの改良がなされている。
深いレベルの不純物は、イオン注入又は拡散の
ような通常の半導体プロセス技術により導入され
る。イオン注入の技術により、予め選択されたレ
ベルと表面との間の領域の濃度に独立に表面下の
レベルにおける濃度が可能となる。これは特に第
１図からわかるように、所望の濃度位置が領域１
１内にある場合に有利であり、またこの濃度は
種々の装置の事情から領域１０の濃度に独立とな
ることが望まれる。このためにイオン注入を用い
る方が好ましい。
以上、基板感度の減少が装置の製造と共に提供
され、後のプロセス・ステツプ又は装置の最終動
作における環境条件に対して影響されることのな
いように、MOSトランジスタの基板感度を制御
する技術が示された。
【図面の簡単な説明】
第１図は、本発明の基板感度制御が用いられた
領域を含むMOSFET装置の断面図である。第２
図は、典型的なエンハンスメント・モード２―
とデイプレツシヨン・モード２―の装置の室温
（296〓）における基板の感度を示すグラフであ
る。第３図は、液体窒素の温度における注入され
たドナー不純物の存在による基板感度の影響を示
す。第４図は、より深いエネルギー・レベルのド
ナー不純物の種々の注入濃度に対する室温での基
板感度を示す。 １……基板、２……ソース、３……ドレイン、
４……チヤンネル領域、５……ゲート、６……酸
化物、７，８，９，１２……外部電極、１０……
チヤンネル、１１……空乏領域。

Claims (1)

  1. 【特許請求の範囲】 １ ｐ導電型の半導体基板の表面にｎ導電型のソ
    ース及びドレイン領域を両領域の間にチヤンネル
    領域ができるように離して設けるとともに、前記
    チヤンネル領域の上に酸化物層を介してゲート電
    極を設けたMOSFETにおいて、 テルル若しくはテルルの拡散率に相当する拡散
    率を有し室温でのエネルギー・レベルが伝導帯の
    端から約0.2乃至0.3eV下に位置するドナー不純物
    を含み、前記チヤンネル領域で起きる電荷の増加
    を補正する量の反対極性の電荷を提供することが
    できるｎ導電型の基板感度制御領域を、前記チヤ
    ンネル領域の真下の前記基板中に設けたことを特
    徴とする前記MOSFET。
JP15454379A 1978-12-29 1979-11-30 Mosfet Granted JPS5591875A (en)

Applications Claiming Priority (1)

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US05/974,594 US4274105A (en) 1978-12-29 1978-12-29 MOSFET Substrate sensitivity control

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Publication Number Publication Date
JPS5591875A JPS5591875A (en) 1980-07-11
JPH0158669B2 true JPH0158669B2 (ja) 1989-12-13

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DE (1) DE2966452D1 (ja)
IT (1) IT1164542B (ja)

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