JPS59206972A - 共有メモリ - Google Patents
共有メモリInfo
- Publication number
- JPS59206972A JPS59206972A JP8131883A JP8131883A JPS59206972A JP S59206972 A JPS59206972 A JP S59206972A JP 8131883 A JP8131883 A JP 8131883A JP 8131883 A JP8131883 A JP 8131883A JP S59206972 A JPS59206972 A JP S59206972A
- Authority
- JP
- Japan
- Prior art keywords
- data
- port
- processors
- memories
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は共有メモリに係り、特に分散処理システムにお
いて非同期に動作する複数のプロセ、す間のデータ転送
に用いられる共有メモリに関するものである。
いて非同期に動作する複数のプロセ、す間のデータ転送
に用いられる共有メモリに関するものである。
従来、分散処理システムにおいて非同期に動作スる複数
のプロセッサの１つから任意のＮ個のプロセッサにデー
タを転送する場合、１個あるいはＮ個のメモリを共有メ
モリとしてプロセッサ間に設置し、これを仲介としてデ
ータの転送が行われていた。
のプロセッサの１つから任意のＮ個のプロセッサにデー
タを転送する場合、１個あるいはＮ個のメモリを共有メ
モリとしてプロセッサ間に設置し、これを仲介としてデ
ータの転送が行われていた。
第１図は１個のメモリを共有メモリとして用いた場合の
従来のプロセッサ間の構成を示す図である。同図におい
て、プロセッサ１０はノ々ス４１を介してメモリ３０に
接続され、任意のＮ個のグロセ、す２１．２２．・・・
、 ２Ｎ（ただしＮ＝１．２，３．・・・）はパス４２
を介してメモリ３０に接続されている。すなわち、この
場合はプロセッサ１０からのデータはノ臂ス４１を介し
て一部メモリ３０に書込まれ、・々ス４２を介してプロ
セッサ２１〜２Ｎに転送されていた。
従来のプロセッサ間の構成を示す図である。同図におい
て、プロセッサ１０はノ々ス４１を介してメモリ３０に
接続され、任意のＮ個のグロセ、す２１．２２．・・・
、 ２Ｎ（ただしＮ＝１．２，３．・・・）はパス４２
を介してメモリ３０に接続されている。すなわち、この
場合はプロセッサ１０からのデータはノ臂ス４１を介し
て一部メモリ３０に書込まれ、・々ス４２を介してプロ
セッサ２１〜２Ｎに転送されていた。
次に第２図はＮ個のメモリヲ共有メモリとして用いた場
合の従来のプロセッサ間の構成を示す図で、図中第１図
と同一部分には同一符号が付されている。この場合には
プロセッサ１０はパス４１を介してＮ個のメモＩＪ ｓ
１． ｓ ２．・・・。
合の従来のプロセッサ間の構成を示す図で、図中第１図
と同一部分には同一符号が付されている。この場合には
プロセッサ１０はパス４１を介してＮ個のメモＩＪ ｓ
１． ｓ ２．・・・。
ＪＮ（ただし、Ｎ＝１ 、２ 、３ 、・・・）に接続
され、プロセッサ２１〜２Ｎはパス４２を介してメモリ
３１〜３Ｎにそれぞれ接続されている。
され、プロセッサ２１〜２Ｎはパス４２を介してメモリ
３１〜３Ｎにそれぞれ接続されている。
従って、この場合はプロセッサ１０からのデータはパス
４１を介して一部メモリ３１′〜３Ｎに書込壕れ、パス
４２を介してプロセッサ２１〜２Ｎに転送されていた。
４１を介して一部メモリ３１′〜３Ｎに書込壕れ、パス
４２を介してプロセッサ２１〜２Ｎに転送されていた。
ところが、このような１個あるいはＮ個のメモリを共有
メモリとして用いてプロセッサ間のデータ転送を行った
場合、次のような問題があった。すなわち、１個のメモ
リを共有メモリとして用いた場合は、プロセッサ１０が
メモリ３０にデータを書込んでいる間プロセッサ２１〜
２Ｎはメモリ３０からデータを読出すことができず、プ
ロセッサ２１〜２Ｎがメモリ３０からデータを読出して
いる間プロセ、す１０はメモリ３０にデータを書込むこ
とができない。また、Ｎ個のメモリを用いた場合も同様
にゾロセッサ１０がメモリ３１〜３Ｎにデータを書込ん
でいる間プロセッサ２１〜２Ｎはメモリ３１〜３Ｎにデ
ータを読出すことができず、プロセッサ２１〜２Ｎがメ
モリ３１〜３Ｎからデータを読出している間プロセッサ
１０はメモリ３１〜３Ｎにデータを書込むことができな
かった。
メモリとして用いてプロセッサ間のデータ転送を行った
場合、次のような問題があった。すなわち、１個のメモ
リを共有メモリとして用いた場合は、プロセッサ１０が
メモリ３０にデータを書込んでいる間プロセッサ２１〜
２Ｎはメモリ３０からデータを読出すことができず、プ
ロセッサ２１〜２Ｎがメモリ３０からデータを読出して
いる間プロセ、す１０はメモリ３０にデータを書込むこ
とができない。また、Ｎ個のメモリを用いた場合も同様
にゾロセッサ１０がメモリ３１〜３Ｎにデータを書込ん
でいる間プロセッサ２１〜２Ｎはメモリ３１〜３Ｎにデ
ータを読出すことができず、プロセッサ２１〜２Ｎがメ
モリ３１〜３Ｎからデータを読出している間プロセッサ
１０はメモリ３１〜３Ｎにデータを書込むことができな
かった。
したがって、従来においては一方のプロセッサがアクセ
ス（データの書込み読出し）をしているときは他方のプ
ロセッサはメモリに対してアクセスすることができず、
一方のプロセッサのアクセスが終了するまで処理を中断
しなければならず、リアルタイム処理を行う分野には適
用できなかりた。
ス（データの書込み読出し）をしているときは他方のプ
ロセッサはメモリに対してアクセスすることができず、
一方のプロセッサのアクセスが終了するまで処理を中断
しなければならず、リアルタイム処理を行う分野には適
用できなかりた。
本発明は上記の事情に鑑みなされたものであシ、その目
的は非同期に動作する複数のプロセッサの１つからＮ個
のプロセッサにデータを転送する際、各プロセッサの処
理が中断されることのない共有メモリを提供することに
ある。
的は非同期に動作する複数のプロセッサの１つからＮ個
のプロセッサにデータを転送する際、各プロセッサの処
理が中断されることのない共有メモリを提供することに
ある。
本発明は上記の目的を達成するために次のような構成と
したことを特徴としている。すなわち、本発明の共有メ
モリは非同期に動作する複数のプロセッサの１つからデ
ータを受取る入力ポートと、この入力ポートに入力され
たデータを前記プロセッサの任意のＮ個に転送する出力
？−トとを有し、前記入力テートはゾロセ、すからのデ
ータの書込みを選択的に行う複数の書込み専用メモリを
具備し、前記出力テートはプロセッサへのデータの読み
出しを選択的に行う複数の読出し専用メモリをそれぞれ
具備した構成としたものである。
したことを特徴としている。すなわち、本発明の共有メ
モリは非同期に動作する複数のプロセッサの１つからデ
ータを受取る入力ポートと、この入力ポートに入力され
たデータを前記プロセッサの任意のＮ個に転送する出力
？−トとを有し、前記入力テートはゾロセ、すからのデ
ータの書込みを選択的に行う複数の書込み専用メモリを
具備し、前記出力テートはプロセッサへのデータの読み
出しを選択的に行う複数の読出し専用メモリをそれぞれ
具備した構成としたものである。
以下、図面に示す実施例に基づいて本発明の詳細な説明
する。
する。
第３図及び第４図はいずれも本発明の一実施例を示す図
で、第３図は本発明の一実施例である共有メモリを用い
た場合のプロセッサ間の構成を示す図で、第４図は共有
メモリの構成を示５− す図である。なお、各図中第１図と同一部分には同一符
号が付されている。
で、第３図は本発明の一実施例である共有メモリを用い
た場合のプロセッサ間の構成を示す図で、第４図は共有
メモリの構成を示５− す図である。なお、各図中第１図と同一部分には同一符
号が付されている。
第３図及び第４図において、ゾロセ、す１０はパス４１
を介して共有メモリ１００の入カポｈ１００ｈに接続さ
れ、プロセ、す２１〜２Ｎはパス４２を介して共有メモ
リ１００のＮ個の出力ポート１００ｂにそれぞれ接続さ
れている。この共有メモリ１００の入カポ−） １００
＆には第４図に示すようにプロセッサ１０からのデータ
の書込みを行う第１及び第２の書込み専用メモリ（以下
ＷＯＭという。）５１．５２が設けられ、共有メモリ１
００の各出力ポート１００ｂにはプロセッサ２１〜２Ｎ
へのデータの読出しを行う第１および第２の読出し専用
メモリ（以下ＲＯＭという、）６１．６２が設けられて
いる。
を介して共有メモリ１００の入カポｈ１００ｈに接続さ
れ、プロセ、す２１〜２Ｎはパス４２を介して共有メモ
リ１００のＮ個の出力ポート１００ｂにそれぞれ接続さ
れている。この共有メモリ１００の入カポ−） １００
＆には第４図に示すようにプロセッサ１０からのデータ
の書込みを行う第１及び第２の書込み専用メモリ（以下
ＷＯＭという。）５１．５２が設けられ、共有メモリ１
００の各出力ポート１００ｂにはプロセッサ２１〜２Ｎ
へのデータの読出しを行う第１および第２の読出し専用
メモリ（以下ＲＯＭという、）６１．６２が設けられて
いる。
この人力ｆ−ト１００ｈのＷＯＭ ５１はパス２１Ａを
介して各出力ポート１００ｂのＲＯＭ ６１に接続され
、ＷＯＭ ５２はパス７ＪＢを介して各出力ポート１０
０ｂのＲＯＭ ６２に接続されている。
介して各出力ポート１００ｂのＲＯＭ ６１に接続され
、ＷＯＭ ５２はパス７ＪＢを介して各出力ポート１０
０ｂのＲＯＭ ６２に接続されている。
なお、ＷＯＭ ５１とＲＯＭ ６１およびＷＯＭ ５２
と６− ＲＯＭ ６２はそれぞれＡポート１００ＡおよびＢポー
ト１ｏｏＢを形成している。このＡポート１００ＡとＢ
デート１ｏｏＢとにはデータの転送モードを決定するダ
ート８１．８２が各バス４１．４２，７１１．７１Ｂに
配設されておシ。
と６− ＲＯＭ ６２はそれぞれＡポート１００ＡおよびＢポー
ト１ｏｏＢを形成している。このＡポート１００ＡとＢ
デート１ｏｏＢとにはデータの転送モードを決定するダ
ート８１．８２が各バス４１．４２，７１１．７１Ｂに
配設されておシ。
ゲート８１は制御ａ８３を介してモード切替信号生成回
路８６に接続され、ダート８２は制御線８４および信号
反転用のインバータ８５を介してモード切替信号生成回
路８６に接続されている。従って、ゲート８１と８２と
ではダートの開閉状態は逆になっており、とれによって
Ａポート１００ＡとＢポート１００Ｂの転送モードが逆
になっている。
路８６に接続され、ダート８２は制御線８４および信号
反転用のインバータ８５を介してモード切替信号生成回
路８６に接続されている。従って、ゲート８１と８２と
ではダートの開閉状態は逆になっており、とれによって
Ａポート１００ＡとＢポート１００Ｂの転送モードが逆
になっている。
次に動作について説明する。第５図は本発明の共有メモ
リの動作を示すタイミングチャートチｓ 図中１０１
ｍ １θ２は共有メモリ１θθのＡポート１００ＡとＢ
ポート１ｏｏＢの転送モードをそれぞれ示し、レベルが
低位にある区間テハフｏ ＊ ｙ ｔ １０ 、２１〜
２Ｎからのアクセス（データの書き込み、読み出し）を
許可するアクセスモードで、レベルが高位にある区間で
はプロセッサ１０．２１〜２Ｎのアクセスを禁止し、Ｗ
ＯＭ ５１ 、５２に書き込まれた全ビットのデータを
ＲＯＭ６１．６２へ転送するコピーモードである。なお
、１ｏ３はゾロセ、す１ｏの書き込みタイミングを示し
、１０４，１０５はプロセッサ２１〜２Ｎの読み出しタ
イミングを示すものである。
リの動作を示すタイミングチャートチｓ 図中１０１
ｍ １θ２は共有メモリ１θθのＡポート１００ＡとＢ
ポート１ｏｏＢの転送モードをそれぞれ示し、レベルが
低位にある区間テハフｏ ＊ ｙ ｔ １０ 、２１〜
２Ｎからのアクセス（データの書き込み、読み出し）を
許可するアクセスモードで、レベルが高位にある区間で
はプロセッサ１０．２１〜２Ｎのアクセスを禁止し、Ｗ
ＯＭ ５１ 、５２に書き込まれた全ビットのデータを
ＲＯＭ６１．６２へ転送するコピーモードである。なお
、１ｏ３はゾロセ、す１ｏの書き込みタイミングを示し
、１０４，１０５はプロセッサ２１〜２Ｎの読み出しタ
イミングを示すものである。
同図に示すように、Ａポート１０ｏＡＩ！：Ｂポート１
００Ｂのアクセスモードはモード切替信号生成回路８６
で生成される切替信号（図示せず）によって周期的に交
互に切替えられる。従っテ、プロセッサ１ｏの書き込み
タイミング１０３が例えば同図に示す如くＡポート１ｏ
ｏＡがアクセスモードのときに動作したとすると、プロ
セッサ１０からのデータはＷＯＭ ５１に書き込まれ、
次のコピーモード期間中にＲＯＭ６１へ転送される。こ
こで、ＡポートＪｏｏＡがコピーモード期間中にプロセ
ッサ２１〜２Ｎの１つからデータの読み出しがあっても
Ｂポート１ｏｏＢがアクセスモードとなっているのでデ
ータの読み出しが可能である。なお、ここで読み出され
たデータはＲＯＭ ６２に記憶されているデータであシ
、以前にＷＯＭ ５２に曹き込まれたデータである。従
って、 ＲＯＭ ６１に転送されたデータは一周期遅れ
で次のアクセスモード以降にＲＯＭ６１から読み出し可
能となる。また、！ロセッサ１０とプロセッサ２１〜２
Ｎとから同時にアクセスがあった場合でも、各ポート１
００ＩＬ。
００Ｂのアクセスモードはモード切替信号生成回路８６
で生成される切替信号（図示せず）によって周期的に交
互に切替えられる。従っテ、プロセッサ１ｏの書き込み
タイミング１０３が例えば同図に示す如くＡポート１ｏ
ｏＡがアクセスモードのときに動作したとすると、プロ
セッサ１０からのデータはＷＯＭ ５１に書き込まれ、
次のコピーモード期間中にＲＯＭ６１へ転送される。こ
こで、ＡポートＪｏｏＡがコピーモード期間中にプロセ
ッサ２１〜２Ｎの１つからデータの読み出しがあっても
Ｂポート１ｏｏＢがアクセスモードとなっているのでデ
ータの読み出しが可能である。なお、ここで読み出され
たデータはＲＯＭ ６２に記憶されているデータであシ
、以前にＷＯＭ ５２に曹き込まれたデータである。従
って、 ＲＯＭ ６１に転送されたデータは一周期遅れ
で次のアクセスモード以降にＲＯＭ６１から読み出し可
能となる。また、！ロセッサ１０とプロセッサ２１〜２
Ｎとから同時にアクセスがあった場合でも、各ポート１
００ＩＬ。
Ｊ ００ＢＣＩＷＯＭ５１．５２およびＲＯＭ ６１
。
。
６２によって同時に対処することができる。
このように本実施例によれば、Ａポート１ｏｏＡとＢ／
−トｘｏｏＢとのいずれか一方が常にアクセスそ−ドと
なっているので、ｆａセ、す１０とプロセッサ２１〜２
Ｎの両方からアクセスが行われても一方のプロセッサが
待ち状態に置かれることがないので、リアルタイム処理
が可能である。
−トｘｏｏＢとのいずれか一方が常にアクセスそ−ドと
なっているので、ｆａセ、す１０とプロセッサ２１〜２
Ｎの両方からアクセスが行われても一方のプロセッサが
待ち状態に置かれることがないので、リアルタイム処理
が可能である。
なお、上記実施例においてはプロセッサからのアクセス
に対して２つのＷＯＭ ５１ 、５ ！およ９− びＲＯＭ ６１ 、６２によってデータの書込み読出し
を行ったが、２個以上でも同様の効果を得ることができ
る。
に対して２つのＷＯＭ ５１ 、５ ！およ９− びＲＯＭ ６１ 、６２によってデータの書込み読出し
を行ったが、２個以上でも同様の効果を得ることができ
る。
以上の説明から明らかなように本発明によれば、非同期
に動作する！ｊＩ数のプロセッサの１つからデータを受
取る入力テートと、この入力ポートに入力されたデータ
を前記プロセッサの任意のＮ個に転送するＮ個の出力ポ
ートとを有し、入力ポートはプロセッサからのデータの
書込みを選択的に行う複数の書込み専用メモリを具備し
、出力、ｊ？−）はプロセッサへのデータの読出しを選
択的に行う複数の読出し専用メモリを具備した構成とし
たので、非同期に動作する複数のプロセッサの１つから
任意のＮ個のプロセ。
に動作する！ｊＩ数のプロセッサの１つからデータを受
取る入力テートと、この入力ポートに入力されたデータ
を前記プロセッサの任意のＮ個に転送するＮ個の出力ポ
ートとを有し、入力ポートはプロセッサからのデータの
書込みを選択的に行う複数の書込み専用メモリを具備し
、出力、ｊ？−）はプロセッサへのデータの読出しを選
択的に行う複数の読出し専用メモリを具備した構成とし
たので、非同期に動作する複数のプロセッサの１つから
任意のＮ個のプロセ。
すにデータを転送する際、各プロセッサの処理が中断さ
れるととのない共有メモリを提供できる。
れるととのない共有メモリを提供できる。
第１図及び第２図は従来の共有メモリを用い１０−
た場合のプロセッサ間の構成図で、第１図は１つのメモ
リを共有メモリとして用いた場合を示す構成図、第２図
はＮ個のメモリを共有メモリとして用いた場合を示す構
成図、第３図ないし第５図は本発明の一実施例を示す図
で、第３図は本発明の共有メモリを用いた場合のプロセ
ッサ間の構成図、第４図は本発明の一実施例である共有
メモリの構成図、第５図は共有メモリの動作を示すタイ
ミング図である。 １０．２１〜２Ｎ・・・プロセッサ、５１．５２−ＷＯ
Ｍ 、 ６１ 、６２−ＲＯＭ、１００ ａ ”−人
力デート、１００ｂ・・・出力ポート。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 ０ 第３図 ００ Ｎ
リを共有メモリとして用いた場合を示す構成図、第２図
はＮ個のメモリを共有メモリとして用いた場合を示す構
成図、第３図ないし第５図は本発明の一実施例を示す図
で、第３図は本発明の共有メモリを用いた場合のプロセ
ッサ間の構成図、第４図は本発明の一実施例である共有
メモリの構成図、第５図は共有メモリの動作を示すタイ
ミング図である。 １０．２１〜２Ｎ・・・プロセッサ、５１．５２−ＷＯ
Ｍ 、 ６１ 、６２−ＲＯＭ、１００ ａ ”−人
力デート、１００ｂ・・・出力ポート。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 ０ 第３図 ００ Ｎ
Claims (1)
- 非同期に動作する複数のゾロセッサの１つからデータを
受取る入力、ｆ？−）と、この入力ポートに入力された
データを前記プロセッサの任意のＮ個に転送する出力ポ
ートとを有し、前記入力ポートはプロセッサからのデー
タの書込みを井排詐≠選択的に行う複数の書込み専用メ
モリを具備し、前記出力ポートはプロセッサへのデータ
の読出しを選択的に行う複数の読出し専用メモリをそれ
ぞれ具備したことを特徴とする共有メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131883A JPS59206972A (ja) | 1983-05-10 | 1983-05-10 | 共有メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131883A JPS59206972A (ja) | 1983-05-10 | 1983-05-10 | 共有メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206972A true JPS59206972A (ja) | 1984-11-22 |
Family
ID=13743047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131883A Pending JPS59206972A (ja) | 1983-05-10 | 1983-05-10 | 共有メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206972A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509302A (ja) * | 1997-12-17 | 2002-03-26 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
| US7373440B2 (en) | 1997-12-17 | 2008-05-13 | Src Computers, Inc. | Switch/network adapter port for clustered computers employing a chain of multi-adaptive processors in a dual in-line memory module format |
| US7406573B2 (en) | 2002-05-09 | 2008-07-29 | Src Computers, Inc. | Reconfigurable processor element utilizing both coarse and fine grained reconfigurable elements |
| US7424552B2 (en) | 1997-12-17 | 2008-09-09 | Src Computers, Inc. | Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices |
| US7565461B2 (en) | 1997-12-17 | 2009-07-21 | Src Computers, Inc. | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers |
| US7620800B2 (en) | 2002-10-31 | 2009-11-17 | Src Computers, Inc. | Multi-adaptive processing systems and techniques for enhancing parallelism and performance of computational functions |
| US7680968B2 (en) | 1997-12-17 | 2010-03-16 | Src Computers, Inc. | Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM) |
| JP2012108582A (ja) * | 2010-11-15 | 2012-06-07 | Denso Corp | 情報処理装置 |
| JP2013531288A (ja) * | 2010-05-20 | 2013-08-01 | ナチュラル セキュリティー | ローカル端末と複数の携帯機器との間で通信する携帯通信機器、システムおよび方法 |
-
1983
- 1983-05-10 JP JP8131883A patent/JPS59206972A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509302A (ja) * | 1997-12-17 | 2002-03-26 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
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| JP2013531288A (ja) * | 2010-05-20 | 2013-08-01 | ナチュラル セキュリティー | ローカル端末と複数の携帯機器との間で通信する携帯通信機器、システムおよび方法 |
| JP2012108582A (ja) * | 2010-11-15 | 2012-06-07 | Denso Corp | 情報処理装置 |
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