JPH0161009B2 - - Google Patents
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- JPH0161009B2 JPH0161009B2 JP57208217A JP20821782A JPH0161009B2 JP H0161009 B2 JPH0161009 B2 JP H0161009B2 JP 57208217 A JP57208217 A JP 57208217A JP 20821782 A JP20821782 A JP 20821782A JP H0161009 B2 JPH0161009 B2 JP H0161009B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sample
- hold
- filter
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
この発明は電力系統に適用して、事故を検出す
るためアナログ入力回路を改良したデイジタル保
護継電器に関するものである。
るためアナログ入力回路を改良したデイジタル保
護継電器に関するものである。
従来この種の回路として第１図に示すデイジタ
ル保護継電器のアナログ入力回路があつた。同図
において１ａ乃至１ｈはリレー判定に不要な雑音
波形成分除去用のフイルタ、２ａ乃至２ｈはそれ
ぞれのフイルタ１ａ乃至１ｈに対応して設けた同
時刻サンプリング用のサンプル・ホールド回路、
３はAD変換回路、４はAD変換回路入力を選択
するためのマルチプレクサである。また、ａ乃至
ｈはアナログ入力信号を示し、ｐはデイジタル出
力信号を示す。このアナログ入力信号ａ乃至ｈ
は、電力系統に配した検出変成器PT、検出変流
器CTなどの各系統の各種の状態信号をレベル変
換、電流・電圧変換、波形整形などを施されて導
入される。
ル保護継電器のアナログ入力回路があつた。同図
において１ａ乃至１ｈはリレー判定に不要な雑音
波形成分除去用のフイルタ、２ａ乃至２ｈはそれ
ぞれのフイルタ１ａ乃至１ｈに対応して設けた同
時刻サンプリング用のサンプル・ホールド回路、
３はAD変換回路、４はAD変換回路入力を選択
するためのマルチプレクサである。また、ａ乃至
ｈはアナログ入力信号を示し、ｐはデイジタル出
力信号を示す。このアナログ入力信号ａ乃至ｈ
は、電力系統に配した検出変成器PT、検出変流
器CTなどの各系統の各種の状態信号をレベル変
換、電流・電圧変換、波形整形などを施されて導
入される。
次に動作について説明する。系統から導入され
た電圧または電流波形は直流分や高調波成分を含
み、これらは事故判定の結果を誤まらせるため各
フイルタ１ａ乃至１ｈにより必要成分のみを抽出
した上で対応するサンプル・ホールド回路２ａ乃
至２ｈにより全チヤンネル同時にホールドされ、
直前の電圧レベルが一定時間だけ各サンプル・ホ
ールド回路２ａ乃至２ｈの出力に保たれる。マル
チプレクサ４はこれらの各チヤンネルを順時走査
することによりAD変換回路３に接続するもので
ある。一連の動作はサンプル・ホールド回路２ａ
乃至２ｈのホールド状態から始まり、各々のチヤ
ンネルが順時時分割による走査にしたがいAD変
換器３に接続され、全チヤンネルが時分割してデ
イジタル信号に変換された時点で終了する。
た電圧または電流波形は直流分や高調波成分を含
み、これらは事故判定の結果を誤まらせるため各
フイルタ１ａ乃至１ｈにより必要成分のみを抽出
した上で対応するサンプル・ホールド回路２ａ乃
至２ｈにより全チヤンネル同時にホールドされ、
直前の電圧レベルが一定時間だけ各サンプル・ホ
ールド回路２ａ乃至２ｈの出力に保たれる。マル
チプレクサ４はこれらの各チヤンネルを順時走査
することによりAD変換回路３に接続するもので
ある。一連の動作はサンプル・ホールド回路２ａ
乃至２ｈのホールド状態から始まり、各々のチヤ
ンネルが順時時分割による走査にしたがいAD変
換器３に接続され、全チヤンネルが時分割してデ
イジタル信号に変換された時点で終了する。
従来の回路は以上のように構成されているので
多チヤンネル入力が増大すると、フイルタとサン
プル・ホールド回路はそれに応じてチヤンネル数
が必要であるから明らかに部品数が増大してしま
う結果となる。またそれぞれのフイルタ、サンプ
ル・ホールド回路は、入力するアナログ信号の大
きさなどに応じてオフセツト調整およびゲイン調
整回路を設けることが特性管理上必要なことが多
く、本来一方だけでよいこれら調整機能を重複し
て設けることとなるなどの欠点があつた。
多チヤンネル入力が増大すると、フイルタとサン
プル・ホールド回路はそれに応じてチヤンネル数
が必要であるから明らかに部品数が増大してしま
う結果となる。またそれぞれのフイルタ、サンプ
ル・ホールド回路は、入力するアナログ信号の大
きさなどに応じてオフセツト調整およびゲイン調
整回路を設けることが特性管理上必要なことが多
く、本来一方だけでよいこれら調整機能を重複し
て設けることとなるなどの欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、サンプル・ホー
ルド回路内演算増幅器によりフイルタ用演算増幅
器の機能を実現させることにより、部品数を減少
させ、重複していた調整機能をなくすことで低コ
スト、省スペースおよび信頼性向上を実現させた
アナログ入力回路を有するデイジタル保護継電器
を提供することを目的としている。
除去するためになされたもので、サンプル・ホー
ルド回路内演算増幅器によりフイルタ用演算増幅
器の機能を実現させることにより、部品数を減少
させ、重複していた調整機能をなくすことで低コ
スト、省スペースおよび信頼性向上を実現させた
アナログ入力回路を有するデイジタル保護継電器
を提供することを目的としている。
以下、この発明の実施例を図について説明す
る。第２図は、この発明の一実施例にもとづくデ
イジタル保護継電器に適用される入力回路構成図
であり、図中第１図と同一符号は、同一又は相当
部分を示すので説明は省略する。第２図において
５はフイルタ回路とサンプル・ホールド回路を一
体化したフイルタ／サンプル・ホールド回路（以
下、FSH回路と略す）、４はマルチプレクサ、３
はAD変換回路である。FSH回路５には低域通過
形、高域通過形および帯域通過形があり、FSH
回路の具体構成例をそれぞれ第３図、第４図およ
び第５図に示し、さらにFSH回路５内に設けた
フイルタ回路の具体構成例を第６図に示す。
る。第２図は、この発明の一実施例にもとづくデ
イジタル保護継電器に適用される入力回路構成図
であり、図中第１図と同一符号は、同一又は相当
部分を示すので説明は省略する。第２図において
５はフイルタ回路とサンプル・ホールド回路を一
体化したフイルタ／サンプル・ホールド回路（以
下、FSH回路と略す）、４はマルチプレクサ、３
はAD変換回路である。FSH回路５には低域通過
形、高域通過形および帯域通過形があり、FSH
回路の具体構成例をそれぞれ第３図、第４図およ
び第５図に示し、さらにFSH回路５内に設けた
フイルタ回路の具体構成例を第６図に示す。
本発明の動作説明の前に第６図に基づいてサン
プルホールド回路１０の説明を行う。同図におい
て、１５，１６は演算増幅器、１７はスイツチ、
１８はホールドキヤパシタ、１９は入力端子、２
０は出力端子、２１はスイツチの開閉制御を行う
コントロール信号入力端子（以下Ｓ／Ｈ端子と略
す）である。
プルホールド回路１０の説明を行う。同図におい
て、１５，１６は演算増幅器、１７はスイツチ、
１８はホールドキヤパシタ、１９は入力端子、２
０は出力端子、２１はスイツチの開閉制御を行う
コントロール信号入力端子（以下Ｓ／Ｈ端子と略
す）である。
いま、このＳ／Ｈ端子にコントロール信号が与
えられていると、スイツチ１７が閉じているの
で、サンプルホールド回路１０全体としてはボル
テージフオロア２段の直列接続となり、外部から
は非反転演算増幅器として見え、ホールドキヤパ
シタ１８は入力端子１９および出力端子２０と同
一電位となる。一方、コントロール信号が解除さ
れスイツチ１７が開いた時には、演算増幅器１６
の入力はホールドキヤパシタ１８の電位が加わつ
ており、その電位はスイツチ１７が開く直前の値
が保持される。したがつて、入力端子１９の電位
が変化しても、出力端子２０の電位は、先の電位
がホールドキヤパシタ１８の電位として保たれ
る。以下、スイツチ１７が閉じた状態をサンプリ
ングモード、開いた状態をホールドモードと言
う。
えられていると、スイツチ１７が閉じているの
で、サンプルホールド回路１０全体としてはボル
テージフオロア２段の直列接続となり、外部から
は非反転演算増幅器として見え、ホールドキヤパ
シタ１８は入力端子１９および出力端子２０と同
一電位となる。一方、コントロール信号が解除さ
れスイツチ１７が開いた時には、演算増幅器１６
の入力はホールドキヤパシタ１８の電位が加わつ
ており、その電位はスイツチ１７が開く直前の値
が保持される。したがつて、入力端子１９の電位
が変化しても、出力端子２０の電位は、先の電位
がホールドキヤパシタ１８の電位として保たれ
る。以下、スイツチ１７が閉じた状態をサンプリ
ングモード、開いた状態をホールドモードと言
う。
以上のようなサンプルホールド回路１０内の演
算増幅器とフイルタ回路の演算増幅器との共用に
ついて説明する。第３図は、第６図に述べたサン
プルホールド回路１０を適用した低域通過形フイ
ルタ１１への具体構成例である。１０はサンプル
ホールド回路、２２，２３はフイルタ用抵抗、２
４，２５はフイルタ用コンデンサ、１８はホール
ドキヤパシタ、２７は入力端子、２８は出力端子
である。
算増幅器とフイルタ回路の演算増幅器との共用に
ついて説明する。第３図は、第６図に述べたサン
プルホールド回路１０を適用した低域通過形フイ
ルタ１１への具体構成例である。１０はサンプル
ホールド回路、２２，２３はフイルタ用抵抗、２
４，２５はフイルタ用コンデンサ、１８はホール
ドキヤパシタ、２７は入力端子、２８は出力端子
である。
第３図において、サンプルホールド回路１０を
非反転接続の演算増幅器として見た時、入力端子
２７と出力端子２８の関係は次式(1)で現わすこと
ができる。
非反転接続の演算増幅器として見た時、入力端子
２７と出力端子２８の関係は次式(1)で現わすこと
ができる。
V2／V1
＝１／R1R2C1C2／S2＋Ｓ（１／R1C1＋１／R2C1）＋１／
R1R2C1C2 ……(1) 但し、V1は入力端子２７の電位を、V2は出力
端子２８の電位を、Ｓはjωすなわち“2π×周波
数”で表わされる変数を示す。Ｓを変化させた時
の上式(1)で示されるアナログ信号電圧V2および
V1の関係は、Ｓ＝０の時V2／V1＝１、またＳ＝
∞の時V2／V1＝０となる。したがつてフイルタ
１１は、サンプルホールド回路として機能すると
共に２次低域通過形フイルタを実現していること
になる。すなわちサンプリングモードにおいて
は、２次低域通過形フイルタとしての動作を行
う。また式(1)は非反転増幅器を用いて実現される
アクテイブフイルタと同じ式であり、その動作は
公知のものである。さらにホールドモードとなつ
た時の出力は、サンプルホールドの動作説明の中
で述べた通り、モード切替が行なわれる直前の出
力電位が保持される。この出力信号はサンプリン
グモードにおけるフイルター動作をしている時の
出力信号であるので、不要成分を除去したアナロ
グ入力信号の信号波形をホールドすることにな
る。サンプルホールド回路１０の出力インピーダ
ンスは非常に小さいため、コンデンサ２４を通じ
ての入力端子２７の電位変化の影響は無視でき
る。
R1R2C1C2 ……(1) 但し、V1は入力端子２７の電位を、V2は出力
端子２８の電位を、Ｓはjωすなわち“2π×周波
数”で表わされる変数を示す。Ｓを変化させた時
の上式(1)で示されるアナログ信号電圧V2および
V1の関係は、Ｓ＝０の時V2／V1＝１、またＳ＝
∞の時V2／V1＝０となる。したがつてフイルタ
１１は、サンプルホールド回路として機能すると
共に２次低域通過形フイルタを実現していること
になる。すなわちサンプリングモードにおいて
は、２次低域通過形フイルタとしての動作を行
う。また式(1)は非反転増幅器を用いて実現される
アクテイブフイルタと同じ式であり、その動作は
公知のものである。さらにホールドモードとなつ
た時の出力は、サンプルホールドの動作説明の中
で述べた通り、モード切替が行なわれる直前の出
力電位が保持される。この出力信号はサンプリン
グモードにおけるフイルター動作をしている時の
出力信号であるので、不要成分を除去したアナロ
グ入力信号の信号波形をホールドすることにな
る。サンプルホールド回路１０の出力インピーダ
ンスは非常に小さいため、コンデンサ２４を通じ
ての入力端子２７の電位変化の影響は無視でき
る。
ホールドモードではコンデンサ２４によるフイ
ードバツクループは開かれるため抵抗２２，２３
とコンデンサ２５による低域通過形１次フイルタ
により高域除去された電位がサンプルホールド１
０の入力端子に印加されており、この状態からサ
ンプリングモードに切替つた時、２次低域通過形
フイルタに変化するが、極めて短い追従時間であ
るため用途上全く問題は生じない。
ードバツクループは開かれるため抵抗２２，２３
とコンデンサ２５による低域通過形１次フイルタ
により高域除去された電位がサンプルホールド１
０の入力端子に印加されており、この状態からサ
ンプリングモードに切替つた時、２次低域通過形
フイルタに変化するが、極めて短い追従時間であ
るため用途上全く問題は生じない。
以上によりサンプルホールド１０の演算増幅器
は、サンプリングモードではアクテイブフイルタ
の演算増幅器として、またホールドモードでは本
来のサンプルホールド回路の演算増幅器として共
用可能であり、かつこれら２つの機能に何ら支障
のないことが判明される。
は、サンプリングモードではアクテイブフイルタ
の演算増幅器として、またホールドモードでは本
来のサンプルホールド回路の演算増幅器として共
用可能であり、かつこれら２つの機能に何ら支障
のないことが判明される。
第４図および第５図は、いずれもこの発明の他
の実施例デイジタル保護継電器に適用するFSH
回路１２および１３の例であつて、第４図が高域
通過形フイルタの具体回路構成図を、また第５図
が帯域通過形フイルタの具体回路構成図をそれぞ
れ示している。なお、これ等の図において、第３
図と同一符号は、同一又は相当部分を示すので、
詳しい説明は省略する。第４図の実施例では、フ
イルタ用抵抗２２，２３、フイルタ用コンデンサ
２４，２５によつて高域通過形フイルタが、また
第５図の実施例では、フイルタ用抵抗２２，２
３，２６、フイルタ用コンデンサ２４，２５によ
つて帯域通過フイルタが、それぞれ第３図の実施
例と同様にサンプルホールド回路１０の演算増幅
器とともにアクテイブフイルタとして働く。
の実施例デイジタル保護継電器に適用するFSH
回路１２および１３の例であつて、第４図が高域
通過形フイルタの具体回路構成図を、また第５図
が帯域通過形フイルタの具体回路構成図をそれぞ
れ示している。なお、これ等の図において、第３
図と同一符号は、同一又は相当部分を示すので、
詳しい説明は省略する。第４図の実施例では、フ
イルタ用抵抗２２，２３、フイルタ用コンデンサ
２４，２５によつて高域通過形フイルタが、また
第５図の実施例では、フイルタ用抵抗２２，２
３，２６、フイルタ用コンデンサ２４，２５によ
つて帯域通過フイルタが、それぞれ第３図の実施
例と同様にサンプルホールド回路１０の演算増幅
器とともにアクテイブフイルタとして働く。
以上のようにこの発明によれば、フイルタ回路
とサンプル・ホールド回路を一体化して構成し、
フイルタ回路の演算増幅器が不要となつたためコ
スト低減、省スペースに加え、信頼性の向上およ
び低消費電力化が計られると共に、更にサンプル
ホールド回路はサンプリングモードにおいてボル
テージフオロア２段の直列接続となつているた
め、極めて入力インピーダンスの高い入力回路と
なつており、フイルタ回路を構成する抵抗素子の
値を高く設定できるため抵抗コンデンサ回路時定
数を一定とした場合にコンデンサ容量を小さくで
きるのでコスト、スペースの点で有利である。
とサンプル・ホールド回路を一体化して構成し、
フイルタ回路の演算増幅器が不要となつたためコ
スト低減、省スペースに加え、信頼性の向上およ
び低消費電力化が計られると共に、更にサンプル
ホールド回路はサンプリングモードにおいてボル
テージフオロア２段の直列接続となつているた
め、極めて入力インピーダンスの高い入力回路と
なつており、フイルタ回路を構成する抵抗素子の
値を高く設定できるため抵抗コンデンサ回路時定
数を一定とした場合にコンデンサ容量を小さくで
きるのでコスト、スペースの点で有利である。
第１図は従来のデイジタル継電器に適用するア
ナログ入力回路の回路構成図を、第２図はこの発
明の一実施例によるデイジタル継電器に適用する
アナログ入力回路の回路構成図を、第３図は同実
施例に適用されるFSH回路の回路構成図を、第
４図および第５図はこの発明の他の実施例による
デイジタル継電器に適用する別のFSH回路の回
路構成図を、第６図は第３図乃至第５図に示す
FSH回路に適用したサンプルホールド回路の回
路構成図をそれぞれ示している。 １ａ〜１ｈ……フイルタ回路、２ａ〜２ｈ……
サンプルホールド回路、３……アナログ・デイジ
タル変換器、４……マルチプレクサ、５ａ〜５ｈ
……FSH回路、１０……サンプルホールド回路、
１１……低域通過形FSH回路、１２……高域通
過形FSH回路、１３……帯域通過形FSH回路、
１５，１６……演算増幅器、１７……スイツチ、
１８，２４，２５……コンデンサ、２２，２３，
２６……抵抗。なお、図中、同一符号は同一又は
相当部分を示す。
ナログ入力回路の回路構成図を、第２図はこの発
明の一実施例によるデイジタル継電器に適用する
アナログ入力回路の回路構成図を、第３図は同実
施例に適用されるFSH回路の回路構成図を、第
４図および第５図はこの発明の他の実施例による
デイジタル継電器に適用する別のFSH回路の回
路構成図を、第６図は第３図乃至第５図に示す
FSH回路に適用したサンプルホールド回路の回
路構成図をそれぞれ示している。 １ａ〜１ｈ……フイルタ回路、２ａ〜２ｈ……
サンプルホールド回路、３……アナログ・デイジ
タル変換器、４……マルチプレクサ、５ａ〜５ｈ
……FSH回路、１０……サンプルホールド回路、
１１……低域通過形FSH回路、１２……高域通
過形FSH回路、１３……帯域通過形FSH回路、
１５，１６……演算増幅器、１７……スイツチ、
１８，２４，２５……コンデンサ、２２，２３，
２６……抵抗。なお、図中、同一符号は同一又は
相当部分を示す。
Claims (1)
- １ 電力系統に配した検出変成器、検出変流器等
を介して検出した該電力系統の各種のアナログ状
態信号をマルチプレクサで時分割走査した後にデ
イジタル状態信号に変換するデイジタル保護継電
器において、低域通過形、高域通過形、帯域通過
形のいずれかであつて前記アナログ状態信号を導
入するフイルタ回路と、前記フイルタ回路の出力
信号を入力する第１の演算増幅器と出力信号を前
記マルチプレクサに供給する第２の演算増幅器と
コントロール信号が与えられると前記第１、第２
の演算増幅器を直列接続するスイツチおよび前記
スイツチの開成時に前記第２の演算増幅器の入力
電位を保持するホールドキヤパシタを有するサン
プル・ホールド回路とを一体化したフイルタ／サ
ンプル・ホールド回路を具備したことを特徴とす
るデイジタル保護継電器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208217A JPS5999920A (ja) | 1982-11-26 | 1982-11-26 | デイジタル保護継電器 |
| EP84901417A EP0176596B1 (en) | 1982-11-26 | 1984-04-04 | Analog input circuit |
| US06/666,957 US4651034A (en) | 1982-11-26 | 1984-04-04 | Analog input circuit with combination sample and hold and filter |
| PCT/JP1984/000169 WO1985004750A1 (fr) | 1982-11-26 | 1984-04-04 | Circuit d'entree analogique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208217A JPS5999920A (ja) | 1982-11-26 | 1982-11-26 | デイジタル保護継電器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999920A JPS5999920A (ja) | 1984-06-08 |
| JPH0161009B2 true JPH0161009B2 (ja) | 1989-12-26 |
Family
ID=16552609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208217A Granted JPS5999920A (ja) | 1982-11-26 | 1982-11-26 | デイジタル保護継電器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999920A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481616A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Input circuit for digital operation and processing device |
-
1982
- 1982-11-26 JP JP57208217A patent/JPS5999920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5999920A (ja) | 1984-06-08 |
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