JPH0286310A - 積分回路 - Google Patents
積分回路Info
- Publication number
- JPH0286310A JPH0286310A JP23844688A JP23844688A JPH0286310A JP H0286310 A JPH0286310 A JP H0286310A JP 23844688 A JP23844688 A JP 23844688A JP 23844688 A JP23844688 A JP 23844688A JP H0286310 A JPH0286310 A JP H0286310A
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- JP
- Japan
- Prior art keywords
- input terminal
- analog
- input
- feedback capacitor
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログコンピュータ等のアナログ信号系に
用いられる積分回路に関する。
用いられる積分回路に関する。
従来の技術
一般に、アナログコンピュータを構成する場合、積分回
路（加算積分回路を含む）をその回路要素の１つとする
。
路（加算積分回路を含む）をその回路要素の１つとする
。
第５図は最も簡単な積分回路（積分器）の構成を示し、
演算増幅器（オペアンプ）■を設け、その反転入力端子
（−）に入力抵抗Ｒを接続し、演算増幅器１の出力端子
と反転入力端子（−）との間に帰還コンデンサＣを接続
してなる。
演算増幅器（オペアンプ）■を設け、その反転入力端子
（−）に入力抵抗Ｒを接続し、演算増幅器１の出力端子
と反転入力端子（−）との間に帰還コンデンサＣを接続
してなる。
発明が解決しようとする問題点
このような積分回路において、その積分速度を規制する
時定数を変更しようとする場合、入力抵抗Ｒの値を変え
るか、又は帰還コンデンサＣを付は替えるしかなく、不
便中ある。
時定数を変更しようとする場合、入力抵抗Ｒの値を変え
るか、又は帰還コンデンサＣを付は替えるしかなく、不
便中ある。
この点、第６図に示すように抵抗値の異なる人ノｌ抵抗
Ｒ，，Ｒ１，Ｒ３を並列状態で用意しておくとともに、
容量の異なる帰還コンデンサＣｌ１ｃ２＋Ｃ３を並列状
態で用意しておき、時定数変更時には各々に接続されて
いるスイッチＳＷ、〜ＳＷ、の切換えにより抵抗値、容
量を選択するようにしたものもある。この場合であって
も、スイッチ切換えを伴い５時定数変更が不便である。
Ｒ，，Ｒ１，Ｒ３を並列状態で用意しておくとともに、
容量の異なる帰還コンデンサＣｌ１ｃ２＋Ｃ３を並列状
態で用意しておき、時定数変更時には各々に接続されて
いるスイッチＳＷ、〜ＳＷ、の切換えにより抵抗値、容
量を選択するようにしたものもある。この場合であって
も、スイッチ切換えを伴い５時定数変更が不便である。
聞届点を解決するための手段
積分出力端子と反転入力端子との間に帰還コンデンサを
接続した演算増幅器を設け、参照電圧入力端子にアナロ
グ信号が入力されデジタル信号入力端子に時定数設定用
デジタル信号が入力されて前記演算増幅器の反転入力端
子に電流出力を入力させるデジタル・アナログ変換器を
設ける。
接続した演算増幅器を設け、参照電圧入力端子にアナロ
グ信号が入力されデジタル信号入力端子に時定数設定用
デジタル信号が入力されて前記演算増幅器の反転入力端
子に電流出力を入力させるデジタル・アナログ変換器を
設ける。
作用
アナログ信ひと時定数設定用デジタル信号とはデジタル
・アナログ変換器内部で演算され、その結果として電流
出力が出力される。この電流出力は帰還コンデンサを有
する演算増幅器により積分され、積分出力端子から積分
出力が出される。つまり、アナログ信号の積分速度を、
デジタル・アナログ変換器に対する時定数設定用デジタ
ル信号の値と帰還コンデンサ４の容量とにより決まる時
定数の速度で積分できることになり、積分時定数をデジ
タル的に簡単に変更制御できるものとなる。
・アナログ変換器内部で演算され、その結果として電流
出力が出力される。この電流出力は帰還コンデンサを有
する演算増幅器により積分され、積分出力端子から積分
出力が出される。つまり、アナログ信号の積分速度を、
デジタル・アナログ変換器に対する時定数設定用デジタ
ル信号の値と帰還コンデンサ４の容量とにより決まる時
定数の速度で積分できることになり、積分時定数をデジ
タル的に簡単に変更制御できるものとなる。
実施例
本発明の第一の実施例を第１図ないし第３図に基づいて
説明する。まず、演算増幅器（オペアンプ）２が設けら
れ、その積分出力端子３と反転入力端子（−）との間に
は容量Ｃ〔μＦ〕の帰還コンデンサ４が接続されている
。非反転入力端子（十）は接地されている。しかして、
前記演算増幅器２の入力側にはデジタル・アナログ変換
器（Ｄ／Ａコンバータ）５が設けられている。このＤ／
Ａコンバータ・５は乗算型のものであり、アナログ信号
Ｖｉｎは参照電圧入力端子Ｖｒｅｆに入力され１時定数
設定用デジタル信号入力となるデジタル信号ＤＡ Ｔ
Ａ ｉｎはデジタルバス６を介してデジタル信号入力端
子に入力される、このようなり／Ａコンバータ５からの
電流出力Ｉｏｕｔは前記演算増幅器２の反転入力端子（
−）に入力されるように接続されている。よって、帰還
コンデンサ４の一端にも接続されている。
説明する。まず、演算増幅器（オペアンプ）２が設けら
れ、その積分出力端子３と反転入力端子（−）との間に
は容量Ｃ〔μＦ〕の帰還コンデンサ４が接続されている
。非反転入力端子（十）は接地されている。しかして、
前記演算増幅器２の入力側にはデジタル・アナログ変換
器（Ｄ／Ａコンバータ）５が設けられている。このＤ／
Ａコンバータ・５は乗算型のものであり、アナログ信号
Ｖｉｎは参照電圧入力端子Ｖｒｅｆに入力され１時定数
設定用デジタル信号入力となるデジタル信号ＤＡ Ｔ
Ａ ｉｎはデジタルバス６を介してデジタル信号入力端
子に入力される、このようなり／Ａコンバータ５からの
電流出力Ｉｏｕｔは前記演算増幅器２の反転入力端子（
−）に入力されるように接続されている。よって、帰還
コンデンサ４の一端にも接続されている。
このような構成において、アナログ信号Ｖｉｎとデジタ
ル信号１）ＡＴＡｉｎとはＤ／Ａコンバータ５内部で乗
算され、その結果である電流出力Ｉｏｕｔが出力される
。この電流出力Ｉｏｕｔを演算増幅器２及び帰還コンデ
ンサ４により積分して、積分出力端子３から積分出力を
送出する。
ル信号１）ＡＴＡｉｎとはＤ／Ａコンバータ５内部で乗
算され、その結果である電流出力Ｉｏｕｔが出力される
。この電流出力Ｉｏｕｔを演算増幅器２及び帰還コンデ
ンサ４により積分して、積分出力端子３から積分出力を
送出する。
つまり、アナログ信号Ｖｉｎの積分速度は、Ｄ／Ａコン
バータ５に対するデジタル信号ＤＡＴＡｉｎの値と帰還
コンデンサ４の容量Ｃとにより決まる時定数の速度で積
分できる。この場合、時定数設定用としてのデジタル信
号ＤＡＴＡｉｎはデジタルコンピュータ等から送出する
データを用いて簡単に変更入力させることができる。こ
のように積分時定数をデジタル的に簡単に変更制御でき
るものとなる。しかも、Ｄ／Ａコンバータ５の分解能に
よる高分解能にて精度よく制御できる。
バータ５に対するデジタル信号ＤＡＴＡｉｎの値と帰還
コンデンサ４の容量Ｃとにより決まる時定数の速度で積
分できる。この場合、時定数設定用としてのデジタル信
号ＤＡＴＡｉｎはデジタルコンピュータ等から送出する
データを用いて簡単に変更入力させることができる。こ
のように積分時定数をデジタル的に簡単に変更制御でき
るものとなる。しかも、Ｄ／Ａコンバータ５の分解能に
よる高分解能にて精度よく制御できる。
ところで、本実施例の積分回路は、アナログコンピュー
タ内では、例えば第２図に示すように制御系とともに実
装される。まず、Ｄ／Ａコンバータ５の出力と帰還コン
デンサ４との間には第１アナログスイッチＡＳＷ、が介
在されている。また、演算増幅器２の反転入力端子（−
）の入力側に対しては第２アナログスイッチＡＳＷ、が
介在されている。また、前記演算増幅器２に対しては初
期設定用入力端子７との間に入力抵抗Ｒｓと帰還抵抗Ｒ
ｆとが接続されている。前記第２アナログスイッチＡＳ
Ｗ、の一方の切換え端子はこれらの抵抗Ｒｓ、Ｒｆの接
続中点に接続されている。また、帰還コンデンサ４と帰
還抵抗Ｒｆとの接地を切換える第３アナログスイッチＡ
ＳＷ、が設けられている。更に、初期設定用入力端子７
と入力抵抗Ｒｓとの間にはアナログスイッチＡＳＷ、が
設けられている。
タ内では、例えば第２図に示すように制御系とともに実
装される。まず、Ｄ／Ａコンバータ５の出力と帰還コン
デンサ４との間には第１アナログスイッチＡＳＷ、が介
在されている。また、演算増幅器２の反転入力端子（−
）の入力側に対しては第２アナログスイッチＡＳＷ、が
介在されている。また、前記演算増幅器２に対しては初
期設定用入力端子７との間に入力抵抗Ｒｓと帰還抵抗Ｒ
ｆとが接続されている。前記第２アナログスイッチＡＳ
Ｗ、の一方の切換え端子はこれらの抵抗Ｒｓ、Ｒｆの接
続中点に接続されている。また、帰還コンデンサ４と帰
還抵抗Ｒｆとの接地を切換える第３アナログスイッチＡ
ＳＷ、が設けられている。更に、初期設定用入力端子７
と入力抵抗Ｒｓとの間にはアナログスイッチＡＳＷ、が
設けられている。
このような構成において、モードとしてはセツトモード
とホールドモードとスタートモードとがあるが、各モー
ドにおいて各アナログスイッチＡＳＷ１〜ＡＳＷ、は下
表のように切換え制御される。
とホールドモードとスタートモードとがあるが、各モー
ドにおいて各アナログスイッチＡＳＷ１〜ＡＳＷ、は下
表のように切換え制御される。
但し、第２図図示のスイッチ状態をＨとする。
まず、セットモードにあっては、等価的に第３図（ａ）
に示すような回路状態となり、Ｄ／Ａコンバータ５を切
り離すとともに、初期電圧Ｖ １ｎｔｉａαを初期設定
用入力端子７から入力させて帰還コンデンサ４の充電を
行ない、初期設定する。
に示すような回路状態となり、Ｄ／Ａコンバータ５を切
り離すとともに、初期電圧Ｖ １ｎｔｉａαを初期設定
用入力端子７から入力させて帰還コンデンサ４の充電を
行ない、初期設定する。
次に、ホールドモードでは、Ｄ／Ａコンバータ５を切り
離した状態のままとし、かつ、アナログスイッチＡＳＷ
、を開いて初期設定用入力端子７も切り離し、等価的に
第３図（ｂ）に示す状態とし、帰還コンデンサ４を充電
された電圧状態に保持する。
離した状態のままとし、かつ、アナログスイッチＡＳＷ
、を開いて初期設定用入力端子７も切り離し、等価的に
第３図（ｂ）に示す状態とし、帰還コンデンサ４を充電
された電圧状態に保持する。
そして、積分開始モードとなるスタートモードでは、ア
ナログスイッチＡＳＷ、 を閉じることにより、等価的
に第３図（ｃ）に示すように、演算増幅器２に対しＤ／
Ａコンバータ５を接続状態とする。これにより、アナロ
グ信号Ｖｉｎとデジタル信号ＤＡＴＡｉｎとについての
Ｄ／Ａコンバータ５による乗算後の電流出力Ｉｏｕｔが
加算点（帰還コンデンサ４の一端）に出力きれ、前述し
たような積分動作が開始される。
ナログスイッチＡＳＷ、 を閉じることにより、等価的
に第３図（ｃ）に示すように、演算増幅器２に対しＤ／
Ａコンバータ５を接続状態とする。これにより、アナロ
グ信号Ｖｉｎとデジタル信号ＤＡＴＡｉｎとについての
Ｄ／Ａコンバータ５による乗算後の電流出力Ｉｏｕｔが
加算点（帰還コンデンサ４の一端）に出力きれ、前述し
たような積分動作が開始される。
つづいて、本発明の第二の実施例を第４図により説明す
る。本実施例は、加算積分回路として構成したものであ
る。まず、２つのＤ／Ａコンバータ５ａ、５ｂが設けら
れ、アナログ信号Ｖ ｉｎ、 。
る。本実施例は、加算積分回路として構成したものであ
る。まず、２つのＤ／Ａコンバータ５ａ、５ｂが設けら
れ、アナログ信号Ｖ ｉｎ、 。
Ｖ ｉｎ、は各々のＤ／Ａコンバータ５ａ、５ｂの参照
電圧入力端子Ｖｒｅｆ、、 Ｖｒｅｆ、に入力され１時
定数設定用デジタル信号としてのデジタル信号ＤＡＴＡ
ｉｎ、、ＤＡＴＡｉｎ、は各々デジタルバス６ａ。
電圧入力端子Ｖｒｅｆ、、 Ｖｒｅｆ、に入力され１時
定数設定用デジタル信号としてのデジタル信号ＤＡＴＡ
ｉｎ、、ＤＡＴＡｉｎ、は各々デジタルバス６ａ。
６ｂを介してデジタル信号入力端子に入力される。
そして、これらのＤ／Ａコンバータ５ａ、５ｂからの電
流出力Ｉ ｏｕｔ、 、 Ｉ ｏｕｔ、は帰還コンデ
ンサ４の一端と演算増幅器２の反転入力端子（−）との
接続点（加算点）にともに接続されている。
流出力Ｉ ｏｕｔ、 、 Ｉ ｏｕｔ、は帰還コンデ
ンサ４の一端と演算増幅器２の反転入力端子（−）との
接続点（加算点）にともに接続されている。
このような構成において、データバス６ａ、６ｂを介し
てＤ／Ａコンバータ５ａ、５ｂに入力されるデジタル信
号Ｄ Ａ Ｔ Ａ ｉｎ、 、 Ｄ Ａ Ｔ Ａ ｉｎ
、は、アナログ信号Ｖ ｉｎ、 、 Ｖ ｉｎ、各々の
信号の重みを与えて加算し、積分するものである。
てＤ／Ａコンバータ５ａ、５ｂに入力されるデジタル信
号Ｄ Ａ Ｔ Ａ ｉｎ、 、 Ｄ Ａ Ｔ Ａ ｉｎ
、は、アナログ信号Ｖ ｉｎ、 、 Ｖ ｉｎ、各々の
信号の重みを与えて加算し、積分するものである。
Ｄ／Ａコンバータ等を増やせば、２個に限らず３個以上
でも同様に加算積分回路を構成し得る。
でも同様に加算積分回路を構成し得る。
また、アナログコンピュータへの実装に際しては、第２
図の場合と同様にすればよい。つまり、Ｄ／Ａコンバー
タ５ａ、５ｂの組を、第２図中のＤ／Ａコンバータ５に
代えて接続すればよい。
図の場合と同様にすればよい。つまり、Ｄ／Ａコンバー
タ５ａ、５ｂの組を、第２図中のＤ／Ａコンバータ５に
代えて接続すればよい。
発明の効果
本発明は、上述したように積分出力端子と反転入力端子
との間に帰還コンデンサを接続した演算増幅器とともに
、参照電圧入力端子にアナログ信号が入力されデジタル
信号入力端子に時定数設定用デジタル信号が入力されて
演算増幅器の反転入力端子に電流出力を入力させるデジ
タル・アナログ変換器を設けたので、積分時定数が時定
数設定用デジタル信号の値と帰還コンデンサの容量とに
より決定されることになり、アナログ信号の積分速度を
デジタル的に容易かつ精度よく制御することができる。
との間に帰還コンデンサを接続した演算増幅器とともに
、参照電圧入力端子にアナログ信号が入力されデジタル
信号入力端子に時定数設定用デジタル信号が入力されて
演算増幅器の反転入力端子に電流出力を入力させるデジ
タル・アナログ変換器を設けたので、積分時定数が時定
数設定用デジタル信号の値と帰還コンデンサの容量とに
より決定されることになり、アナログ信号の積分速度を
デジタル的に容易かつ精度よく制御することができる。
第１図は本発明の第一の実施例を示す回路図、第２図は
アナログコンピュータへの実装例を示す回路図、第３図
は各モードにおける等価回路図、第４図は本発明の第二
の実施例を示す回路図、第５図及び第６図は従来例を示
す回路図である。 ２・・・演算増幅器、３・・・積分出力端子、４・・・
帰還コンデンサ、５・・・デジタル・アナログ変換器ス 」 ス
アナログコンピュータへの実装例を示す回路図、第３図
は各モードにおける等価回路図、第４図は本発明の第二
の実施例を示す回路図、第５図及び第６図は従来例を示
す回路図である。 ２・・・演算増幅器、３・・・積分出力端子、４・・・
帰還コンデンサ、５・・・デジタル・アナログ変換器ス 」 ス
Claims (1)
- 積分出力端子と反転入力端子との間に帰還コンデンサを
接続した演算増幅器を設け、参照電圧入力端子にアナロ
グ信号が入力されデジタル信号入力端子に時定数設定用
デジタル信号が入力されて前記演算増幅器の反転入力端
子に電流出力を入力させるデジタル・アナログ変換器を
設けたことを特徴とする積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844688A JPH0286310A (ja) | 1988-09-22 | 1988-09-22 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844688A JPH0286310A (ja) | 1988-09-22 | 1988-09-22 | 積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286310A true JPH0286310A (ja) | 1990-03-27 |
Family
ID=17030343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23844688A Pending JPH0286310A (ja) | 1988-09-22 | 1988-09-22 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330822A (en) * | 1990-04-02 | 1994-07-19 | The Procter & Gamble Company | Particulate, absorbent, polymeric compositions containing interparticle crosslinked aggregates |
-
1988
- 1988-09-22 JP JP23844688A patent/JPH0286310A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330822A (en) * | 1990-04-02 | 1994-07-19 | The Procter & Gamble Company | Particulate, absorbent, polymeric compositions containing interparticle crosslinked aggregates |
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