JPS605645Y2 - Ｐｌｌシンセサイザ− - Google Patents

Description

【考案の詳細な説明】 本考案はＰＬＬが正常なロック状態にあるか否かを検出
し、正常でない場合に可変周波数発振器の出力を遮断す
るＰＬＬシンセサイザに関するものである。

従来のこの種の装置は第１図のように構成されている。

同面において１は基準周波数の信号を発生する発振器、
２はその基準周波数の信号を分周し、参照信号を発生す
る固定分周器、３は参照信号と後述する可変分周器６の
出力を位相比較する位相比較器、４はローパスフィルタ
、５はローパスフィルタ４を介して加えられる直流信号
によって発振周波数が制御される可変周波数発振器であ
る。

６はコードコンバータ７で指定された分周比Ｎをもつ可
変分周器である。

なお端子７ａにはＢＣＤコードあるいはバイナリコード
からなるチャンネル番号が入力され、コードコンバータ
７で所定の信号に変換されている。

８は端子７ａに加わった信号が正規のチャンネルに対応
するコードであるか、あるいは誤ったコードであるかを
判定し、前者の場合には″ＯＪ１後者の場合にはｒＩＪ
を出力する不正規コード検出器、９は位相比較器の出力
が一定時間以上ｒＯＪであることを検出してｒ１ヨを出
力し、他の場合にはｒＯＪを出力する検知器である。

１０はオアーゲート１２、スイッチ回路１３、抵抗１４
、コンデンサ１５、およびインバータ１６で構成される
アンロック検出回路である。

１１はアンロック検出回路１０の出力が７１．Ｊである
時に発振器４の出力を通過させ、ｒＯＪである時に遮断
する遮断回路である。

第２図は要部の信号波形を示すもので、ａは固定分周器
２の出力、ｂは可変分局器６の出力、Ｃはローパスフィ
ルタ４に加える位相比較器３の出力、ｄは検知器９に加
える位相比較器３の出力である。

また第３図はさらに他の要部の信号波形を示すもので、
ａは不正規コード検出器８の出力、ｂは検知器９に加え
られる位相比較器３の出力、Ｃは検知器９の出力、ｄは
オアーゲートの出力、ｅはインｌ＜−夕１６の入力、ｆ
はインバータ１６の出力である。

次に動作を説明する。

発振器１、固定分周器２、位相比較器３、ローパスフィ
ルタ４、発振器５、可変分周器６で構成されるものはＰ
Ｌｉ、、、ループであり、その動作については省略する
。

ところで今、入力コードが誤っているために検出器８の
出力が１゛１ヨとなったり、また検知器９の出力がｒＩ
Ｊもしくは両者がｒｌ である場合にはオアーゲート
１２の出力が１１１となる。

したがってスイッチ回路１３は閉となり、コンデンサ１
５には瞬時に充電され、インバータ１６の出力はｒＯヨ
となる。

この結果、遮断回路１１が働き、発振器５の出力は出力
されない。

また検出器８、検知器９の出力がともにｒＯＪである場
合にはスイッチ１３が開き、コンデンサ１５に充電され
ていた電荷は抵抗１４を介して放電腰電圧Ｖ Ｔ ｙと
なった時点でインバータ１６の出力は１１ヨとなる。

したがって発振器５の出力は遮断回路５を介して出力さ
れる。

このようにしてＰＬＬがロック状態である時のみ信号が
出力される構成となっている。

しかしこの装置ではオアーゲート１２の出力がｒｌ
からｒＯＪになってから抵抗１４．コンデンサ１５の値
によって定まる一定時間Ｔだけインバータ１６の出力を
ｒＯ，に保持している。

したがって抵抗１４の抵抗値、コンデンサ１５の容量値
のバラツキによって時間Ｔが変化する。

さらにコンデンサ１５の容量値は比較的に大きいためＩ
Ｃに内蔵させることが難であり、ＩＣにコンデンサ１５
用の外付用端子が必要となり、また外付部品が増すため
製造コストが高くなる欠点がある。

本考案はこのような欠点を除去するもので、以下にその
実施例について説明する。

第４図は第１図におけるアンロック検出回路１０に対応
するものである。

同図において１７は固定分周器２の出力を後述のフリッ
プフロップ１９がリセットされている間のみ後述のカウ
ンタ入力とするアントゲ−１−１１８はオアーゲ−１・
１２の出力が１１．の間のみリセットされ ｒＯヨの間
のみアントゲ−１へ１７の出力を計数し、さらにその計
数値が一定値に達した時にクリップフロップ１９をセッ
トするカウンタである。

１９は前述し７たフリップフロップであり、遮断回路１
１の動作を制御する。

第５図においてａはオアーゲーｈ １２の出力、ｂはフ
リッププロップ１９のＱ出力、Ｃはアンドゲート１７の
出力をそれぞれ示）７ている。

第４図に示した装置においてオアーゲート１２の出力が
ｒｌヨである場合にはカウンタ１８．フリップフロップ
１９はリセットされ、遮断回路１１は遮断動作を行なう
。

ところがオアーゲート１２の出力が１０１となればフリ
ップフロップ１９がリセット状態においてアントゲ−・
ト１７を介して固定分周器２の出力がカウンタ１８に加
わって計数され、その計数値が所定の値になればフリッ
プフロップ１９がセットされ、遮断回路１１の遮１作は
停止する。

またフリップフロップ１９が一旦セットされた後にはア
ントゲ−１・１７は閉じ、カウンタ１８に入力が加わら
ない。

以上の実施例により明らかなように本考案によればアン
ロックの保持時間は従来のように抵抗、コンデンサの値
に依存しないため、正確に設定することができる。

またコンデンサを使用１．ないため、外付は部品の増加
はない。

【図面の簡単な説明】

第１図は従来のＰＬＬシンセサイザーのブロック図、第
２図および第３図はその信号波形図、第４図は本考案の
一実施例によるＩ）ＬＬシンセサイザーの要部のブ〔７
ツク図、第５図はその信号波形図である。 ５・・・・・・可変周波数発振器、１１・・・・・・遮
断回路、１８・・・・・・カウンタ、１９・・・・・・
フリップフロップ。

Claims (1)

【実用新案登録請求の範囲】
1. ＰＬＬ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のア
   ンロック状態を検出する検出回路、アンロック状態から
   ロック状態に変化した時点から位相比較器の参照入力信
   号を計数するカウンタ、上記カウンタの計数値が一定の
   値に到達したことを検出し、可変周波数発振器の出力を
   通過させる手段を設けたことを特徴とするＰＬＬシンセ
   サイザー。