JPH01831A - 非同期読出し状態遷移保持回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 （ｉ）第１発明 （ｉｉ　）第２発明 作用 （ｉ）第１発明 （ｉｉ）第２発明 実施例 ■、実施例と第１図との対応関係 （１）第１発明 （ｉｉ　）第２発明 ■、第１実施例 （ｉ’）構成 （ｉｉ　）動作 ■、第２実施例 ・　■０発明の変形態様 発明の効果 〔概　要〕 多数の検出データを保持し、これを非同期に読み出す非
同期読出し状態遷移保持回路に関し、回路規模を小さく
することを目的とし、それぞれが状態検出を行なってそ
の検出状態に応じたビットデータを出力するＮ個の状態
検出部と、その出力されるＮビットの状態検出データを
多重化する多重化部と、多重化されたＮビットのデータ
を受けてＬビットのブロックに分離する分離部と、Ｌビ
ットのデータが書込制御信号に応じてアドレス信号で示
されるアドレスに書き込まれ得、また、書き込まれたデ
ータが読出制御信号に応じてアドレス信号で示されるア
ドレスから読み出され得るデュアルポートメモリと、デ
ュアルポートメモリから読み出されたデータを保持する
保持回路と、保持回路からのデータと分離部からのＬビ
ットのデータとをそれぞれ対応するビットにおいて加算
して、アドレス信号に従ってデュアルポートメモリに書
き込むように制御するＬ個の加算回路とを具えるように
構成している。

〔産業上の利用分野〕

本発明は、非同期読出し状態遷移保持回路に関し、例え
ば多数の状態検出部の警報検出データを保持しておき、
これを非同期に読み出して警報表示を行なう場合等に使
用される非同期読出し状態遷移保持回路に関するもので
ある。

〔従来の技術〕

従来から、このような非同期読出し状態遷移保持回路と
しては、例えば１０２４個という多数の警報信号を検出
する状態検出部を有している。その状態検出部に基づく
警報を表示する場合であっても、状態検出部で検出した
警報信号は、それを読み取る前に正常に復帰したときで
あっても、見逃すわけにはいかない。そのため、警報信
号を検出すると、これを読み取る迄保持しておく必要が
ある。

従って、状態検出部で検出した警報信号は、読み取り完
了まで状態遷移保持回路で保持し、これを非同期に読み
出して警報表示を行なう。

二のような場合に使用され、状態検出部が多いときの非
同期読出し状態遷移保持回路としては、小規模の回路構
成が望ましい。

第５図に、従来の非同期読出し状態遷移保持回路を示す
。この非同期読出し状態遷移保持回路は、Ｎ個の状態検
出部５１１（状態検出部５１１．〜５１１Ｎ）が具わっ
ており、これらの状態検出部５１１が設置されている所
と、状態を読み取る所とは通常離れている。そのため、
Ｎ個の状態検出部５１１１〜５１１Ｎによって検出され
たＮビットの状態検出データは、多重化部５１３によっ
て多重化されて分離部５１５に送られ、Ｎビットのデー
タに分離される。このようにして分離されたＮビットの
データのそれぞれは、１ビット単位で状態を保持する８
個の状態保持回路５１７のそれぞれにて保持される。し
かる後、８個単位で３ステートバツフア５１９に送られ
る。

これらのデータを読み出すときには、３ステートバツフ
ア５１９にそれぞれ読み出し制御信号を送って、８ビッ
ト単位で読み出す。その読み出し後は、それぞれ読み出
した状態保持回路５１７にクリア信号を送ってクリアす
る。

このようにして、非同期に状態遷移データを読み取るよ
うにしている。

なお、８ビット単位で読み出すようにしているのは、コ
ンピュータを使用する場合には通常バスが８ビツトであ
るので、それに合致させるためである。

〔発明が解決しようとする問題点〕

ところで、上述した従来回路にあっては、例えば状態検
出部５１１が１０２４個あれば（Ｎ＝１０２４）、状態
保持回路５１７および３ステートバツフア５１９もそれ
に応じて１０２４個が必要となる。そのため、状態検出
部５１１が多いときには回路規模が極めて大きくなると
いう問題点があった。

本発明は、このような点にかんがみて創作されたもので
あって、回路規模の小さい非同期読出し状態遷移保持回
路を提供することを目的としている。

〔問題点を解決するための手段〕

第１図（ａ）、（ｂ）は、本発明の非同期読出し状態遷
移保持回路の原理ブロック図である。

第１図（ａ）において、Ｎ個の状態検出部１１１は、そ
れぞれが状態検出を行ない、その検出状態に応じたビッ
トデータを出力する。

多重化部・１１３は、Ｎ個の状態検出部１１１にて出力
されるＮビットの状態検出データを多重化する。

分離部１１５は、多重化部１１３にて多重化されたＮビ
ットのデータを受けてＬビットのブロンクに分離する。

デュアルポートメモリ１２１は、分離部１１５によって
ブロック化されたＬビットのデータが書込制御信号１１
６に応じてアドレス信号１１７で示されるアドレスに書
き込まれ得、また、その書き込まれたデータが読出制御
信号１１９に応じてアドレス信号１１７で示されるアド
レスから読み出され得る。

保持回路１２３は、デュアルポートメモリ１２１から読
み出されたＬビットのデータを保持する。

Ｌ個の加算回路１２５は、保持回路１２３に保持されて
いるＬビットのデータと分離部１１５から出力される１
ブロックのＬビットのデータとをそれぞれ対応するビッ
トにおいて加算し、その加算結果に基づいてアドレス信
号１１７に従ってデュアルポートメモリ１２１に書き込
むように制御する。

従って、全体として、デュアルポートメモリエ２１に書
き込んだデータを読み出して保持回路１２３に保持し、
その保持データと分離部１１５からのデータとをＬ個の
加算回路１２５によって加算した後、デュアルポートメ
モリ１２１に書き込むように構成されている。

一口口」１１生里 第１図（ｂ）において、Ｎ個の状態検出部１１１は、そ
れぞれが状態検出を行ない、その検出状態に応じたビッ
トデータを出力する。

状態発生部１１２は、所定のコード化された複数ビット
のデータを出力する。

多重化部１１３は、Ｎ個の状態検出部１１１にて出力さ
れるＮビットの状態検出データあるいは前記状態発生部
１１２から出力される複数ビットのデータを多重化する
。

分離部１１５は、多重化部１１３にて多重化されたＮビ
ットのデータを受けてＬビットのブロックに分離する。

デュアルポートメモリ１２１は、分離部１１５によって
ブロック化されたＬビットのデータが書込制御信号１１
６に応じてアドレス信号１１７で示されるアドレスに書
き込まれ得、また、その書き込まれたデータが読出制御
信号１１９に応じてアドレス信号１１７で示されるアド
レスから読み出され得る。

保持回路１２３は、デュアルポートメモリ１２１から読
み出されたＬビットのデータを保持する。

Ｌ個の加算回路１２５は、保持回路１２３に保持されて
いるＬビットのデータと分離部１１５から出力される１
ブロックのＬビットのデータとをそれぞれ対応するビッ
トにおいて加算し、その加算結果に基づいてアドレス信
号１１７に従ってデュアルポートメモリ１２１に書き込
むように制御する。

制御部１２７は、状態発生部１１２から出力される複数
ビットのコードデータであることをアドレス信号１１７
に応じて判別し、保持回路１２３におけるデータ保持を
禁じるように制御する。

従って、全体として、状態検出部１１１の検出状態デー
タと状態発生部１１２からのコード化されたデータを多
重化して分離した後、デュアルポートメモリ１２１に書
き込み、また、その書き込んだデータを読み出して保持
回路１２３に保持し、その保持データと分離部１１５か
らのデータとを加算した後、デュアルポートメモリ１２
１に書き込むように構成されている。

〔作　用〕

−ＬＤ」」１主凱 第１図（ａ）に示す第１発明にあっては、Ｎ個の状態検
出部１１１によるＮビットの状態検出データは、多重化
部１１３によって多重化された後、分離部１１５によっ
て、Ｌビットのブロック単位で分離される。

しかる後、このブロック単位でＬビット毎に、アドレス
１１７に従って、デュアルポートメモリ１２１に書き込
まれる。この書き込まれたデータは読み出されて保持回
路１２３に保持される。その保持データと分離部１１５
からのデータとをＬ個の加算回路１２５によって加算し
た後、デュアルポートメモリ１２１に再度書き込む。

−口ＬＩＪＬ先光皿 先光図（ｂ）に示す第２発明においては、Ｎ個の状態検
出部１１１によるＮビットの状態検出データと状態発生
部１１２からのコード化されたデータとは多重化部１１
３によって多重化された後、分離部１１５によってＬビ
ットのブロック単位で分離される。

その分離されたデータに、コード化されたデー夕があれ
ば、制御部１２７によって保持回路１２３をクリアする
。

しかる後、ブロック単位でＬビット毎に、アドレス１１
７に従って、デュアルポートメモリ１２１に書き込まれ
る。この書き込まれたデータは読み出されて保持回路１
２３に保持される。その保持データと分離部１１５から
のデータとをＬ個の加算回路１２５によって加算した後
、デュアルポートメモリ１２１に再度書き込む。

本発明にあっては、コード化されたデータであれば保持
回路１２３の保持状態がクリアされ、当言亥コード化デ
ータとデュアルポートメモリ１２１からの読み出しデー
タとが加算されないので、コード化されたデータがその
ままデュアルポートメモリ１２１に書き込まれる。その
ため、コード化されたデータとＮ個の状態検出部１１１
による検出状態データとが混在しても、読み出し側には
正確に転送できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は本発明の一実施例における非同期読出し状態遷
移保持回路の構成を示す。また、第４図は本発明の別実
施例における非同期読出し状態遷移保持回路の構成を示
す。

ここで、本発明の第１実施例と第１図（ａ）との対応関
係を示しておく。

Ｎ個の状態検出部１１１は、状態検出部２１１１〜２１
１Ｎに相当する。

多重化部１１３は多重化２１３に相当する。

分離部１１５は、８ビツトシフトレジスタ２２１および
８ビツトラッチ回路２２３で成る分離部２１５に相当す
る。

書込制御信号１１６は、読み出し／書き込み制御信号２
４３の書き込みモードに相当する。

アドレス信号１１７は、アドレス信号２４１に相当する
。

読出制御信号１１９は、読み出し／書き込み制御信号２
４３の読み出しモードに相当する。

デュアルポートメモリ１２１は、デュアルポートメモリ
２３１に相当する。

保持回路１２３は、８ビツトラッチ回路２２９に相当す
る。

Ｌ個の加算回路１２５は、オア回路２２５Ｉ〜２２５８
と３ステートバッファ２２６．〜２２６８とで成る加算
回路２３０に相当する。

−〇〇」」１λ哩 次に、本発明の第２実施例と第１図（ｂ）との対応関係
を示しておく。

Ｎ個の状態検出部１１１は、状態検出部２１１、〜２１
１Ｎに相当する。

状態発生部１１２は、状態発生部４１１に相当する。

多重化部１１３は多重化２１３に相当する。

分離部１１５は、８ビツトシフトレジスタ２２１および
８ビツトラッチ回路２２３で成る分離部２１５に相当す
る。

書込制御信号１１６は、読み出し／書き込み制御信号２
４３の書き込みモードに相当する。

アドレス信号１１７は、アドレス信号２４１に相当する
。

読出制御信号１１９は、読み出し／書き込み制御信号２
４３の読み出しモードに相当する。

デュアルポートメモリ１２１は、デュアルポートメモリ
２３１に相当する。

保持回路１２３は、８ビツトラッチ回路２２９に相当す
る。

Ｌ個の加算回路１２５は、オア回路２２５Ｉ〜２２５８
と３ステートバツフア２２６Ｉ〜２２６８とで成る加算
回路２３０に相当する。

制御部１２７は、クリア制御回路４１５に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１−ｊ毘土Ｊ口１汎 第２図に示す本発明の第１実施例について以下説明する
。

ユニＬ構戒 第２図において、この非同期読出し状態遷移保持回路に
は、状態を読み取る所とは離れている所に設置されたＮ
個の状態検出部２１１（状態検出部２１１．〜２１１Ｎ
）が具わっている。これらＮ個の状態検出部２１１によ
って検出されたＮビットの状態検出データは、多重化部
２１３に供給される。

多重化部２１３により多重化されたデータは、８ビツト
シフトレジスタ２２１と８ビツトラッチ回路２２３とに
よって構成される分離部２１５に供給される。Ｎビット
のデータはこの分離部２１５で８ビツト（Ｌビット）毎
のブロックに分離され、その８ビツトの各ビットは、オ
ア回路２２５と３ステートバツフア２２６とによって構
成される各加算回路２３０に並列的に供給される。

この加算回路２３０のそれぞれは、１つのオア回路２２
５および３ステートバツフア２２６で成っている。８個
の加算回路２３０のそれぞれの出力は、デュアルポート
メモリ２３１のデータ入力端Ｄ０〜Ｄ、にそれぞれ対応
するように供給される。

このデュアルポートメモリ２３１のアドレスＡ。〜ＡＨ
−１にはアドレス信号２４１が、データ読み出し／書き
込み制御端（ＯＥ／ＷＥ）には読み出し／書き込み制御
信号２４３が、制御信号発生回路２２７から供給される
ようになっている。また、この制御信号発生回路２２７
はクロック信号２４５を出力し、フリップフロップで形
成される８ビツトラッチ回路２２９のクロック入力端子
ＣＬＫに供給するようになっている。

８ビツトラッチ回路２２９のデータ入力端り。

〜Ｄ８には、デュアルポートメモリ２３１のデータ入出
力端Ｄ０〜Ｄ、から読み出されたデータが導入されるよ
うになっている。また、８ビツトラッチ回路２２９の出
力端Ｑ、−Ｑ、は、８個の加算回路２３０を形成するオ
ア回路２２５．〜２２５ｓの一方端に入力されるように
なっている。

また、８ビツトラッチ回路２２９のクリア信号入力端子
ＣＬＨには、デュアルポートメモリ２３１に保持された
データの読み出し等の動作を行なうＣＰＵ　（図示せず
）からのクリア信号２４９が供給されるようになってい
る。

」工り髪作 上述した構成の第１実施例の動作について以下述べる。

Ｎ個の状態検出部２１１によって検出されたＮビットの
状態検出データは、多重化部２１３によって多重化され
、第３図（ａ）に示すような多重化データとなる。この
多重化データは、分離部２１５の８ビツトシフトレジス
タ２２１に送られ、ここで、第３図（ｂ）に示すように
、８ビツト（Ｌビット）ずつのブロックに分離される。

８ビツトの各ビットは、８ビツトラッチ回路２２３にて
ラッチされ、そのラッチされた各ビットのデータは加算
回路２３０のオア回路２２５（オア回路２２５、〜２２
５ｅ）にそれぞれ送られる。

ところで、各加算回路２３０のオア回路２２５およびそ
れらの後段における動作は、各ビットとも同じであるの
で、１つのオア回路２２５１におけるデｉりＡ６の場合
を代表例として、以下説明する。

なお−１制御信号発生回路２２７では、前のデータを保
持している８ビツトラッチ回路２２９へのクロック（ク
ロック信号２４５）を発生する。加算回路２３０内の３
ステートバツフア２２６１〜２２６Ｂに対して、それら
の出力が、デュアルポートメモリ２３１よりデータが読
み出されているときには高インピーダンスで、また、デ
ュアルポートメモリ２３１にデータを書き込むときは正
常なインピーダンスとする制御信号を供給する。

制御信号発生回路２２７からのアドレス２４１は、８ビ
ット単位のＮ個のアドレスＡ０〜ＡＭ−１に対するもの
である。読み出し／書き込み制御信号２４３が、読み出
しモードのとき「読み出し信号」となり、また、書き込
みモードのとき「書き込み信号」となる。以下、この読
み出し／書き込み制御信号２４３は、そのモードにより
、「読み出し信号」、「書き込み信号」と称する。

８ビツトラッチ回路２２３よりの新しいデータは、第３
図（Ｃ）に示すように、８ビツトおきにオア回路２２５
Ｉに入力される。

このとき、制御信号発生回路２２７よりの例えばアドレ
スＡ、（第３図（ｄ）参照）および読み出し信号（第３
図（ｅ）参照）にて、デュアルポートメモリ２３１のア
ドレスＡ０に書き込んである前のデータ（０または１）
を、第３図（ｆ）に示す如く読み出す。その読み出し後
、８ビツトラッチ回路２２９に送ってラッチさせ、第３
図（ｇ）に示す如く、半サイクル遅れてオア回路２２５
Ｉに入力させる。

このオア回路２２５．の出力は、第３図（ｈ）に示すよ
うに、前半の半サイクルでは、データＡＯと前のデータ
Ａ０との論理和をとったものが出力される。これに対し
、後半の半サイクルでは、データＡ８と前のデータＡ８
との論理和をとったものが出力される。

従って、これの書き込みは、制御信号発生回路２２７よ
り、第３図（ｄ）に示すタイミングで書き込むアドレス
八〇および同図（ｉ）に示す前半の半サイクルで書き込
む書き込み信号に基づいて行なわれる。その際、制御信
号発生回路２２７からの制御信号によって、３ステート
バツフア２２６１の出力インピーダンスは正常となるよ
うに制御される。

すなわち、デュアルポートメモリ２３１に書き込むのは
、そのまま新しいデータを書き込んで前のデータを消去
するということはせず、新しいデータと前のデータとの
論理和をとり、古い１°。

レベルのデータは次々と読み出される。これをＭ（＝Ｎ
／Ｌ）回繰り返し、８ビツトラッチ回路２２９がクリア
される迄保持しながら書き込まれるようにしている。

このようにして、８ビット単位で、例えば１０２４ビツ
トを１０２４のアドレスに書き込む。この書き込んだデ
ータをＣＰＵが読み出すときは、８ビット単位でアドレ
ス信号２５１および読み出し信号２５３を、デュアルポ
ートメモリ２３１の他方のポートに入力する。これによ
り、非同期で読み出すことができる。その読み出しが完
了すれば、クリア信号２４９を供給して、８ビツトラッ
チ回路２２９をクリアする。

このようにすれば、８ビツトシフトレジスタ２２１が６
４個以上であっても、非同期読出し状態遷移保持回路は
、分離部２１５以降は、８個のオア回路２２５．〜２２
５．，８個の３ステートバッファ２２６．〜２２６．，
１個のデュアルポートメモリ２３１．８ビツトラツチ回
路２２９．制御信号発生回路２２７で構成できるので、
回路規模は小さくなる。

なお、コンピュータのバスの関係で８ビット単位で説明
したが、これは２ビット単位にしてもよく、その場合に
は更に回路規模は小さくなる。

ｌ−玉叉尖衡■ 上述した本発明の第１実施例による非同期読出し状態遷
移保持回路にあっては、デュアルポートメモリ２３１に
検出状態データたる１゛を書き込んで保持し、読み出し
信号によって読み出されまで保持されるものである。こ
れによって、状態検出部２１１による検出状態データが
デュアルポートメモリ２３１に保持され続けるものであ
る。

そこでは、“Ｏパは無意味であるとの前提に立っている
。

ところで、例えば、状態゛１゛のときの“００１０°°
のコード化されたデータを転送して、デュアルポートメ
モリ２３１に書き込んだ後に、変化した状態１１２　Ｉ
＋の“’０１００’”のコード化されたデータを送ると
、“’０１１０′′がデュアルポートメモリ２３１に書
き込まれる。つまり、転送したいデータは“ｏｏｉｏ”
”から“０１００°゛と変化したにもかかわらず、得ら
れるコード化データは０１１０”となり、結果的に異な
るデータとなってしまう。これは、転送すべき“００１
０”の°“１パが一旦書き込まれた後読み出されて８ビ
ツトラッチ回路２２９でラッチされ、加算回路２３０に
て０″と加算されて再びデュアルボートメモリ２３１に
書き込まれて保持されることに起因する。そこでは“０
°”は無意味であるとの前提に立っているからである。

このように“０゛′も意味を持つ場合には、上述した第
１実施例の非同期読出し状態遷移保持回路は使用できな
い。例えば、コード（複数ビットのかたまり）で意味を
有する情報については、多重化部２１３によって多重化
した後、デュアルポートメモリ２３１側に転送して、そ
こで保持するということはできない。

このように、コード化されたデータをも転送したい場合
に適用できる非同期読出し状態遷移保持回路を、次に第
２実施例として述べる。

−口Ｄユぽ戊 第４図に、本発明の第２実施例による非同期読出し状態
遷移保持回路を示す。ここで、構成的に第１実施例と異
なるのは、状態検出部２１１１〜２１１Ｎと並列的に、
例えばサムロータリースイッチで成る状態発生部４１１
を設けて多重化部２１３に接続していることと、制御信
号発生回路２２７からのアドレス信号２４１に基づいて
クリア信号４１３の発生タイミングを決定するクリア制
御回路４１５を新たに設けたことである。このクリア制
御回路４１５はＲＯＭで成り、クリアトリガ信号４１７
（第２図のクリア信号２４９に相当する）を受けてクリ
ア信号４１３を出力するものであり、デュアルポートメ
モリ２３１に「コード化データ」を書き込むべきアドレ
スには当該クリア制御回路４１５では“０”が書き込ん
である。

その他については、第２図に示す第１実施例と同様であ
る。

」工り肱詐 この第２実施例において、第１実施例とその動作上異な
るのは、状態発生部４１１からのコード化されたデータ
が転送されてきたときには、８個の加算回路２３０での
加算動作を行なわないようにしていることである。

いま、状態検出部２１１１〜２１１Ｎからの検出データ
と状態発生部４１１からのコード化されたデータ（例え
ば４ビツト）とが多重化部２１３に供給されているとす
ると、当該多重化部２１３から出力される多重化信号は
、「検出状態データ」、「コード化データ」の混在する
データ列となる。ところで、この多重化信号において、
「検出状態データ」と「コード化データ」とが出現する
順序は、予め分かっているので、そのアドレスに応じて
“′０°°がクリア制御回路４１５に書き込んである。

仮に、クリア制御回路４１５において、制御信号発生回
路２２７から出力されるアドレス信号２４１に基づくア
ドレスにＩＩ　ＯＩＩが書き込んであると、クリア信号
４１３を出力する。

つまり、アドレスに従って、読み出し側のＣＰＵから供
給されているクリアトリガ信号４１７に応じて、「コー
ド化データ」が出現するタイミングで、クリア制御回路
４１５がクリア信号４１３を８ビツトラッチ回路２２９
のクリア端子ＣＬＲに供給する。このクリア信号４１３
により、８ビツトラッチ回路２２９にてラッチされてい
るデータがクリアされる。そのため、８ビツトラッチ回
路２２９から加算回路２３０のオア回路２２５Ｉ〜２２
５８に供給される出力Ｑ１〜Ｑ８は“０”となる。

そのため、前のデータたる「検出状態データ」が８ビツ
トラッチ回路２２９に保持されていても、「コード化デ
ータ」が転送されてきたときには当該８ビツトラッチ回
路２２９がクリアされるので、「コード化データ」がそ
のままデュアルポートメモリ２３１に書き込まれること
となる。従って、後にＣＰＵがデュアルポートメモリ２
３１から読み出しても、本来転送されるべきコード化デ
ータそのものが得られる。

但し、「検出状態データ」のみの転送、書き込みが行な
われる場合には、第１実施例の場合と同様にして、クリ
ア信号４１３が８ビツトラッチ回路２２９に供給されて
、その保持がクリアされるものである。

■、ＩＩの・／ｌ なお、ｒ［、実施例と第１図との対応関係」において、
上述した実施例と本発明とを対応付けて説明しておいた
が、本発明はこれに限られることはなく、各種の変形態
様があることは当業者であれば容易に推考できるであろ
う。

〔発明の効果〕

上述したように、本発明によれば、状態検出部が極めて
多い場合であっても、小規模の回路構成で、非同期読出
し状態遷移保持回路を実現できるので、実用的には極め
て有用である。

【図面の簡単な説明】

第１図は本発明の非同期読出し状態遷移保持回路の原理
ブロック図、 第２図は本発明の一実施例による非同期読出し状態遷移
保持回路の構成ブロック図、 第３図は第２図に示す本発明実施例による非同期読出し
状態遷移保持回路における動作を示す説明図、 第４図は本発明の別実施例による非同期読出し状態遷移
保持回路の構成ブロック図、 第５図は従来の非同期読出し状Ｂ遷移保持回路の説明図
である。 図において、 １１１は状態検出部、 １１２は状態発生部、 １１３は多重化部、 １１５は分離部、 １１６は書込制御信号、 １１７はアドレス信号、 １１９は読出制御信号、 １２１はデュアルポートメモリ、 １２３は保持回路、 １２５は加算回路、 １２７は制御部、 ２１１．５１１は状態検出部、 ２１３．５１３は多重化部、 ２１５．５１５は分離部、 ２２１は８ビツトシフトレジスタ、 ２２３は８ビツトラッチ回路、 ２２７は制御信号発生回路、 ２２９は８ビツトラッチ回路、 ２３０は加算回路、 ２３１はデュアルポートメモリ、 ４１１は状態発生部、 ４１５はクリア制御回路、 ４１７はクリアトリガ信号、 ５１７は状態保持回路、 ５１９は３ステートバツフアである。

Claims (3)

【特許請求の範囲】
1. （１）それぞれが状態検出を行ない、その検出状態に応
   じたビットデータを出力するＮ個の状態検出部（１１１
   ）と、 前記Ｎ個の状態検出部（１１１）にて出力されるＮビッ
   トの状態検出データを多重化する多重化部（１１３）と
   、 前記多重化部（１１３）にて多重化されたＮビットのデ
   ータを受けてＬビットのブロックに分離する分離部（１
   １５）と、 前記分離部（１１５）によってブロック化されたＬビッ
   トのデータが書込制御信号（１１６）に応じてアドレス
   信号（１１７）で示されるアドレスに書き込まれ得、ま
   た、その書き込まれたデータが読出制御信号（１１９）
   に応じてアドレス信号（１１７）で示されるアドレスか
   ら読み出され得るデュアルポートメモリ（１２１）と、 前記デュアルポートメモリ（１２１）から読み出された
   Ｌビットのデータを保持する保持回路（１２３）と、 前記保持回路（１２３）に保持されているＬビットのデ
   ータと前記分離部（１１５）から出力される１ブロック
   のＬビットのデータとをそれぞれ対応するビットにおい
   て加算し、その加算結果に基づいて前記アドレス信号（
   １１７）に従って前記デュアルポートメモリ（１２１）
   に書き込むように制御するＬ個の加算回路（１２５）と
   、を具えるように構成したことを特徴とする非同期読出
   し状態遷移保持回路。
2. （２）それぞれが状態検出を行ない、その検出状態に応
   じたビットデータを出力するＮ個の状態検出部（１１１
   ）と、 所定のコード化された複数ビットのデータを出力する状
   態発生部（１１２）と、 前記Ｎ個の状態検出部（１１１）にて出力されるＮビッ
   トの状態検出データあるいは前記状態発生部（１１２）
   から出力される複数ビットのデータを多重化する多重化
   部（１１３）と、 前記多重化部（１１３）にて多重化されたＮビットのデ
   ータを受けてＬビットのブロックに分離する分離部（１
   １５）と、 前記分離部（１１５）によってブロック化されたＬビッ
   トのデータが書込制御信号（１１６）に応じてアドレス
   信号（１１７）で示されるアドレスに書き込まれ得、ま
   た、その書き込まれたデータが読出制御信号（１１９）
   に応じてアドレス信号（１１７）で示されるアドレスか
   ら読み出され得るデュアルポートメモリ（１２１）と、 前記デュアルポートメモリ（１２１）から読み出された
   Ｌビットのデータを保持する保持回路（１２３）と、 前記保持回路（１２３）に保持されているＬビットのデ
   ータと前記分離部（１１５）から出力される１ブロック
   のＬビットのデータとをそれぞれ対応するビットにおい
   て加算し、その加算結果に基づいて前記アドレス信号（
   １１７）に従って前記デュアルポートメモリ（１２１）
   に書き込むように制御するＬ個の加算回路（１２５）と
   、前記状態発生部（１１２）から出力される複数ビット
   のコードデータであることを前記アドレス信号（１１７
   ）に応じて判別し、前記保持回路（１２３）におけるデ
   ータ保持を禁じるように制御する制御部（１２７）と、 を具えるように構成したことを特徴とする非同期読出し
   状態遷移保持回路。
3. （３）前記制御部（１２７）は、前記分離部（１１５）
   から出力される１ブロックのデータが前記コード化され
   た複数ビットのデータであるときには、前記保持回路（
   １２３）に保持されているＬビットのデータをクリアす
   るように構成したことを特徴とする特許請求の範囲第２
   項記載の非同期読出し状態遷移保持回路。