JPH01850A - 導通試験路設定方式 - Google Patents
導通試験路設定方式Info
- Publication number
- JPH01850A JPH01850A JP62-155985A JP15598587A JPH01850A JP H01850 A JPH01850 A JP H01850A JP 15598587 A JP15598587 A JP 15598587A JP H01850 A JPH01850 A JP H01850A
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- JP
- Japan
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- time slot
- time
- frame
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダブルバッファ型時分割スイッチと、導通試験用の監視
信号発生器および監視信号受信器とを具備する時分割通
話路装置において、監視信号を抽出するタイムスロット
を、監視信号が格納されるタイムスロットと同時期、或
いはより遅くなる如（導通試験路を設定することにより
、ダブルバッファ型時分割スイッチに発生する故障を検
出可能とする。
信号発生器および監視信号受信器とを具備する時分割通
話路装置において、監視信号を抽出するタイムスロット
を、監視信号が格納されるタイムスロットと同時期、或
いはより遅くなる如（導通試験路を設定することにより
、ダブルバッファ型時分割スイッチに発生する故障を検
出可能とする。
本発明は、ディジタル交換機に用いられる時分Ｎす通話
路装置における導通試験路設定方式の改良に関する。
路装置における導通試験路設定方式の改良に関する。
近年、ディジタル交換機の時分割通話路装置に対し、電
話信号のみならずデータ信号をも伝送することが要求さ
れる。
話信号のみならずデータ信号をも伝送することが要求さ
れる。
更に高速データを伝送する為に、複数のタイムスロット
を併用する場合も生じ、かかる場合に、タイムスロット
の順序性を保証する、所謂Ｔ Ｓ Ｓｌ （Ｔｉｍｅ
５ｌｏｔ ５ｅｑｕｅｎｃｅ Ｉｎｔｅｇｒｉｔｙ）
機能が要求され、その実現手段として、時分割スイッ
チをダブルバッファ型に構成する方法が採用されている
。
を併用する場合も生じ、かかる場合に、タイムスロット
の順序性を保証する、所謂Ｔ Ｓ Ｓｌ （Ｔｉｍｅ
５ｌｏｔ ５ｅｑｕｅｎｃｅ Ｉｎｔｅｇｒｉｔｙ）
機能が要求され、その実現手段として、時分割スイッ
チをダブルバッファ型に構成する方法が採用されている
。
一方、時分割通話路装置には、通話路設定機能の正常性
を総合的に確認する為に、特定のタイムスロットに監視
信号を入力し、特定のタイムスロットに出力されるか否
かを確認する導通試験板能が具備されている。
を総合的に確認する為に、特定のタイムスロットに監視
信号を入力し、特定のタイムスロットに出力されるか否
かを確認する導通試験板能が具備されている。
前述のダブルバッファ型時分割スイッチにおいても、故
障を確実に検出可能とする導通試験方法が要求される。
障を確実に検出可能とする導通試験方法が要求される。
第６図はシングルバッファ型の時分割スイッチの一例を
示す図であり、第７図は第６図における書込み続出し過
程を例示する図である。
示す図であり、第７図は第６図における書込み続出し過
程を例示する図である。
第６図および第７図において、入ハイウェイ２から、フ
レームＦを周期とする各タイムスロットＴＳＩ乃至ＴＳ
、に到着するデータＤ、乃至りうば、アドレスカウンタ
１２からタイムスロットＴＳ、乃至ＴＳにに同期して出
力される書込アドレスａ、（＝１．２、・・・、ｋ）に
より指定される領域に、各タイムスロッ） Ｔ Ｓ を
乃至Ｔ Ｓ’ Ｋの前半期間に、データメモリ１１に順
次格納される。
レームＦを周期とする各タイムスロットＴＳＩ乃至ＴＳ
、に到着するデータＤ、乃至りうば、アドレスカウンタ
１２からタイムスロットＴＳ、乃至ＴＳにに同期して出
力される書込アドレスａ、（＝１．２、・・・、ｋ）に
より指定される領域に、各タイムスロッ） Ｔ Ｓ を
乃至Ｔ Ｓ’ Ｋの前半期間に、データメモリ１１に順
次格納される。
またアドレスコントロールメモリ１３は、アドレスカウ
ンタ１２から続出アドレスａ、と共に出力されるアドレ
ス続出アドレスａｃ（”’１．２、・・・、ｋ）により
指定される領域から続出アドレスａｒ（＝ａ、ｂ、・・
・、Ｘ）を出力し、データメモ１Ｊ１１に伝達する。
ンタ１２から続出アドレスａ、と共に出力されるアドレ
ス続出アドレスａｃ（”’１．２、・・・、ｋ）により
指定される領域から続出アドレスａｒ（＝ａ、ｂ、・・
・、Ｘ）を出力し、データメモ１Ｊ１１に伝達する。
データメモリ１１は、アドレスコントロールメモリ１３
から伝達される続出アドレスａ、により措定される領域
に格納されているデータＤ、乃至ＤＸを抽出し、各タイ
ムスロットＴＳｌ乃至ＴＳイの後半期間に出ハイウェイ
３に送出する。
から伝達される続出アドレスａ、により措定される領域
に格納されているデータＤ、乃至ＤＸを抽出し、各タイ
ムスロットＴＳｌ乃至ＴＳイの後半期間に出ハイウェイ
３に送出する。
例えばアドレスコントロールメモリ１３に、アドレス続
出アドレスａｃ＝ｉに対応して続出アドレスａ７＝１が
格納され、またアドレス続出アドレスａｃ＝ｊに対応し
て続出アドレスａｒ＝ｋが格納されていると、入ハイウ
ェイ２からタイムスロッ）ＴＳ、において入力されたデ
ータＤ１は、タイムスロットＴＳ、において出ハイウェ
イ３に送出され、また人ハイウェイ２からタイムスロッ
トＴＳＫにおいて入力されたデータＤｋは、タイムスロ
ットＴＳＪにおいて出ハイウェイ３に送出される。
出アドレスａｃ＝ｉに対応して続出アドレスａ７＝１が
格納され、またアドレス続出アドレスａｃ＝ｊに対応し
て続出アドレスａｒ＝ｋが格納されていると、入ハイウ
ェイ２からタイムスロッ）ＴＳ、において入力されたデ
ータＤ１は、タイムスロットＴＳ、において出ハイウェ
イ３に送出され、また人ハイウェイ２からタイムスロッ
トＴＳＫにおいて入力されたデータＤｋは、タイムスロ
ットＴＳＪにおいて出ハイウェイ３に送出される。
その結果、タイムスロットＴＳＩにおいて送出されるデ
ータＤ、は、同一フレームＦ内のタイムスロットＴＳ、
において入力されたものとなり、タイムスロットＴＳ、
において送出されるデータＤ、は、前フレームＦ内のタ
イムスロットＴＳＫにおいて入力されたものとなり、Ｔ
ＳＳＩ機能が実現されぬこととなる。
ータＤ、は、同一フレームＦ内のタイムスロットＴＳ、
において入力されたものとなり、タイムスロットＴＳ、
において送出されるデータＤ、は、前フレームＦ内のタ
イムスロットＴＳＫにおいて入力されたものとなり、Ｔ
ＳＳＩ機能が実現されぬこととなる。
次に、第２図は本発明の対象となるダブルバッファ型時
分割スイッチの一例を示す図であり、第３図は第２図に
おける書込み読出し過程を例示する図である。
分割スイッチの一例を示す図であり、第３図は第２図に
おける書込み読出し過程を例示する図である。
第２図および第３図において、時分割スイッチ１０は二
組のデータメモリ１０１および１０２を具備し、入ハイ
ウェイ２から各タイムスロットＴＳ１乃至ＴＳににおい
て到着する各データＤ１乃至Ｄｋは、フレームＦ−ｒに
おいてはデータメモリ１０１に、次のフレームＦ０にお
いてはデータメモリｉ０２に、更にフレームＦ−ｒにお
いては再びデータメモリ１０１に、アドレスカウンタ１
０３から出力される書込アドレスａ。により指定される
領域に格納される。
組のデータメモリ１０１および１０２を具備し、入ハイ
ウェイ２から各タイムスロットＴＳ１乃至ＴＳににおい
て到着する各データＤ１乃至Ｄｋは、フレームＦ−ｒに
おいてはデータメモリ１０１に、次のフレームＦ０にお
いてはデータメモリｉ０２に、更にフレームＦ−ｒにお
いては再びデータメモリ１０１に、アドレスカウンタ１
０３から出力される書込アドレスａ。により指定される
領域に格納される。
なおフレームＦ−，においては、データメモリ１０２か
ら、図示されぬ前のフレームＦ４において格納済みのデ
ータＤ、乃至ＤＸが、アドレスコントロールメモリ１０
４から伝達される続出アドレスａ、により指定される領
域から抽出され、またフレームＦＯにおいては、データ
メモリ１０１から前のフレームＦ−＋において格納済み
のデータＤ３乃至り、がアドレスコントロールメモリ１
０４から伝達される続出アドレスａＷ、により指定され
る領域から抽出され、更にフレームＦ、ｌにおいては、
データメモリ１０１から前のフレームＦ０において格納
済みのデータＤ、乃至ＤＸがアドレスコントロールメモ
リ１０４から伝達される続出アドレスａ、により指定さ
れる領域から抽出され、出ハイウェイ３に送出される。
ら、図示されぬ前のフレームＦ４において格納済みのデ
ータＤ、乃至ＤＸが、アドレスコントロールメモリ１０
４から伝達される続出アドレスａ、により指定される領
域から抽出され、またフレームＦＯにおいては、データ
メモリ１０１から前のフレームＦ−＋において格納済み
のデータＤ３乃至り、がアドレスコントロールメモリ１
０４から伝達される続出アドレスａＷ、により指定され
る領域から抽出され、更にフレームＦ、ｌにおいては、
データメモリ１０１から前のフレームＦ０において格納
済みのデータＤ、乃至ＤＸがアドレスコントロールメモ
リ１０４から伝達される続出アドレスａ、により指定さ
れる領域から抽出され、出ハイウェイ３に送出される。
以上により各フレームＦ、、ＦＯ，、Ｆ、、の各タイム
スロットＴＳ、乃至Ｔ Ｓ Ｋにおいて抽出されるデー
タＤ、乃至り、は、何れも前フレームＦ７、Ｆ−いＦｏ
において格納されたものである為、Ｉ“３５１機能が実
現される。
スロットＴＳ、乃至Ｔ Ｓ Ｋにおいて抽出されるデー
タＤ、乃至り、は、何れも前フレームＦ７、Ｆ−いＦｏ
において格納されたものである為、Ｉ“３５１機能が実
現される。
かかる状態で、時分割スイッチ１０にパイロット信号発
生器（ＰＧ）５およびバ・イロント信号受信器（ＰＣ）
６を設け、パイロット信号発生器５は監視信号Ｐとして
二種類のパターン〔例えば８ビツトから成るパターン（
０１０１０１０１）およびパターン（１０１０１０１０
））を、各フレームＦ毎に交互に発生し、入ハイウェイ
２から特定のタイムスロット（例えばＴＳ、或いはＴＳ
Ｘ）において時分割スイッチ１０に入力し、特定のタイ
ムスロット（例えばＴ Ｓ ＋或いはＴＳＪ）において
時分割スイッチ１０から出ハイウェイ３に出力されるデ
ータメモリいはＤ５をパイロット信号受信器６により受
信し、前述の如きパターンを有する監視信号Ｐであるか
否かを確認すること・シこより、時分割スイッチ１０の
導通試験を実行する。
生器（ＰＧ）５およびバ・イロント信号受信器（ＰＣ）
６を設け、パイロット信号発生器５は監視信号Ｐとして
二種類のパターン〔例えば８ビツトから成るパターン（
０１０１０１０１）およびパターン（１０１０１０１０
））を、各フレームＦ毎に交互に発生し、入ハイウェイ
２から特定のタイムスロット（例えばＴＳ、或いはＴＳ
Ｘ）において時分割スイッチ１０に入力し、特定のタイ
ムスロット（例えばＴ Ｓ ＋或いはＴＳＪ）において
時分割スイッチ１０から出ハイウェイ３に出力されるデ
ータメモリいはＤ５をパイロット信号受信器６により受
信し、前述の如きパターンを有する監視信号Ｐであるか
否かを確認すること・シこより、時分割スイッチ１０の
導通試験を実行する。
次に第４図はダブルバッファ型時分割スイッチに生じた
障害の一例を示す図であり、第５図は第４図における書
込み読出し過程を例示する図である。
障害の一例を示す図であり、第５図は第４図における書
込み読出し過程を例示する図である。
第４図においては、データメモリ１０１に対するデータ
Ｄ、乃至Ｄｋの格納機能が故障となり、本来ならばデー
タＤ、乃至ＤｋはフレームＦ−＋およびＦ、Ｉにおいて
格納され、フレームＦ０においては格納されること無く
データＤ３乃至ＤＸが抽出されねばならぬのに、フレー
ムＦ。においてもデータＤ、乃至Ｄｋの格納が行われζ
いる。
Ｄ、乃至Ｄｋの格納機能が故障となり、本来ならばデー
タＤ、乃至ＤｋはフレームＦ−＋およびＦ、Ｉにおいて
格納され、フレームＦ０においては格納されること無く
データＤ３乃至ＤＸが抽出されねばならぬのに、フレー
ムＦ。においてもデータＤ、乃至Ｄｋの格納が行われζ
いる。
その結果、フレームＦ０においては、データメモリ１０
１は各タイムスロットＴＳｌ乃至ＴＳＫの、前半期間に
おいてデータＤ＋乃至Ｄｋが格納され、後半期間におい
てデータＤ１乃至Ｄヶが抽出される、シングルバッファ
型の動作を行うこととなる。
１は各タイムスロットＴＳｌ乃至ＴＳＫの、前半期間に
おいてデータＤ＋乃至Ｄｋが格納され、後半期間におい
てデータＤ１乃至Ｄヶが抽出される、シングルバッファ
型の動作を行うこととなる。
かかる状態で、パイロット信号発生器５が発生する監視
信号Ｐを、タイムスロッ）、ＴＳＫにおいて人ハイウェ
イ２から時分割スイッチ１０に入力し、タイムスロット
ＴＳＪにおいて時分割スイッチ１０から出ハイウェイ３
に出力されるデータＤ、をパイロット信号受信器６で監
視するものとすると、パイロット信号受信器６は、フレ
ームＦ０においてはフレームＦ−，でデータメモリ１０
ｉ ｔ：、’格納された監視信号Ｐの一方のバター・
ン（例えば（０１０１０１０１））を受信し、次のフレ
ームＦ＋１においてはフレームＦ０でデータメモリ１０
２に格納された監視信号Ｐの他方のパターン〔例えば（
１０１０１０１０））を受信する結果、監視信号Ｐが正
常に受信されることとなり、時分ＨスイッチｌＯは導通
試験の結果正常と判定され、発生している障害が検出さ
れぬこととなる。
信号Ｐを、タイムスロッ）、ＴＳＫにおいて人ハイウェ
イ２から時分割スイッチ１０に入力し、タイムスロット
ＴＳＪにおいて時分割スイッチ１０から出ハイウェイ３
に出力されるデータＤ、をパイロット信号受信器６で監
視するものとすると、パイロット信号受信器６は、フレ
ームＦ０においてはフレームＦ−，でデータメモリ１０
ｉ ｔ：、’格納された監視信号Ｐの一方のバター・
ン（例えば（０１０１０１０１））を受信し、次のフレ
ームＦ＋１においてはフレームＦ０でデータメモリ１０
２に格納された監視信号Ｐの他方のパターン〔例えば（
１０１０１０１０））を受信する結果、監視信号Ｐが正
常に受信されることとなり、時分ＨスイッチｌＯは導通
試験の結果正常と判定され、発生している障害が検出さ
れぬこととなる。
以上の説明から明らかな如く、従来ある導通試験路設定
方式においては、ダブルバッファ型時分割スイッチに生
じた故障を検出し損なう恐れかあ〔問題点を解決するた
めの手段〕 第１図は本発明の原理を示す図である。
方式においては、ダブルバッファ型時分割スイッチに生
じた故障を検出し損なう恐れかあ〔問題点を解決するた
めの手段〕 第１図は本発明の原理を示す図である。
第１図において、１００および２００は何れもデータメ
モリ、３００はダブルバッファ型時分割スイッチ、４０
０は導通試験用の監視信号Ｐを発生する監視信号発生器
、５００は監視信号Ｐ＠検出する監視信号受信器である
。
モリ、３００はダブルバッファ型時分割スイッチ、４０
０は導通試験用の監視信号Ｐを発生する監視信号発生器
、５００は監視信号Ｐ＠検出する監視信号受信器である
。
またＦはフレーム、ＴＳ、およびＴＳ、はタイムスロッ
トである。
トである。
６００は、本発明によりダブルバッファ型時分割スイッ
チ３００に設けられたアドレス発生手段である。
チ３００に設けられたアドレス発生手段である。
アドレス発生手段６００は、ダブルバッファ型時分割ス
イッチ３００から監視信号Ｐを抽出するタイムスロッ１
−ＴＳ、を、監視信号Ｐをダブルバッファ型時分割スイ
ッチ３００に格納するタイムスロットＴＳ、、と同時期
、或いはより後時期となる如く、データメモリ１００．
２００への書込み時期および読出し時期を設定する。
イッチ３００から監視信号Ｐを抽出するタイムスロッ１
−ＴＳ、を、監視信号Ｐをダブルバッファ型時分割スイ
ッチ３００に格納するタイムスロットＴＳ、、と同時期
、或いはより後時期となる如く、データメモリ１００．
２００への書込み時期および読出し時期を設定する。
Ｗおよびｒの値に着目すれば、アドレス発生手段６００
は条件ｒ≧Ｗを満足する如く作用することとなる。
は条件ｒ≧Ｗを満足する如く作用することとなる。
その結果、若しダブルバッファ型時分割スイッチ３００
に故障が発生し、一方のデータメモリ（例えば１００）
がシングルバッファ型と同様の動作を行うフレームＦに
おいては、タイムスロットＴＳ、において格納された監
視信号Ｐが、同一フレームＦ内のタイムスロットＴＳ、
において抽出されることとなり、他方のデータメモリ
（例えば２００）において直前のフレームＦのタイムス
・ ロッ）ＴＳ、において格納された監視信号Ｐを抽出
する場合とフレーム間の連続性が保持出来無くなり、導
通試験の結果ダブルバッファ型時分割スイッチ３００の
故障を検出可能となる。
に故障が発生し、一方のデータメモリ（例えば１００）
がシングルバッファ型と同様の動作を行うフレームＦに
おいては、タイムスロットＴＳ、において格納された監
視信号Ｐが、同一フレームＦ内のタイムスロットＴＳ、
において抽出されることとなり、他方のデータメモリ
（例えば２００）において直前のフレームＦのタイムス
・ ロッ）ＴＳ、において格納された監視信号Ｐを抽出
する場合とフレーム間の連続性が保持出来無くなり、導
通試験の結果ダブルバッファ型時分割スイッチ３００の
故障を検出可能となる。
以下、本発明の一実施例を、第４図および第５図を用い
て説明する。
て説明する。
第４図においは、アドレスコントロールメモリ１０４が
アドレス発生手段６００として機能することとなる。
アドレス発生手段６００として機能することとなる。
第４図において、前述の如き故障が発生し、フレームＦ
、においてもデータＤＩ乃至Ｄｋが格納され、シングル
バッファ型の動作を行うものとする。
、においてもデータＤＩ乃至Ｄｋが格納され、シングル
バッファ型の動作を行うものとする。
かかる状態で、パイロット信号発生器５が発生する監視
信号Ｐを、タイムスロットＴＳ＋（即ちＷ＝１）におい
て人ハイウェイ２から時分割スイッチ１０に入力するも
のとすると、パイロット信号受信器６が時分割スイッチ
１０から出ハイウェイ３に抽出される監視信号Ｐを監視
するタイムスロソ）：ＴＳ、は、条件ｒ≧Ｗを満足させ
ることから、タイムスロットＴＳ１乃至ＴＳＫの任意の
タイムスロット（例えばＴＳ＋）と定める。
信号Ｐを、タイムスロットＴＳ＋（即ちＷ＝１）におい
て人ハイウェイ２から時分割スイッチ１０に入力するも
のとすると、パイロット信号受信器６が時分割スイッチ
１０から出ハイウェイ３に抽出される監視信号Ｐを監視
するタイムスロソ）：ＴＳ、は、条件ｒ≧Ｗを満足させ
ることから、タイムスロットＴＳ１乃至ＴＳＫの任意の
タイムスロット（例えばＴＳ＋）と定める。
タイムスロットＴＳＩにおいて、アドレスカウンタ１０
３はアドレスコントロールメモリ１０４にアドレス読出
アドレスａｃ＝ｉを入力する。
３はアドレスコントロールメモリ１０４にアドレス読出
アドレスａｃ＝ｉを入力する。
従ってアドレスコントロールメモリ１０４の、アドレス
続出アドレスａｃ＝ｉにより指定される領域に続出アド
レスａｒ−１を設定すれば、タイムスロットＴＳ、に入
力された監視信号Ｐを、タイムスロットＴＳＩにおいて
抽出することが出来る。
続出アドレスａｃ＝ｉにより指定される領域に続出アド
レスａｒ−１を設定すれば、タイムスロットＴＳ、に入
力された監視信号Ｐを、タイムスロットＴＳＩにおいて
抽出することが出来る。
その結果、パイロット信号受信器６がタイムスロットＴ
ＳＩにおいて受信する監視信号Ｐは、フレームＦ０にお
いては同一フレームＦ０内のタイムスロットＴＳ、にお
いてデータメモリ１０１に格納された一方のパターン〔
例えば（１０１０１０１０））であり、次のフレームＦ
０１においてもフレームＦ０においてデータメモリ１０
２に格納された同一のパターン（１０１０１０１０）で
ある為、パイロット信号受信器６が受信する監視信号Ｐ
は常に一方のパターン（１０１０１０］ ０）のみで、
他方のパターン（０１０１０１０１）は受信出来ぬこと
となる。
ＳＩにおいて受信する監視信号Ｐは、フレームＦ０にお
いては同一フレームＦ０内のタイムスロットＴＳ、にお
いてデータメモリ１０１に格納された一方のパターン〔
例えば（１０１０１０１０））であり、次のフレームＦ
０１においてもフレームＦ０においてデータメモリ１０
２に格納された同一のパターン（１０１０１０１０）で
ある為、パイロット信号受信器６が受信する監視信号Ｐ
は常に一方のパターン（１０１０１０］ ０）のみで、
他方のパターン（０１０１０１０１）は受信出来ぬこと
となる。
その結果パイロット信号受信器６は、時分割ス ′
インチ１０がパイロット信号発生器５の発生する監視信
号Ｐを正常に格納・抽出できず、故障が発生していると
判定する。
インチ１０がパイロット信号発生器５の発生する監視信
号Ｐを正常に格納・抽出できず、故障が発生していると
判定する。
以上の説明から明らかな如く、本実施例によれば、パイ
ロット信号発生器５が発生する監視信号Ｐをタイムスロ
ットＴＳ、において人ハイウェイ２から時分割スイッチ
１０に格納し、タイムスロッ）ＴＳ、において時分割ス
イッチ１０から抽出してパイロット信号受信器６により
監視することにより、時分割スイッチ１０に発生する故
障を検出することが出来る。
ロット信号発生器５が発生する監視信号Ｐをタイムスロ
ットＴＳ、において人ハイウェイ２から時分割スイッチ
１０に格納し、タイムスロッ）ＴＳ、において時分割ス
イッチ１０から抽出してパイロット信号受信器６により
監視することにより、時分割スイッチ１０に発生する故
障を検出することが出来る。
なお、第４図および第５図を用いた以上の説明ばあ（迄
本発明の一実施例に過ぎず、例えば監視信号Ｐの入力タ
イムスロットＴＳｗおよび出力タイムスロットＴＳ、は
、それぞれタイムスロットＴＳ、およびタイムスロット
ＴＳＩ に限定されることは無く、条件ｒ≧Ｗを満足す
る任意のタイムスロットが、タイムスロットＴＳ、乃至
Ｔ Ｓ Ｋから自由に選択することが可能となる。
本発明の一実施例に過ぎず、例えば監視信号Ｐの入力タ
イムスロットＴＳｗおよび出力タイムスロットＴＳ、は
、それぞれタイムスロットＴＳ、およびタイムスロット
ＴＳＩ に限定されることは無く、条件ｒ≧Ｗを満足す
る任意のタイムスロットが、タイムスロットＴＳ、乃至
Ｔ Ｓ Ｋから自由に選択することが可能となる。
以上、本発明によれば、時分割通話路装置に用いたダブ
ルバッファ型時分割スイッチに故障が発生し、一方のデ
ータメモリがシングルバッファ型と同様の動作を行う状
態となった場合に、導通試験の結果、異常と判定され、
故障を検出可能となる。
ルバッファ型時分割スイッチに故障が発生し、一方のデ
ータメモリがシングルバッファ型と同様の動作を行う状
態となった場合に、導通試験の結果、異常と判定され、
故障を検出可能となる。
第１図は本発明の原理を示す図、第２図は本発明の対象
となるダブルバッファ型時分割スイッチの一例を示す図
、第３図は第２図における書込み読出し過程を例示する
図、第４図はダブルバッファ型時分割スイッチに生じた
障害の一例を示す図、第５図は第４図における書込み読
出し過程を例示する図、第６図はシングルバッファ型の
時分割スイッチの一例を示す図、第７図は第６図におけ
る書込み読出し過程を例示する図である。
となるダブルバッファ型時分割スイッチの一例を示す図
、第３図は第２図における書込み読出し過程を例示する
図、第４図はダブルバッファ型時分割スイッチに生じた
障害の一例を示す図、第５図は第４図における書込み読
出し過程を例示する図、第６図はシングルバッファ型の
時分割スイッチの一例を示す図、第７図は第６図におけ
る書込み読出し過程を例示する図である。
Claims (1)
- 【特許請求の範囲】 二組のデータメモリ（１００、２００）に時分割多重化
されたデータをフレーム（Ｆ）単位で交互に格納し、一
方のデータメモリ（１００、２００）に前記データを格
納中に、他方のデータメモリ（２００、１００）から格
納済みのデータを時分割多重化して抽出するダブルバッ
ファ型時分割スイッチ（３００）と、導通試験用の監視
信号（Ｐ）を発生し、前記各フレーム（Ｆ）内の所定タ
イムスロット（ＴＳ＿ｗ）に、前記ダブルバッファ型時
分割スイッチ（３００）に入力する監視信号発生器（４
００）と、前記ダブルバッファ型時分割スイッチ（３０
０）から所定タイムスロット（ＴＳ＿ｒ）に抽出される
前記監視信号（Ｐ）を受信する監視信号受信器（５００
）とを具備する時分割通話路装置において、 前記監視信号（Ｐ）を抽出するタイムスロット（ＴＳ＿
ｒ）を、該監視信号（Ｐ）が格納されるタイムスロット
（ＴＳ＿ｗ）と同時期或いはより後時期となる如く、前
記データメモリ（１００、２００）への書込み時期およ
び読出し時期を設定するアドレス発生手段（６００）を
設けることを特徴とする導通試験路設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155985A JPS64850A (en) | 1987-06-23 | 1987-06-23 | Continuity test line setting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155985A JPS64850A (en) | 1987-06-23 | 1987-06-23 | Continuity test line setting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01850A true JPH01850A (ja) | 1989-01-05 |
| JPS64850A JPS64850A (en) | 1989-01-05 |
Family
ID=15617832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155985A Pending JPS64850A (en) | 1987-06-23 | 1987-06-23 | Continuity test line setting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64850A (ja) |
-
1987
- 1987-06-23 JP JP62155985A patent/JPS64850A/ja active Pending
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