JPS63246044A - デ−タ多重化方式 - Google Patents
デ−タ多重化方式Info
- Publication number
- JPS63246044A JPS63246044A JP8059687A JP8059687A JPS63246044A JP S63246044 A JPS63246044 A JP S63246044A JP 8059687 A JP8059687 A JP 8059687A JP 8059687 A JP8059687 A JP 8059687A JP S63246044 A JPS63246044 A JP S63246044A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- time slot
- connects
- multiplexing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003780 insertion Methods 0.000 claims abstract description 12
- 230000037431 insertion Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ多重化方式に関し、特に所定のフレーム
フォーマットによる時分割多重化装置においてデータ端
末やプロセッサ等での発生データをフレーム内に挿入し
多重化するためのデータ多重化方式に関する。
フォーマットによる時分割多重化装置においてデータ端
末やプロセッサ等での発生データをフレーム内に挿入し
多重化するためのデータ多重化方式に関する。
従来のこの種のデータ多重化方式は、データ端末やプロ
セッサ等のデータ発生部から送出されたデータを、一旦
メモＩＪ Ｋ逐次書込みながら蓄積し、一連のデータの
書込み終了後に、メモリの蓄積データを逐次読出しなが
らフレーム内に時分割多重化する方法を採用している。
セッサ等のデータ発生部から送出されたデータを、一旦
メモＩＪ Ｋ逐次書込みながら蓄積し、一連のデータの
書込み終了後に、メモリの蓄積データを逐次読出しなが
らフレーム内に時分割多重化する方法を採用している。
上述した従来のデータ多重化方式では、データをメモリ
に書込んでいる間では多重化を行わず、一連のデータの
書込み終了後に多重化し始めるので、データが発生して
から多重化し送信されるまでに時間遅れを生じ、データ
授受に要する時間が長くな、シがちであるという欠点が
ある。特に装置障害発生等の緊急を要するアラームを示
すデータの場合には、回復対策の遅延により大きな被害
を生じることが多く、この欠点が顕著である。
に書込んでいる間では多重化を行わず、一連のデータの
書込み終了後に多重化し始めるので、データが発生して
から多重化し送信されるまでに時間遅れを生じ、データ
授受に要する時間が長くな、シがちであるという欠点が
ある。特に装置障害発生等の緊急を要するアラームを示
すデータの場合には、回復対策の遅延により大きな被害
を生じることが多く、この欠点が顕著である。
本発明の目的は、上述の欠点を除去しデータ発生から多
重化送信までの所要時間を従来よシも短縮したデータ多
重化方式を提出することにある。
重化送信までの所要時間を従来よシも短縮したデータ多
重化方式を提出することにある。
本発明の方式は、所定のフレームフォーマットをもつ時
分割多重化信号に多重化すべきデータを発生するデータ
発生部と、前記時分割多重化信号に前記データを多重化
する多重化回路と、前記時分割多重化信号に同期してフ
レーム内の前記データの挿入用タイムスロットを指示す
るタイミング信号を発生するカウンタと、前記データを
一時記憶させるためのメモリ回路と、前記タイミング信
号に応答して前記データ挿入用タイムスロットの指示時
以外の期間に前記データ発生部から到来する前記データ
を前記メモリ回路へ導いて書込みを行わせまた前記デー
タ挿入用タイムスロット指示時に前記メモリ回路から読
出した前記データを前記多重化回路へ導くよう接続選択
する選択回路とを、備えている。
分割多重化信号に多重化すべきデータを発生するデータ
発生部と、前記時分割多重化信号に前記データを多重化
する多重化回路と、前記時分割多重化信号に同期してフ
レーム内の前記データの挿入用タイムスロットを指示す
るタイミング信号を発生するカウンタと、前記データを
一時記憶させるためのメモリ回路と、前記タイミング信
号に応答して前記データ挿入用タイムスロットの指示時
以外の期間に前記データ発生部から到来する前記データ
を前記メモリ回路へ導いて書込みを行わせまた前記デー
タ挿入用タイムスロット指示時に前記メモリ回路から読
出した前記データを前記多重化回路へ導くよう接続選択
する選択回路とを、備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。デ
ータ発生部１はデータ端末やプロセッサ等であシ、メモ
リ回路２はデータ発生部１の発生データを一旦書込むた
めの書込み読出し両用メモリを有している。多重化回路
３は、例えば音声信号を所定のフレームフォーマットで
時分割多重化した多重化信号（１）に、メモリ回路２か
ら読出したデータを更に時分割多重化して、多重化信号
（２）として送出する。カウンタ４は、多重化信号（１
）に同期したフレーム信号およびクロック信号に応じて
、各フレームにおけるデータ挿入用のタイムスロット（
あるいはタイムスロット群）を指示する選択パルス、メ
モリ回路２での読出しアドレスを指示するアドレス信号
、および読出しタイミングを指示するタイミングパルス
を発生する。この選択パルスは、データ発生部１１選択
回路５ないし７、およびメモ’Ｊ［”回路２へ、おのお
の与えている。またアドレス信号は選択回路６へ、タイ
ミングパルスは選択回路７へ、それぞれ与えである。一
方、データ発生部１は、選択パルスがデータ挿入用タイ
ムスロットを指示した時以外の期間に、発生データと、
これに同期したタイミングで、メモリ回路２への書込み
アドレスを指示するアドレス信号および書込みタイミン
グを指示するタイミングパルスを送出する。データ挿入
用タイムスロットの期間では、データ発生部１はデータ
等の送出を中止する。この発生データは選択回路５へ、
アドレス信号は選択回路６へ、またタイミングパルスは
選択回路７へ、それぞれ与えである。
ータ発生部１はデータ端末やプロセッサ等であシ、メモ
リ回路２はデータ発生部１の発生データを一旦書込むた
めの書込み読出し両用メモリを有している。多重化回路
３は、例えば音声信号を所定のフレームフォーマットで
時分割多重化した多重化信号（１）に、メモリ回路２か
ら読出したデータを更に時分割多重化して、多重化信号
（２）として送出する。カウンタ４は、多重化信号（１
）に同期したフレーム信号およびクロック信号に応じて
、各フレームにおけるデータ挿入用のタイムスロット（
あるいはタイムスロット群）を指示する選択パルス、メ
モリ回路２での読出しアドレスを指示するアドレス信号
、および読出しタイミングを指示するタイミングパルス
を発生する。この選択パルスは、データ発生部１１選択
回路５ないし７、およびメモ’Ｊ［”回路２へ、おのお
の与えている。またアドレス信号は選択回路６へ、タイ
ミングパルスは選択回路７へ、それぞれ与えである。一
方、データ発生部１は、選択パルスがデータ挿入用タイ
ムスロットを指示した時以外の期間に、発生データと、
これに同期したタイミングで、メモリ回路２への書込み
アドレスを指示するアドレス信号および書込みタイミン
グを指示するタイミングパルスを送出する。データ挿入
用タイムスロットの期間では、データ発生部１はデータ
等の送出を中止する。この発生データは選択回路５へ、
アドレス信号は選択回路６へ、またタイミングパルスは
選択回路７へ、それぞれ与えである。
選択パルスがデータ挿入用タイムスロットを指示した時
以外の期間に、選択回路５はデータ発生部１から到来す
るデータをデータバスＢ１に接続し、選択回路５はデー
タ発生部１から到来するアドレス信号をアドレスバスＢ
、に接続して、おのおのメモリ回路２へ導くと共に、選
択回路７はデータ発生部１から到来するタイミングパル
スをメモリ回路２に接続して、データの逐次書込みを行
わせる。
以外の期間に、選択回路５はデータ発生部１から到来す
るデータをデータバスＢ１に接続し、選択回路５はデー
タ発生部１から到来するアドレス信号をアドレスバスＢ
、に接続して、おのおのメモリ回路２へ導くと共に、選
択回路７はデータ発生部１から到来するタイミングパル
スをメモリ回路２に接続して、データの逐次書込みを行
わせる。
データ挿入用タイムスロットの期間では、選択回路６が
カウンタ４から到来するアドレス信号をアドレスバスＢ
、に接続し、選択回路７がカウンタ４から到来するタイ
ミングパルスをメモリ回路２に接続して、メモリ回路２
のデータを逐次読出させ、選択回路５がデータバスＢ１
を並−直列変換回路（Ｐ／Ｓ）８に接続して、読出しデ
ータをＰ／８８に導く。Ｐ／８８は、並列の読出しデー
タを直列データに変換し、カウンタ４のタイミング制御
に応じてデータ挿入用タイムスロット毎に逐次、多重化
回路３へ送って多重化信号（２）を得る。
カウンタ４から到来するアドレス信号をアドレスバスＢ
、に接続し、選択回路７がカウンタ４から到来するタイ
ミングパルスをメモリ回路２に接続して、メモリ回路２
のデータを逐次読出させ、選択回路５がデータバスＢ１
を並−直列変換回路（Ｐ／Ｓ）８に接続して、読出しデ
ータをＰ／８８に導く。Ｐ／８８は、並列の読出しデー
タを直列データに変換し、カウンタ４のタイミング制御
に応じてデータ挿入用タイムスロット毎に逐次、多重化
回路３へ送って多重化信号（２）を得る。
以上の説明から明らかなように本実施例では、データ発
生部１の発生データのレートに見合った個数のデータ挿
入用タイムスロットをフレーム内に設定しておけば、デ
ータ発生から多重化送信までの所要時間は、高だか１フ
レ一ム分の時間で済む。
生部１の発生データのレートに見合った個数のデータ挿
入用タイムスロットをフレーム内に設定しておけば、デ
ータ発生から多重化送信までの所要時間は、高だか１フ
レ一ム分の時間で済む。
以上説明したように本発明は、各フレーム期間内の・デ
ータ挿入用タイムスロット以外で発生データをメモリに
書込むことにより、データ発生から多重化送信までの所
要時間を従来よシも短線したデータ多重化方式を実現で
きる効果がある。
ータ挿入用タイムスロット以外で発生データをメモリに
書込むことにより、データ発生から多重化送信までの所
要時間を従来よシも短線したデータ多重化方式を実現で
きる効果がある。
第１図は本発明の実施例を示すブロック図である。
１・・・・・・データ発生部、２・・・・・・メモリ回
路、３・・・・・・多重化回路、４・・・・・・カラ／
り、５〜７・・・・・・選択回路、８・・・・・・ニー
直列変換回路（Ｐ／８ ）％Ｂ１・・・・・・データバ
ス、Ｂ！・・・・・・アドレスバス。 代理人 弁理士 内 原 皆、′ン憤 ／ 国
路、３・・・・・・多重化回路、４・・・・・・カラ／
り、５〜７・・・・・・選択回路、８・・・・・・ニー
直列変換回路（Ｐ／８ ）％Ｂ１・・・・・・データバ
ス、Ｂ！・・・・・・アドレスバス。 代理人 弁理士 内 原 皆、′ン憤 ／ 国
Claims (1)
- 所定のフレームフォーマットをもつ時分割多重化信号に
多重化すべきデータを発生するデータ発生部と、前記時
分割多重化信号に前記データを多重化する多重化回路と
、前記時分割多重化信号に同期してフレーム内の前記デ
ータの挿入用タイムスロットを指示するタイミング信号
を発生するカウンタと、前記データを一時記憶させるた
めのメモリ回路と、前記タイミング信号に応答して前記
データ挿入用タイムスロットの指示時以外の期間に前記
データ発生部から到来する前記データを前記メモリ回路
へ導いて書込みを行わせまた前記データ挿入用タイムス
ロット指示時に前記メモリ回路から読出した前記データ
を前記多重化回路へ導くよう接続選択する選択回路とを
、備えているこを特徴とするデータ多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059687A JPS63246044A (ja) | 1987-03-31 | 1987-03-31 | デ−タ多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059687A JPS63246044A (ja) | 1987-03-31 | 1987-03-31 | デ−タ多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246044A true JPS63246044A (ja) | 1988-10-13 |
Family
ID=13722711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059687A Pending JPS63246044A (ja) | 1987-03-31 | 1987-03-31 | デ−タ多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250730A (ja) * | 1991-01-28 | 1992-09-07 | Nec Corp | 回線制御データ多重回路 |
-
1987
- 1987-03-31 JP JP8059687A patent/JPS63246044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250730A (ja) * | 1991-01-28 | 1992-09-07 | Nec Corp | 回線制御データ多重回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58501799A (ja) | 電話交換制御装置 | |
| JPH0659116B2 (ja) | データ変換回路 | |
| JPH02226926A (ja) | 多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステム | |
| JPS58205347A (ja) | 情報再配列装置 | |
| JPS63246044A (ja) | デ−タ多重化方式 | |
| JPH05191441A (ja) | 非同期時分割データパケットと同様に同期時分割信号を処理するためのシステム | |
| JP2541747B2 (ja) | 通信用スイッチングシステム | |
| JPS58151745A (ja) | ル−プ式デ−タハイウエイの同期装置 | |
| JP3118518B2 (ja) | デジタル通信装置 | |
| DK166340B (da) | Elektronisk skiftesystem | |
| JP2658555B2 (ja) | ループネットワーク接続方式 | |
| JPH0787435B2 (ja) | 多重化チャネル受信装置 | |
| JPS61208394A (ja) | 時分割多重交換方式 | |
| JP2957821B2 (ja) | 送出メモリ制御回路 | |
| JP2878743B2 (ja) | タイミング信号作成方法 | |
| JP3033232B2 (ja) | 多重化装置 | |
| JPH0681118B2 (ja) | 多重化装置 | |
| JPS60130947A (ja) | 通話路同期接続方式 | |
| JPH03268632A (ja) | 回線制御信号送出方式 | |
| JPH0227829A (ja) | フレーム同期方式の中継装置 | |
| JPH0821019B2 (ja) | データ転送方式 | |
| JPH05227173A (ja) | 多重処理方式 | |
| JPS62239700A (ja) | 回線編集装置 | |
| JPH0937220A (ja) | 画像・音声多重化装置 | |
| JPS62126435A (ja) | 速度変換バツフア回路 |