JPH0574193A

JPH0574193A - 半導体記憶装置

Info

Publication number: JPH0574193A
Application number: JP3258405A
Authority: JP
Inventors: Seiichi Hannai; 誠一半内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】本発明の目的は内部のデータバス間の干渉、
複数のメモリセルアレイ間の干渉等による不良モードを
テストモード時に検出することである。【構成】データ書き込みバス切換回路１３はデータ入
力バッファ１８からのテストデータを内部書き込みデー
タバスＷＢ１〜ＷＢ４に供給する。テストデータ制御回
路１１はテストモード時に最上位アドレスビットＡmsb
の論理レベルに従いテストデータ変換回路１２にテスト
データをそのまま４つのメモリセルアレイ１ａに供給さ
せるか、隣接するメモリセルアレイ１ａに逆相のテスト
データを供給させるかを決定する。逆相のテストデータ
が隣接したメモリセルアレイ１ａに書き込まれると、干
渉の有無をテストデータ判定回路で判定することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、外部入出力データ数より多くのデータを同時にテ
ストすることができるテスト回路に関する。

【０００２】

【従来の技術】従来のテスト回路を有する半導体記憶装
置は、図５に示されているような構成となっており、こ
の従来例は外部入出力データ数は１、同時にテストでき
るデータ数が４の例である。ここで１はメモリセルアレ
イ部であり、このメモリセルアレイ部１は４つのメモリ
セルアレイ１ａに分かれている。それぞれのメモリセル
アレイには多数のメモリセルが含まれる。メモリセルア
レイはそれぞれロウデコーダ１６、カラムデコーダ、セ
ンスアンプ１Ｃと共に有る。２はデータ読み出し／書き
込みアンプ部、３はデータバス切換回路、４はテストモ
ード制御回路、５はテストデータ判定回路、６はデータ
バス選択回路、７は外部制御信号ＷＥ(オーハ゛ーライン)によっ
て制御される書き込み制御回路、８は外部データ入力を
内部データバスレベルに変換するデータ入力バッファ、
９は内部データバス上のデータを外部にデータ出力とし
て出力するデータ出力バッファである。

【０００３】（ＲＷＢ１，ＲＷＢ１Ｂ）、（ＲＷＢ２，
ＲＷＢ２Ｂ）、（ＲＷＢ３，ＲＷＢ３Ｂ）、（ＲＷＢ
４，ＲＷＢ４Ｂ）は４つのメモリセルアレイ１ａとデー
タのやり取りをする４組の内部データバス対、（ＲＷＢ
０，ＲＷＢ０Ｂ）は前記の４組のデータバス対とデータ
バス切換回路３を介して選択的に接続され、データ入力
バッファ８とデータ出力バッファ９をデータバス切換回
路３に接続する内部データバス対、ＲＷＳ１，ＲＷＳ
２，ＲＷＳ３，ＲＷＳ４は前記４組のデータバスを内部
データバス対ＲＷＢ０，ＲＷＢ０Ｂに選択切換を行うデ
ータバス選択信号である。データバス切換回路３はＮチ
ャンネルＭＯＳトランジスタ（Ｑ11，Ｑ12）、（Ｑ21，
Ｑ22）、（Ｑ31，Ｑ32）、（Ｑ41，Ｑ42）で構成されて
おり、それぞれのゲートにはデータバス選択信号ＲＷＳ
１，ＲＷＳ２，ＲＷＳ３，ＲＷＳ４が入力されている。

【０００４】φTESTはテストモード制御回路４の出力で
ある内部テストモード制御信号であり、φWEは内部書き
込み制御信号、φTFはテストデータ判定回路５の出力で
あり、データ出力バッファ９を制御する。

【０００５】図６は従来例のテストデータ判定回路を示
しており、φTDはテストデータ判定結果信号である。

【０００６】次に、従来例の動作について説明する。通
常動作とテストモード動作（内部多数データテスト動
作）の切換を行うのは、テストモード制御回路４であ
る。外部からある特定の外部端子に外部電源以上の電圧
を印加することでテストモード指定を行ったり、あるい
は外部制御信号の状態の組合せによってテストモード指
定を行う場合などがあるが、ここではその指定方法につ
いては省略する。

【０００７】初めに通常動作の場合の動作について説明
する。この場合、内部テストモード制御信号φTESTは
“０”であり、テストデータ判定回路５などテストモー
ド動作に関係する部分は非活性化されている。まず、外
部アドレスが半導体記憶装置に入力され、メモリセルア
レイ部１の特定のメモリセルがロウデコーダ１６とカラ
ムデコーダ１Ｃによって選択される。この時４つのメモ
リセルアレイ１ａでは全く同じアドレスの付されたそれ
ぞれ１つのメモリセルが選択されることとする。その同
時に選択された４ビットのメモリセルのいずれかを選択
するのはデータバス選択回路であり、データバス選択回
路６はアドレス信号を受けて１つのメモリセルアレイ１
ａに接続されて４組の内部データバス対（ＲＷＢ１，Ｒ
ＷＢ１Ｂ）・・・（ＲＷＢ４，ＲＷＢ４Ｂ）のいずれか
を、内部データバス対（ＲＷＢ0，ＲＷＢ０Ｂ）に選択
接続することで１ビットのメモリセルの選択を行う。

【０００８】書き込み動作時は、入力されたデータ入力
がφWEが“１”となって活性化され、データ入力バッフ
ァ８を介して、内部データバス対（ＲＷＢ０，ＲＷＢ０
Ｂ）に伝達される（データ入力が“１”であればＲＷＢ
０は“１”、ＲＷＢ０Ｂは“０”となる）。今、データ
バス選択信号ＲＷＳ１だけが高レベルであるとすると、
ＮチャンネルＭＯＳトランジスタＱ11，Ｑ12がオンとな
り、内部データバス対（ＲＷＢ０，ＲＷＢ０Ｂ）と（Ｒ
ＷＢ１，ＲＷＢ１Ｂ）とが接続され、左端のメモリセル
アレイ１内の選択されているメモリセルに、φWE＝
“１”で書き込み動作となったデータ読み出し／書き込
みアンプ２を介してデータが書き込まれる。この時、デ
ータ出力バッファ９はφWEによって非活性化されてい
る。

【０００９】一方、読み出し動作時には、φWE＝“０”
であり、データ入力バッファ８は非活性化されており、
データ出力バッファ９は活性化され、データ読み出し／
書き込みアンプ２は読み出し動作となる。

【００１０】読み出し動作は同時に選択された４つのメ
モリセルのデータがデータ読み出し／書き込みアンプ２
を介して、４組の内部データバス対（ＲＷＢ１，ＲＷＢ
１Ｂ）・・・（ＲＷＢ４，ＲＷＢ４Ｂ）に伝えられる。
前述の書き込み動作の場合と同様にデータバス選択信号
ＲＷＳ１だけが高レベルであるとすると、内部データバ
ス対（ＲＷＢ１，ＲＷＢ１Ｂ）が内部データバス対（Ｒ
ＷＢ０，ＲＷＢ０Ｂ）に接続され、左端のメモリセルア
レイ１ａから選択されているメモリセルのデータがデー
タ出力バッファ９に転送され、外部にデータ出力される
ことになる。ＲＷＢ０＝“１”、ＲＷＢ０Ｂ＝“０”で
あれば、データ出力は“１”となる。

【００１１】次にφTEST＝“１”すなわちテストモード
動作時の書き込み、読み出し動作について説明する。基
本的には前述の通常動作時の動作と同じである。まず、
書き込み動作について説明する。φWE＝“１”でφTEST
＝“１”であると、データバス選択回路６はアドレス信
号に無関係にデータバス選択信号ＲＷＳ１・・・ＲＷＳ
４をすべて高レベルとし、データバス切換回路３の全て
のＭＯＳトランジスタペア（Ｑ11，Ｑ12）・・・（Ｑ4
1，Ｑ42）をオンとし、内部データバス対上の（ＲＷＢ
０，ＲＷＢ０Ｂ）のデータを４組のデータバス対（ＲＷ
Ｂ１，ＲＷＢ１Ｂ）・・・（ＲＷＢ４，ＲＷＢ４Ｂ）に
伝達する。そして、同時に選択されている異なったメモ
リセルアレイ１ａ上の４つのメモリセルに同じデータを
書き込む。

【００１２】読み出し動作はφWE＝“０”でφTEST＝
“１”で開始する。データバス選択回路６はアドレス信
号に無関係にデータバス選択信号ＲＷＳ１のみを高レベ
ルとし、データバス切換回路３のＭＯＳトランジスタペ
ア（Ｑ11，Ｑ12）をオンさせる。したがって、内部デー
タバス対（ＲＷＢ１，ＲＷＢ１Ｂ）のデータは内部デー
タバス対（ＲＷＢ０，ＲＷＢ０Ｂ）に伝達され、データ
出力バッファ９に入力する。これと同時に内部データバ
ス対（ＲＷＢ２，ＲＷＢ２Ｂ）、（ＲＷＢ３，ＲＷＢ３
Ｂ）、（ＲＷＢ４，ＲＷＢ４Ｂ）上のデータはデータバ
ス線ＲＷＢ１，ＲＷＢ２，ＲＷＢ３，ＲＷＢ４を介して
テストデータ判定回路５に供給され、いずれのデータも
同一であるか否かを判定される。これはテストモードで
書き込まれたデータが前述のように選択された４ビット
のメモリセルでは同一であるはずであり、テストデータ
判定回路５は一致または不一致を表す出力信号φTFを出
力する。表１にテストモード動作時のテストデータ判定
表を示す。

【００１３】

【表１】

【００１４】表１に見られるように、内部データバス線
ＲＷＢ１〜４が同一論理レベルであれば判定は“一致”
となり、出力信号φTFは“０”でデータ出力はデータ出
力バッファ９に入力されたデータに基づき、論理レベル
を決定される。しかしながら、内部データバス線ＲＷＢ
１〜４中の１つでも異なる論理レベルであれば判定は不
一致となり、出力信号φTFは“１”で、データ出力バッ
ファ９の出力をＨｉ−Ｚ（非活性化状態高インピーダン
ス状態）とする。

【００１５】この従来例のように外部入出力データ数よ
り多数のデータを同時にテストできるテストモード動作
を行わせることによって、メモリセルアレイのテストに
要する時間は短縮できる。本例では全メモリセルの読み
出し・書き込み時間は通常動作時に比べテストモード動
作時では１／４となる。しかしながら、本従来例のよう
なテストモード動作では常に４ビットとも、同一データ
の書き込み読み出ししか行わないので、内部データバス
間の干渉、異なったメモリセルアレイ間の干渉などをテ
ストモード動作のみでは検出することができない。

【００１６】

【発明が解決しようとする課題】この従来の半導体記憶
装置では、内部で多数のデータを同時にテストするテス
トモード動作時に同時にテストしているメモリセルの全
てに対して同一データの書き込み・読み出しか行わない
ので、内部データバス間の干渉、異なったメモリセルア
レイ間の干渉などを確実に検出できないという問題点が
あった。

【００１７】

【課題を解決するための手段】本発明の目的は、複数の
メモリセルアレイと、入力データを各メモリセルアレイ
中の選択されたメモリセルに同時に書き込む書き込み手
段と、各メモリセルアレイ中の選択されたメモリセルか
ら同時に読み出された出力データを選択して出力する出
力手段と、各メモリセルアレイ中の選択されたメモリセ
ルから同時に読み出された出力データの論理状態を判断
して故障の有無を判定するテスト手段とを備えた半導体
記憶装置において、上記書き込み手段は、制御信号に応
答して入力データの論理レベルを非反転状態で、または
選択的に反転させて複数のメモリセルアレイに供給する
テストデータ変換回路を有することである。

【００１８】

【発明の作用】制御信号が第１の所定レベルの時、入力
データが供給されると、入力手段はテストデータ変換回
路で論理レベルを反転されることとなる複数のメモリセ
ルアレイに入力データを書き込み、複数のメモリセルア
レイから読み出された出力データはテスト手段で判断さ
れる。

【００１９】制御信号が第２の所定レベルの時、入力デ
ータが供給されると入力手段は、テストデータ変換回路
で選択的に反転された入力データと非反転の入力データ
を複数のメモリセルアレイに供給し、読み出された出力
データはテスト手段で判断される。

【００２０】

【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本発明の一実施例にかかる半導体記
憶装置を示すブロック図であり、図２はテストデータ変
換回路の回路図、図３はテストデータ制御回路の回路
図、図４はテストデータ判定回路の回路図である。

【００２１】従来例では内部データバスが対になってお
り、４組の書き込み、読み出しバス（ＲＷＢ１，ＲＷＢ
１Ｂ）〜（ＲＷＢ４，ＲＷＢ４Ｂ）は書き込み、読み出
し共用になっていたのであるが、本実施例では図１に示
されているように、４本の内部書き込みバスＷＢ１’〜
ＷＢ４’あるいはＷＢ１〜ＷＢ４と４本の内部読み出し
バスＲＢ１〜ＲＢ４とを備えており、これらのうちのい
ずれかが各メモリセルアレイ１ａへ接続される。

【００２２】本実施例のデータ読み出し／書き込みアン
プ１０は、これに対応すべく、各メモリセルアレイ１ａ
とのデータ転送を入出力用データバス対１ｅで行い、書
き込み時は各１本のデータ書き込みバスをデータバス対
１ｅへデータ転送及び／または変換できるように、読み
出し時はデータバス対１ｅから各１本のデータ読み出し
バスへデータ転送できるようになっている。本実施例で
は出力データはデータ入力バッファ１８から１本のデー
タ書き込みバスＷＢ０を介して４つのメモリセルアレイ
１ｅにそれぞれ入力データを送るデータ書き込みバスＷ
Ｂ１〜ＷＢ４、ＷＢ１’〜ＷＢ４’へ選択的に転送さ
れ、この転送を制御するために、データ書き込みバス切
換回路１３、データ書き込みバス選択回路１５を備えて
おり、データ書き込みバス選択回路１３のＮチャンネル
ＭＯＳトランジスタＱ11〜Ｑ41のゲートにはデータ書き
込みバス選択信号ＷＳ１〜ＷＳ4が供給される。

【００２３】４つのメモリセルアレイ１ａから送られて
くるデータはデータ読み出しバスＲＢ１〜ＲＢ４から、
データ出力バッファ１９へ１本のデータ読み出しバスＲ
Ｂ０を介して選択的に供給され、かかる選択のためにデ
ータ読み出しバス切換回路１４とデータ読み出しバス選
択回路１６が設けられている。データ読み出しバス切換
回路１４のＮチャンネルＭＯＳトランジスタＱ12〜Ｑ42
はデータ読み出しバス選択回路１６からデータ読み出し
バス選択信号ＲＳ１〜ＲＳ４の供給を受けている。

【００２４】前記データ書き込みバス選択回路１５とデ
ータ読み出しバス選択回路１６はテストモード制御回路
４からテストモード制御信号φTESTの供給を受け、内部
読み出し・書き込み制御信号φWEと最上位アドレス信号
Ａmsbによって制御される。

【００２５】データ書き込みバスＷＢ１〜ＷＢ４とデー
タ書き込みバスＷＢ１’〜ＷＢ４’の間には、テストデ
ータ変換回路１２が設けられており、このテストデータ
変換回路１２はテストデータ制御回路１１の出力である
テストデータ制御信号φTSで制御される。テストデータ
制御信号φTSは最上位アドレスＡmsbとテストモード制
御信号φTESTで制御される。

【００２６】更に、テストデータ判定回路１７はテスト
データ制御信号φTSで制御されており、判定回路１７の
出力であるテストデータ判定信号φTFは、データ出力バ
ッファ１９を制御している。

【００２７】以下、本実施例の通常動作（φTEST＝
“０”）とテストモード動作（φTEST＝“１”）を説明
する。ここでは、メモリセルアレイ部１の動作は従来と
同一であるとする。まず、通常動作（φTEST＝“０”）
での書き込み動作（φWE＝“１”）では、データ入力バ
ッファ１８、データ書き込みバス選択回路１５は内部読
み出し書き込み制御信号φWEにより活性化され、データ
読み出し／書き込みアンプ１０は書き込み状態となる。
一方、データ出力バッファ１９、データ読み出しバス選
択回路１６は非活性化される。

【００２８】φTEST＝“０”の場合、テストデータ制御
回路１１は表２に示されているようにテストデータ制御
信号φTSを“１”とし、テストデータ変換回路１２は表
３に示されているようにＷＢ１＝ＷＢ１’、ＷＢ２＝Ｗ
Ｂ２’、ＷＢ３＝ＷＢ３’、ＷＢ４＝ＷＢ４’とする。
このような状態で、データ入力バッファ１８が外部デー
タ入力端子２１から内部データバスＷＢ０に入力データ
をレベル変換して供給し、内部データバスＷＢ０はデー
タ書き込みバス選択信号ＷＳ１〜ＷＳ４により内部デー
タバスＷＢ１〜ＷＢ４のいずれかと接続される。その結
果、各メモリセルアレイ１ａ中の同時に選択されている
いずれかのメモリセルに入力データは書き込まれる。

【００２９】

【表２】

【００３０】

【表３】

【００３１】一方、通常動作（φTEST＝“０”）での読
み出し動作（φWE＝“０”）では、データ出力バッファ
１９、データ読み出しバス選択回路１６は内部書き込み
読み出し制御信号ＷＥで活性化され、データ読み出し／
書き込みアンプ１０は読み出し状態になる。一方、デー
タ入力バッファ１８、データ書き込みバス選択回路１５
は非活性化される。メモリセルアレイ１ａ中の同時選択
された４つのメモリセルのデータが、データ読み出し／
書き込みアンプ１０を通してデータ読み出しバスＲＢ１
〜ＲＢ４に伝えられ、データ読み出しバス選択回路１６
はアドレス信号に従い、内部読み出しバスＲＢ１〜ＲＢ
４のいずれかを内部読み出しバスＲＢ０に接続させる。
内部読み出しバスＲＢ０はデータ出力バッファ１９に選
択されたデータを入力し、外部データ出力端子２２に出
力される。この時、表２に示されているようにφTEST＝
“０”でφTF＝“０”となっているから、データ出力バ
ッファ１９の動作は妨げられない。

【００３２】次に、テストモード動作（φTEST＝
“１”）での書き込み動作（φWE＝“１”）では、デー
タ入力バッファ１８、データ書き込みバス選択回路１５
は活性化し、データ出力バッファ１９、データ読み出し
バス選択回路１６は非活性化する。φTEST＝“１”であ
るため、データ書き込みバス選択回路１５はアドレス信
号に無関係にデータ書き込みバス選択信号ＷＳ１〜ＷＳ
４をすべて活性レベル（高レベル）とし、Ｎチャンネル
ＭＯＳトランジスタＱ11〜Ｑ41はすべてオンとなる。そ
の結果、内部書き込みデータバスＷＢ０は内部書き込み
バスＷＢ１〜ＷＢ４の全てに接続される。テストデータ
制御回路１１は活性化し、それに入力される最上位アド
レス信号Ａmsbによってテストデータ制御信号φTSが出
される。

【００３３】テストモード動作時は、最上位アドレス信
号Ａmsbはメモリセルアレイ部１でのメモリセル選択に
は使用しないものとする。本実施例では表２に示されて
いるように最上位アドレスＡmsbが“０”であればφTS
＝“０”となる。この時、テストデータ変換回路１２は
表３に示されているように、ＷＢ０＝ＷＢ１＝ＷＢ２＝
ＷＢ３＝ＷＢ４＝“０”とすると、ＷＢ１’＝“０”、
ＷＢ２’＝“１”、ＷＢ３’＝“０”、ＷＢ４’＝
“１”のように隣接するデータ書き込みバスＷＢ１’〜
ＷＢ４’が互いに逆相になるようにデータを変換する。
一方、最上位アドレス信号Ａmsbが“１”であればφTS
＝“１”となり、表３に示されているようにＷＢ１’＝
ＷＢ２’＝ＷＢ３’＝ＷＢ４’＝“０”となり、すべて
同相になるように動作する。それぞれのデータが選択さ
れた４つのメモリセルに書き込み状態にあるデータ読み
出し／書き込みアンプ１０を通して書き込まれる。この
ように、本実施例ではテストモード動作で書き込みの対
象となっている４つの選択されたメモリセルに書き込む
４つのデータを、最上位アドレス信号Ａmsbに基づき制
御されるテストデータ制御信号φTSを介して論理レベル
を選択することができる。

【００３４】テストモード動作（φTEST＝“１”）での
読み出し動作（φWE＝“０”）では、データ書き込みバ
ス１５とデータ入力バッファ１８は非活性化、データ読
み出しバス選択回路１６、データ出力バッファ１９が活
性化され、データ読み出し／書き込みアンプ１０は読み
出し状態になり、各メモリセルアレイ１ａより選択され
たメモリセルからのデータが読み出しデータバスＲＢ１
〜ＲＢ４に読み出される。テストモード動作時はデータ
読み出しバス選択回路１６がアドレス信号と無関係に選
択信号ＲＳ１のみを高レベルにし、ＮチャンネルＭＯＳ
トランジスタＱ12をオンにし、内部読み出しデータバス
ＲＢ０とＲＢ１を接続して読み出されたデータをデータ
出力バッファ１９に入力する。

【００３５】読み出しデータバスＲＢ１〜ＲＢ４上のデ
ータを入力されたテストデータ判定回路１７は次のよう
に動作する。例えば、最上位アドレス信号Ａmsbが
“０”でφTS＝“０”でＷＢ０＝“０”としてテストモ
ード動作で書き込まれたデータが読み出されるとき、読
み出されたデータビットと読み出しデータバスとの関係
はＲＢ１＝“０”、ＲＢ２＝“１”、ＲＢ３＝“０”、
ＲＢ４＝“１”となるはずである。それらを図４に示す
テストデータ判定回路１７に入力すると、φTS＝“０”
であるから、ＲＢ１’＝ＲＢ２’＝ＲＢ３’＝ＲＢ４’
＝“０”となり、表４に示されているように判定が一致
となり、φTF＝“０”となる。

【００３６】

【表４】

【００３７】この場合には、データ出力バッファを１９
通して外部端子２２に“０”が出力される。しかし、前
述のようなテストデータ判定回路が期待しているデータ
と違った場合（ＲＢ１’＝ＲＢ２’＝ＲＢ３’＝ＲＢ
４’ではない場合）、表４に示されているようにその判
定は不一致となり、φTF＝“１”となり、データ出力バ
ッファ１９は非活性化し、外部端子２２はＨｉ−Ｚ（高
インピーダンス状態）になる。

【００３８】最上位アドレス信号Ａmsbが“１”、φTS
＝“１”で、ＷＢ０＝“０”としてテストモード動作で
書き込まれたデータが読み出されるときは、ＲＢ１＝Ｒ
Ｂ２＝ＲＢ３＝ＲＢ４＝“０”となり、それがテストデ
ータ判定回路１７に入力されると、φTS＝“１”である
からＲＢ１’＝ＲＢ２’＝ＲＢ３’＝ＲＢ４’＝“０”
となり、表４に示されているように判定は一致であり、
φTF＝“０”となる。そして、データ出力バッファ１９
を通して外部端子２２に“０”が出力される。もちろ
ん、この場合にも、ＲＢ１’〜ＲＢ４’が同一データで
なければ、表４にみるように判定が不一致になり、φTF
＝“１”となり、データ出力端子２２はＨｉ−Ｚとな
る。

【００３９】以上のように本実施例では、テストモード
状態で使用しないアドレス信号Ａmsbの論理レベルによ
って、メモリセルに供給されるデータの論理レベルを制
御しながら、テストモード書き込み・読み出しをするこ
とができる。したがって従来のテストモード動作では検
出できなかった内部データバス間の干渉、セルアレイ間
の干渉等による不良モードを検出できる。

【００４０】なお、本実施例では、外部１ビット、内部
４ビット動作のテストモード動作のみについて説明した
が、本発明は外部１ビット、内部８ビットテストモード
動作、外部４ビット、内部１６ビットテストモード動作
等の多くの場合にも適用することが可能である。

【００４１】

【発明の効果】以上説明したように、本発明によると、
テストデータ変換回路が選択的に反転させた入力データ
を複数のメモリセルアレイに書き込めるので、内部デー
タバス間の干渉、複数のメモリセルアレイ間の干渉など
による不良モードを検出できるようになるという効果を
有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】一実施例中のテストデータ変換回路の回路図で
ある。

【図３】一実施例のテストデータ判定回路の回路図であ
る。

【図４】一実施例のテストデータ判定回路の回路図であ
る。

【図５】従来例のブロック図である。

【図６】従来例のテストデータ判定回路の回路図であ
る。

【符号の説明】

１メモリセルアレイ部２従来例のデータ読み出し／書き込みアンプ３データバス切換回路４テストモード制御回路５従来例のテストデータ判定回路６データバス選択回路７書き込み制御回路８データ入力バッファ９データ出力バッファ１０本発明の一実施例のデータ読み出し／書き込みア
ンプ１１テストデータ制御回路１２テストデータ変換回路１３データ書き込みバス切換回路１４データ読み出しバス切換回路１５データ書き込みバス選択回路１６データ読み出しバス選択回路１７本発明の一実施例のテストデータ判定回路１８本発明の一実施例のデータ入力バッファ１９本発明の一実施例のデータ出力バッファ（ＲＷＢ０，ＲＷＢ０Ｂ）〜（ＲＷＢ４，ＲＷＢ４Ｂ）
内部データバス対ＲＢ０，ＲＢ１，ＲＢ１’〜ＲＢ４，ＲＢ４’ 内部読
み出しデータバスＷＢ０，ＷＢ１，ＷＢ１’〜ＷＢ４，ＷＢ４’ 内部書
き込みデータバスＲＷＳ１〜ＲＷＳ４データバス選択信号ＲＳ１〜ＲＳ４データ読み出しバス選択信号ＷＳ１〜ＷＳ４データ書き込みバス選択信号 φWE 内部読み出し書き込み制御信号 φTEST テストモード制御信号 φTF テストデータ判定信号 φTS テストデータ制御信号Ｑ11〜Ｑ12 ＮチャンネルＭＯＳトランジスタ２０ＷＥ(オーハ゛ーライン)（外部読み出し書き込み制御信号
端子）２１外部データ入力端子２２外部データ出力端子

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルアレイと、入力データ
を各メモリセルアレイ中の選択されたメモリセルに同時
に書き込む書き込み手段と、各メモリセルアレイ中の選
択されたメモリセルから同時に読み出された出力データ
を選択して出力する出力手段と、各メモリセルアレイ中
の選択されたメモリセルから同時に読み出された出力デ
ータの論理状態を判断して故障の有無を判定するテスト
手段とを備えた半導体記憶装置において、上記書き込み
手段は、制御信号に応答して入力データの論理レベルを
非反転状態で、または選択的に反転させて複数のメモリ
セルアレイに供給するテストデータ変換回路を有するこ
とを特徴とする半導体記憶装置。
【請求項２】上記データ変換回路は、入力データの論
理レベルを選択的に反転させるとき、隣接するメモリセ
ルアレイに互いに逆相となる入力データを供給する請求
項１記載の半導体記憶装置。