JPH0191445A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0191445A JPH0191445A JP62248079A JP24807987A JPH0191445A JP H0191445 A JPH0191445 A JP H0191445A JP 62248079 A JP62248079 A JP 62248079A JP 24807987 A JP24807987 A JP 24807987A JP H0191445 A JPH0191445 A JP H0191445A
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- emitter
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置の製造方法、特にラテラル
・トランジスタと絶縁ｆ−）形Ｆ’ＥＴとを含む回路を
半導体基板上に形成する半導体集積回路装置の製造方法
に関するものである。
・トランジスタと絶縁ｆ−）形Ｆ’ＥＴとを含む回路を
半導体基板上に形成する半導体集積回路装置の製造方法
に関するものである。
（従来の技術）
Ｓｉｆ−１型Ｂｉ−ＣＭＯ８の断面を示した第４図を参
照して従来の半導体集積回路装置の製造方法を説明する
。まず、Ｐ型半導体基板１にＮ十埋込層２を形成した後
に、Ｎ型エピタキシャル層３を成長させる。次に、Ｐ十
不純物でアイソレーションＪ・Δ４を形成してＮ型エピ
タキシャルＪ？！ｉ３に各局に分離すると共に、１つの
島にＰ型不純物でＰ−ウェル、啼５を形成する。次にｆ
−）酸化！漢を形成し、ゲート酸化膜上のＰＭＯ８とＮ
ＭＯ８の予定ゲート領域にポリシリコンから成るゲート
屈σ６，７を形成する。次に、ラテラルＰＮＰトランジ
スタのエミッタ層８とコレクタ層９及びＮＰＮトランジ
スタのベース層１０をＰ型不純物により同時に形成する
。
照して従来の半導体集積回路装置の製造方法を説明する
。まず、Ｐ型半導体基板１にＮ十埋込層２を形成した後
に、Ｎ型エピタキシャル層３を成長させる。次に、Ｐ十
不純物でアイソレーションＪ・Δ４を形成してＮ型エピ
タキシャルＪ？！ｉ３に各局に分離すると共に、１つの
島にＰ型不純物でＰ−ウェル、啼５を形成する。次にｆ
−）酸化！漢を形成し、ゲート酸化膜上のＰＭＯ８とＮ
ＭＯ８の予定ゲート領域にポリシリコンから成るゲート
屈σ６，７を形成する。次に、ラテラルＰＮＰトランジ
スタのエミッタ層８とコレクタ層９及びＮＰＮトランジ
スタのベース層１０をＰ型不純物により同時に形成する
。
この後にＰＭＯ８のンース／１ｉｉｆｌ １ ａ 、ド
レイン層１１ｂをＰ型不純物で形成し、更に、ラテラル
ＰＮＰトランジスタのベースコンタクトＮ１２とＮＰＮ
トランジスタのエミッタｉ１３とコレクタコンタクト／
１１４及びＮＭＯ８のソース層１５ａ・ドレイン層１５
ｂをＮ型不純物により同時に形成する。
レイン層１１ｂをＰ型不純物で形成し、更に、ラテラル
ＰＮＰトランジスタのベースコンタクトＮ１２とＮＰＮ
トランジスタのエミッタｉ１３とコレクタコンタクト／
１１４及びＮＭＯ８のソース層１５ａ・ドレイン層１５
ｂをＮ型不純物により同時に形成する。
さらに電極配線を形成すれば、所望の半導体集積回路装
置を得ることができる。
置を得ることができる。
第４図に示したラテラルＰＮＰ ）ランソスタ領域を第
５図に拡大して示す。第５図において、コレクタ層９に
よって囲まれるペースノ４の部分及びエミッタ層８の表
面即ち図中Ａで示す範囲を絶縁層１６を介してエミッタ
電極１７で覆うのは、コレクタ層９とエミッタ層８間に
よる寄生ＭＯ８がオンするのを防ぐためでｈＦ）、 Ｓ
ｉｒ −）Ｗ Ｂｉ −ＣＭＯ８に限らず、ラテラルト
ランジスタを形成する上での公知の事実である。即ち、
高電位側のエミッタ電極１７をペース領域上部にかぶせ
ることで、ベース領域上の絶縁膜１６部分としての酸（
ｆ［の界面付近のＮ型エピタキシャル層３のペース）ｄ
ｔ界面が反転することを防いでいる。
５図に拡大して示す。第５図において、コレクタ層９に
よって囲まれるペースノ４の部分及びエミッタ層８の表
面即ち図中Ａで示す範囲を絶縁層１６を介してエミッタ
電極１７で覆うのは、コレクタ層９とエミッタ層８間に
よる寄生ＭＯ８がオンするのを防ぐためでｈＦ）、 Ｓ
ｉｒ −）Ｗ Ｂｉ −ＣＭＯ８に限らず、ラテラルト
ランジスタを形成する上での公知の事実である。即ち、
高電位側のエミッタ電極１７をペース領域上部にかぶせ
ることで、ベース領域上の絶縁膜１６部分としての酸（
ｆ［の界面付近のＮ型エピタキシャル層３のペース）ｄ
ｔ界面が反転することを防いでいる。
（発明が解決しようとする問題点）
しかし、以上述べた方法であってもエミッタ電極１７の
幅を広くとっであるためにラテラルＰＮＰトランジスタ
上に別の電極配線を形成することができず、配線密度が
小さくなると云９問題点があった。
幅を広くとっであるためにラテラルＰＮＰトランジスタ
上に別の電極配線を形成することができず、配線密度が
小さくなると云９問題点があった。
本発明は、以上述べ之ラテラルＰＮＰ トランジスタの
エミッタ電極での問題点を除去し、ラテラルＰ Ｎ Ｐ
） ランソスタのエミッタ電極上に配線を通すことを
可能にして配線密度を高くシ、絶縁ゲート形ＦＥＴのダ
ート電極形成時にラテラルＰＮＰトランジスタのエミッ
タ電極を同時に形成する半導体集積回路装置の製造方法
を提供することを目的とする。
エミッタ電極での問題点を除去し、ラテラルＰ Ｎ Ｐ
） ランソスタのエミッタ電極上に配線を通すことを
可能にして配線密度を高くシ、絶縁ゲート形ＦＥＴのダ
ート電極形成時にラテラルＰＮＰトランジスタのエミッ
タ電極を同時に形成する半導体集積回路装置の製造方法
を提供することを目的とする。
（問題点を解決するための手段）
本発明に係る半導体集積回路装置の製造方法は、半導体
集積回路装置の製造方法において、ラテラルバイポーラ
トランジスタのエミッタ層上のｒ −ト絶縁膜にコンタ
クトホールを形成する工程と、次に絶縁ゲート形ＦＥＴ
のｆ−）電極をポリシリコン膜により形成する際にラテ
ラルバイポーラトランジスタのエミッタ′ｒＪｊ極をポ
リシリコンにより一括して形成する工程とを備えたもの
である。
集積回路装置の製造方法において、ラテラルバイポーラ
トランジスタのエミッタ層上のｒ −ト絶縁膜にコンタ
クトホールを形成する工程と、次に絶縁ゲート形ＦＥＴ
のｆ−）電極をポリシリコン膜により形成する際にラテ
ラルバイポーラトランジスタのエミッタ′ｒＪｊ極をポ
リシリコンにより一括して形成する工程とを備えたもの
である。
（作用）
本発明における半導体集積回路装置の製造方法は、ラテ
ラルバイポーラトランジスタのエミッタを極を形成する
時には絶縁ｆ−ト形ＦＥＴのＰ −ト電極の形成時に一
括処理するので工程が従来に比べて多くする必要がなく
、シかも、そのエミッタ電極上に絶縁膜を介して配線で
きるので、配線密度を高くできる。
ラルバイポーラトランジスタのエミッタを極を形成する
時には絶縁ｆ−ト形ＦＥＴのＰ −ト電極の形成時に一
括処理するので工程が従来に比べて多くする必要がなく
、シかも、そのエミッタ電極上に絶縁膜を介して配線で
きるので、配線密度を高くできる。
（実施例）
以丁、不発明の一実施例を図面に基づいて詳細に説明す
る。第１図は本発明の一実施例を示す半導体集積回路装
置の工程図である。まず、第１図（ａ） Ｋ示すように
、Ｐ型半導体基板２１上に埋込層パターンの表面酸化膜
２２を形成し、この表面酸化膜２２をマスクにしてＮ型
の不純物例えばアンチモンを既知の熱拡散法によりＰ型
半導体基板２１内に拡散してＮ＋の埋込層２３を互いに
離隔して形成する。
る。第１図は本発明の一実施例を示す半導体集積回路装
置の工程図である。まず、第１図（ａ） Ｋ示すように
、Ｐ型半導体基板２１上に埋込層パターンの表面酸化膜
２２を形成し、この表面酸化膜２２をマスクにしてＮ型
の不純物例えばアンチモンを既知の熱拡散法によりＰ型
半導体基板２１内に拡散してＮ＋の埋込層２３を互いに
離隔して形成する。
次に第１図（ｂ）に示すように、表面酸化膜２２を除去
した鏝に気相成長法によりＰ型半導体基板２１上にＮ型
エピタキシャル層２４′ｆ！：成長させて埋込層２３．
を埋込む。次にＮ型エピタキシャル層２４上全面に酸化
膜２５を形成した後にフォトエツチング技術により所定
の領域をエツチングして分離パターンを形成する。酸化
膜２５の除去部分下であるＮ型エピタキシャル層２４の
分離領域にＰ型不純物を既知の熱拡散法によジドープし
てＰ型不純物層２６を形成する。
した鏝に気相成長法によりＰ型半導体基板２１上にＮ型
エピタキシャル層２４′ｆ！：成長させて埋込層２３．
を埋込む。次にＮ型エピタキシャル層２４上全面に酸化
膜２５を形成した後にフォトエツチング技術により所定
の領域をエツチングして分離パターンを形成する。酸化
膜２５の除去部分下であるＮ型エピタキシャル層２４の
分離領域にＰ型不純物を既知の熱拡散法によジドープし
てＰ型不純物層２６を形成する。
次に第１図（ｃ）に示すように、後述のＰ′″ウェル層
３１全形成するためのＮ型エピタキシャル層２４のＰ″
″ウェル形成予定領域にＰ型不純物のポロンをイオング
ランチージョン法によシドーグする。これは、比較的に
低濃度の不純物層の形成にはイオングランチージョン法
が適しているからである。
３１全形成するためのＮ型エピタキシャル層２４のＰ″
″ウェル形成予定領域にＰ型不純物のポロンをイオング
ランチージョン法によシドーグする。これは、比較的に
低濃度の不純物層の形成にはイオングランチージョン法
が適しているからである。
次に、基板全体に１２００℃、４〜８時間程度の熱処理
を施し、Ｐ型不純物層２６をＰ型半導体基板２１に到達
させてアイソレーション層２７を形成してＮ型エピタキ
シャル層２４を第１〜第３の素子形成領域２８〜３０等
に分割すると共に第３の素子形成領域３０に第４の素子
形成領域としてのＰ″″ウェル層３１を形成する◎ 次に第１図（ｄ）に示すように、上記熱処理による酸化
膜を除去した後に全面に５００＾の酸化膜３２を形成し
、その上に気相成長法によりＳｉ、Ｎの窒化膜３３を形
成する。次に、既知のフォトエツチング技術によりアイ
ソレーション鎖酸２７上及びＰ−ウェル層３１と第３の
素子形成領域３０との間上の窒化膜３３部分を除去して
窒化膜３３のパターニングを行なう。
を施し、Ｐ型不純物層２６をＰ型半導体基板２１に到達
させてアイソレーション層２７を形成してＮ型エピタキ
シャル層２４を第１〜第３の素子形成領域２８〜３０等
に分割すると共に第３の素子形成領域３０に第４の素子
形成領域としてのＰ″″ウェル層３１を形成する◎ 次に第１図（ｄ）に示すように、上記熱処理による酸化
膜を除去した後に全面に５００＾の酸化膜３２を形成し
、その上に気相成長法によりＳｉ、Ｎの窒化膜３３を形
成する。次に、既知のフォトエツチング技術によりアイ
ソレーション鎖酸２７上及びＰ−ウェル層３１と第３の
素子形成領域３０との間上の窒化膜３３部分を除去して
窒化膜３３のパターニングを行なう。
次に第１図（ｅ）に示すように、 １０００℃の水蒸
気雰囲気にて５〜７時間程度の熱処理を行ない（ＬＯＣ
Ｏ８酸化）、フィールド酸化膜３４を形成した後、窒化
膜３３と酸化膜３２を除去する。
気雰囲気にて５〜７時間程度の熱処理を行ない（ＬＯＣ
Ｏ８酸化）、フィールド酸化膜３４を形成した後、窒化
膜３３と酸化膜３２を除去する。
次に第１図（ｆ丹で示すように、全面に図示しない酸化
膜を形成した後に第１の素子形成領域２８のラテラルＰ
ＮＰ トランジスタの予定エミッタ領域とその予定コレ
クタ領域及び第２の素子形成領域２９のＮＰＮトランジ
スタの予定ペース領域上の上記酸化膜部分をフォトエツ
チング技術により除去し、残存した酸化膜をマスクにし
てＰ型不純吻をドーグし、１０００°Ｃの酸素雰囲気に
て５０分程度熱処理を行なってドーグしたＰ型不純物を
熱拡散させる。これによりラテラルＰＮＰ ）ランジス
タのエミッタ層３５とコレクタ層３６及びＮＰＮトラン
ソスタのペース層３７を形成すると共に表面に厚さ約５
００人のゲート酸化膜３８を形成する。
膜を形成した後に第１の素子形成領域２８のラテラルＰ
ＮＰ トランジスタの予定エミッタ領域とその予定コレ
クタ領域及び第２の素子形成領域２９のＮＰＮトランジ
スタの予定ペース領域上の上記酸化膜部分をフォトエツ
チング技術により除去し、残存した酸化膜をマスクにし
てＰ型不純吻をドーグし、１０００°Ｃの酸素雰囲気に
て５０分程度熱処理を行なってドーグしたＰ型不純物を
熱拡散させる。これによりラテラルＰＮＰ ）ランジス
タのエミッタ層３５とコレクタ層３６及びＮＰＮトラン
ソスタのペース層３７を形成すると共に表面に厚さ約５
００人のゲート酸化膜３８を形成する。
次に第１図（ｇ）に示すように、フォトエツチング技術
によりエミッタ層３５上の酸化膜３８部分を除去した後
に基板表面上にポリシリコン、情をＣＶＤ法により一様
に形成し、このポリシリコン膜中にＰ型不純物を拡散し
てそのポリシリコン膜の抵抗率を小さくする。次に、フ
ォトエツチング技術によりパターニングを行なって上記
ポリシリコン膜をコレクタ層３６に囲まれた鎖酸上方、
第３の素子形成領域３０上のＰＭＯ８の予定Ｐ−）領域
及びＰ−ウェル層３１上のＮＭＯ３の予定ｒ−）領域の
部分のみ残すようにして除去する。これにより。
によりエミッタ層３５上の酸化膜３８部分を除去した後
に基板表面上にポリシリコン、情をＣＶＤ法により一様
に形成し、このポリシリコン膜中にＰ型不純物を拡散し
てそのポリシリコン膜の抵抗率を小さくする。次に、フ
ォトエツチング技術によりパターニングを行なって上記
ポリシリコン膜をコレクタ層３６に囲まれた鎖酸上方、
第３の素子形成領域３０上のＰＭＯ８の予定Ｐ−）領域
及びＰ−ウェル層３１上のＮＭＯ３の予定ｒ−）領域の
部分のみ残すようにして除去する。これにより。
エミッタ層３５に接続されたエミッタ電極３９、ｐＭｏ
ｓのｒ−トａ極４０及びＮＭＯ５（７）ｒ −）電極４
１を上記ポリシリコン膜によシ形成する。
ｓのｒ−トａ極４０及びＮＭＯ５（７）ｒ −）電極４
１を上記ポリシリコン膜によシ形成する。
次に第１図（ｈ）に示すように、熱拡散法又はイオン打
込法によりＮ型不純物を各所定の領域に拡散させ、第１
の素子形成領域２８の予定ベースコンタクト領域にベー
スコンタクト鳩４２ｔ−１第２の素子形成領域２９の予
定コレクタコンタクト領域にコレクタコンタクト層４３
を、ＮＰＮトランジスタのペースＮ３７にエミッタ層４
４’（ｒ、Ｐ−ウェルＲＩＩ３１の予定ンース・ドレイ
ン領域にソース層４５ａとドレイン層４５ ｂをＮ＋型
にして形成する。
込法によりＮ型不純物を各所定の領域に拡散させ、第１
の素子形成領域２８の予定ベースコンタクト領域にベー
スコンタクト鳩４２ｔ−１第２の素子形成領域２９の予
定コレクタコンタクト領域にコレクタコンタクト層４３
を、ＮＰＮトランジスタのペースＮ３７にエミッタ層４
４’（ｒ、Ｐ−ウェルＲＩＩ３１の予定ンース・ドレイ
ン領域にソース層４５ａとドレイン層４５ ｂをＮ＋型
にして形成する。
次に同様な方法で、第３の素子形成領域３０の手足ンー
ス・ドレイン領域にＰ型不純＊’を拡散してソース層４
６ａとドレイン層４６ｂをＰ型にして形成する。その後
、ＣＶＤ法により基板全面に酸化膜４７を形成する。
ス・ドレイン領域にＰ型不純＊’を拡散してソース層４
６ａとドレイン層４６ｂをＰ型にして形成する。その後
、ＣＶＤ法により基板全面に酸化膜４７を形成する。
次に第１図（ｉ）に示すように、酸化膜４７にコンタク
トホールを形成し、アルミニウムを蒸着後所定のパター
ニングを行なうことによりラテラルＰＮＰトランジスタ
４８のエミッタ配線４８ａ１同じくコレクタ配線４８ｂ
、同じくペース配線４８ｃ１ＮＰＮ トランジスタ４９
のエミッタ、コレクタ。
トホールを形成し、アルミニウムを蒸着後所定のパター
ニングを行なうことによりラテラルＰＮＰトランジスタ
４８のエミッタ配線４８ａ１同じくコレクタ配線４８ｂ
、同じくペース配線４８ｃ１ＮＰＮ トランジスタ４９
のエミッタ、コレクタ。
ヘースノ各配線５０ 、 ＮＭＯ８５１とＰＭＯ８５２
（Ｄ ：／−ス、）ｆ−ト、ドレインの谷配線５３．５
４を形成する。
（Ｄ ：／−ス、）ｆ−ト、ドレインの谷配線５３．５
４を形成する。
第２図はＭＩ図の工程により形成したラテラルＰＮＰ
）ランジスタの拡大断面図である。同図において、第１
図と同じ部分には同符号を付しであるが、ポリシリコン
膜から成るエミッタ層３５上３９はエミッタ層３５との
フンタクト部を除いてエミッタ層３５及びエミッタ層３
５とコレクタ層３６間のペース領域上を絶縁膜を介して
覆っている。
）ランジスタの拡大断面図である。同図において、第１
図と同じ部分には同符号を付しであるが、ポリシリコン
膜から成るエミッタ層３５上３９はエミッタ層３５との
フンタクト部を除いてエミッタ層３５及びエミッタ層３
５とコレクタ層３６間のペース領域上を絶縁膜を介して
覆っている。
これにより寄生ＭＯ８がオンするのを防止することがで
きる。
きる。
第３図は第２図に示したラテラルＰＮＰトランジスタの
７９タ一ン図である。同図において、斜線で示したエミ
ッタ電極３９は露出していす、コンタクトホールを通じ
てエミッタ配線４８ａＫ接続されている。このエミッタ
電極３９上には８ｇ２図に示すように酸化膜４７が存在
し、エミッタ配線４８ａがわずかにか＼つているだけで
ある。従って、上記のようＫして形成した素子の配線り
をラテラルＰＮＰ ）ランソスタ４８のエミッタ電極３
９上に通すことが出来るので配線密度を高くすることが
できる。
７９タ一ン図である。同図において、斜線で示したエミ
ッタ電極３９は露出していす、コンタクトホールを通じ
てエミッタ配線４８ａＫ接続されている。このエミッタ
電極３９上には８ｇ２図に示すように酸化膜４７が存在
し、エミッタ配線４８ａがわずかにか＼つているだけで
ある。従って、上記のようＫして形成した素子の配線り
をラテラルＰＮＰ ）ランソスタ４８のエミッタ電極３
９上に通すことが出来るので配線密度を高くすることが
できる。
（発明の効果）
以上のように本発明の製漬方法によれば、絶縁ゲート形
ＦＥＴのダート電極形成時にラテラル型Ｂｉ−トランジ
スタのエミッタ電極をポリシリコンで形成し、その後配
線前にエミッタ１極を絶縁膜で覆うように形成するので
、ラテラル型ｓｉ −トランジスタのエミッタ電極を従
来の製法を利用して同時に形成するために工８を増やさ
ずにラテラル型Ｂｉ −トランジスタのエミッタ戒極上
に配線を通すことができ、配線密度の向上が期待できる
のである。
ＦＥＴのダート電極形成時にラテラル型Ｂｉ−トランジ
スタのエミッタ電極をポリシリコンで形成し、その後配
線前にエミッタ１極を絶縁膜で覆うように形成するので
、ラテラル型ｓｉ −トランジスタのエミッタ電極を従
来の製法を利用して同時に形成するために工８を増やさ
ずにラテラル型Ｂｉ −トランジスタのエミッタ戒極上
に配線を通すことができ、配線密度の向上が期待できる
のである。
第１図は本発明の一実施例に係る半導体集積回路装置の
工程図、第２図は第１図の工程により形成したラテラル
ＰＮＰ トランジスタの拡大断面図。 第３図はラテラルＰＮＰ トランジスタのパターン図、
第４図は従来のＳｉゲート型Ｂｉ−０ＭＯ８の断面図、
第５図は第４図のラテラルＰＮＰ トランジスタ頭載の
拡大断面図である。 図中、２１・・・ＰＩＭ半導体基板、２２・・・表面酸
化膜、２３・・・埋込層、２４・・・Ｎ型エピタキシャ
ル層、２５・・・酸化膜、２６・・・不純物層、２７・
・・アイソレーション層、２８〜３０・・・第１−第３
の素子形成領域、３１・・・Ｐ−ウェル層、３２・・・
酸化膜、３３・・・窒化膜、３４・・・フィールド酸化
膜、３５・・・エミッタ層、３６・・・フレフタ層、３
８・・・ゲート咳化膜、３９・・・エミッタ電極、４０
．４１・・・’ｙ＝−ト′ｔヒ極、４２・・・ベースコ
ンタクト層、４５ａ、４６ａ・・・ソース４．４ｓｂ、
４ｓｂ・・・トレイン／Ｌ４７・・・酸化膜、４８・・
・ラテラルＰＮＰ ？ランヅスタ、４８ａ〜４８ｃ 、
５３，５４−・・配線、５１・ＮＭＯ８，５２・・・Ｐ
ＭＯ８％Ｌ・・・配線。 ４８ｏ 〜４８ｃ ：電極配線 ４９： ＮＰＮｈランジスタ ５０．５３．５４ ｊ配線 ５７： ＮＭＯ５ ５２：ＰＭＯ５ 本発明の半導体集積回路装置の工程図 第１図 ２１：Ｐ型半導体基板 ２３：埋込層 ２７：アイソレーション層 ２８：第１の素子形成領域 ３５：エミッタ層 ３６：コレクタ層 ４２：ベースコンタクト層 ４７二酸化膜 ４８ａ：エミッタ配線 ４８ｂ：コレクタ配線 ４８ｃ：ベース配線 ４８ ニラチラルＰＮＰトランジスタ 第１図の工程によるラテラルＰＮＰトランジスタの拡大
断面図３５；エミッタ層 ３６；コレクタ層 ４８ａ：エミッタ配線 Ｌ：配線
工程図、第２図は第１図の工程により形成したラテラル
ＰＮＰ トランジスタの拡大断面図。 第３図はラテラルＰＮＰ トランジスタのパターン図、
第４図は従来のＳｉゲート型Ｂｉ−０ＭＯ８の断面図、
第５図は第４図のラテラルＰＮＰ トランジスタ頭載の
拡大断面図である。 図中、２１・・・ＰＩＭ半導体基板、２２・・・表面酸
化膜、２３・・・埋込層、２４・・・Ｎ型エピタキシャ
ル層、２５・・・酸化膜、２６・・・不純物層、２７・
・・アイソレーション層、２８〜３０・・・第１−第３
の素子形成領域、３１・・・Ｐ−ウェル層、３２・・・
酸化膜、３３・・・窒化膜、３４・・・フィールド酸化
膜、３５・・・エミッタ層、３６・・・フレフタ層、３
８・・・ゲート咳化膜、３９・・・エミッタ電極、４０
．４１・・・’ｙ＝−ト′ｔヒ極、４２・・・ベースコ
ンタクト層、４５ａ、４６ａ・・・ソース４．４ｓｂ、
４ｓｂ・・・トレイン／Ｌ４７・・・酸化膜、４８・・
・ラテラルＰＮＰ ？ランヅスタ、４８ａ〜４８ｃ 、
５３，５４−・・配線、５１・ＮＭＯ８，５２・・・Ｐ
ＭＯ８％Ｌ・・・配線。 ４８ｏ 〜４８ｃ ：電極配線 ４９： ＮＰＮｈランジスタ ５０．５３．５４ ｊ配線 ５７： ＮＭＯ５ ５２：ＰＭＯ５ 本発明の半導体集積回路装置の工程図 第１図 ２１：Ｐ型半導体基板 ２３：埋込層 ２７：アイソレーション層 ２８：第１の素子形成領域 ３５：エミッタ層 ３６：コレクタ層 ４２：ベースコンタクト層 ４７二酸化膜 ４８ａ：エミッタ配線 ４８ｂ：コレクタ配線 ４８ｃ：ベース配線 ４８ ニラチラルＰＮＰトランジスタ 第１図の工程によるラテラルＰＮＰトランジスタの拡大
断面図３５；エミッタ層 ３６；コレクタ層 ４８ａ：エミッタ配線 Ｌ：配線
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板上に形成された第２導電型の
エピタキシャル層を複数の島に分離する第１工程と、上
記島の第１の島にラテラル型パイポーラトランジスタの
エミッタ層とコレクタ層を形成する第２工程と、上記島
上にゲート絶縁膜を形成する第３工程とを有し、上記第
１の島にラテラル型バイポーラトランジスタを形成し且
つ上記島の第２の島に絶縁ゲート形ＦＥＴを形成する半
導体集積回路装置の製造方法において、 上記第３工程の直後に上記エミッタ層上の上記ゲート絶
縁膜にコンタクトホールを形成する第４工程と、次に上
記ゲート絶縁膜側の全表面にポリシリコン膜を形成し、
上記エミッタ層とコレクタ層の間と上記エミッタ層との
合成領域の上部、及び上記絶縁ゲート形ＦＥＴの予定ゲ
ート領域以外の上記ポリシリコン膜を除去する第５工程
とを備えたことを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248079A JPH0191445A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248079A JPH0191445A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191445A true JPH0191445A (ja) | 1989-04-11 |
Family
ID=17172893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248079A Pending JPH0191445A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125136A (en) * | 1990-09-04 | 1992-06-30 | Motorola, Inc. | Method and apparatus for semiconductor device passivation |
-
1987
- 1987-10-02 JP JP62248079A patent/JPH0191445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125136A (en) * | 1990-09-04 | 1992-06-30 | Motorola, Inc. | Method and apparatus for semiconductor device passivation |
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