JPS6164162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6164162A JPS6164162A JP59186871A JP18687184A JPS6164162A JP S6164162 A JPS6164162 A JP S6164162A JP 59186871 A JP59186871 A JP 59186871A JP 18687184 A JP18687184 A JP 18687184A JP S6164162 A JPS6164162 A JP S6164162A
- Authority
- JP
- Japan
- Prior art keywords
- region
- epitaxial layer
- layer
- recessed section
- type epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/441—Vertical BJTs having an emitter-base junction ending at a main surface of the body and a base-collector junction ending at a lateral surface of the body
Landscapes
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、高耐圧大電流のパイボーラトランジヌタからなる
半導体装置の製造方法として、双方向アインレーシ冒ン
法、埋めエピタキシャル層。
半導体装置の製造方法として、双方向アインレーシ冒ン
法、埋めエピタキシャル層。
誘導体分離法等が行われている。而して、素子面積を小
さくしてしかも価格を低減させる上で埋めエピタキシャ
ル法が優れている２しかしながら、埋めエピタキシャル
法の場合であっても高耐圧を得る場合、換言すれば高い
エミッター・コレクタ降伏電圧を得る場合には、コレク
タ電極とコレクター・ベース接合間に高比抵抗領域を設
け、この部分での電圧降下によって接合の降伏電圧を向
上させている。然る（−１このような高比抵抗領域があ
るために最大電流が制限され、得られた高耐圧、大電流
の素子は、耐圧・電流の向上を達していない素子に比べ
て非常に大きな面積を必要とする問題があった。
さくしてしかも価格を低減させる上で埋めエピタキシャ
ル法が優れている２しかしながら、埋めエピタキシャル
法の場合であっても高耐圧を得る場合、換言すれば高い
エミッター・コレクタ降伏電圧を得る場合には、コレク
タ電極とコレクター・ベース接合間に高比抵抗領域を設
け、この部分での電圧降下によって接合の降伏電圧を向
上させている。然る（−１このような高比抵抗領域があ
るために最大電流が制限され、得られた高耐圧、大電流
の素子は、耐圧・電流の向上を達していない素子に比べ
て非常に大きな面積を必要とする問題があった。
本発明は、高耐圧大電流バイポーラトランジスタを小さ
い占有面積の下に形成して小型の素子を高歩留りで容易
に得ることができる半導体装置の製造方法を提供するこ
とをその目的とするものである。
い占有面積の下に形成して小型の素子を高歩留りで容易
に得ることができる半導体装置の製造方法を提供するこ
とをその目的とするものである。
本発明は、半導体基板の素子領域予定部に凹部を形成し
、この凹部内に凹部が埋まりきらない段階でＮ型エピタ
キシャル屑及びＰ型エピタキシャル層を形成して、その
後に表面の平坦化を行うことによってＶＧクエへの段階
で空乏層の伸びを両側）二均等幅でもつコレクタ領域と
ペース領域の形成を完了し、高耐圧大電流バイポーラト
ランジスタを小さい占有面積の下に形成して、小型の素
子を高歩留りで容易に得ることができる半導体装置の製
造方法である。
、この凹部内に凹部が埋まりきらない段階でＮ型エピタ
キシャル屑及びＰ型エピタキシャル層を形成して、その
後に表面の平坦化を行うことによってＶＧクエへの段階
で空乏層の伸びを両側）二均等幅でもつコレクタ領域と
ペース領域の形成を完了し、高耐圧大電流バイポーラト
ランジスタを小さい占有面積の下に形成して、小型の素
子を高歩留りで容易に得ることができる半導体装置の製
造方法である。
以下、本発明の実施例について第１図乃至第５図を参照
して説明する。
して説明する。
先ず、第１図に示す如く、例えば＜１．１．ｌ＞の結晶
方位を持つ低濃度のＰ型不純物をドープしたシリコン基
板１を用意し、ウェット酸化（二より約７００ＯＡの酸
化膜（図示せず）を表面（；形成する。次いで、酸化膜
の素子領域予定部（＝対応する部分をウェットエツチン
グにて除去し、形成された開口部を有する酸化膜をマス
クにして、シリコン基板１の素子領域予定部に深さ約４
０μｍの四部２をエツチングにて形成する。次いで、残
存した酸化膜をマスクにして、凹部２の表面に気相成長
によりＮ型不純物層３を形成する。
方位を持つ低濃度のＰ型不純物をドープしたシリコン基
板１を用意し、ウェット酸化（二より約７００ＯＡの酸
化膜（図示せず）を表面（；形成する。次いで、酸化膜
の素子領域予定部（＝対応する部分をウェットエツチン
グにて除去し、形成された開口部を有する酸化膜をマス
クにして、シリコン基板１の素子領域予定部に深さ約４
０μｍの四部２をエツチングにて形成する。次いで、残
存した酸化膜をマスクにして、凹部２の表面に気相成長
によりＮ型不純物層３を形成する。
次に、酸化膜を除去した後第２図に示す如く、Ｎ型不純
物層３を含むシリコン基板１の表面に、Ｎ型エピタキシ
ャル層４をエピタキシャル成長により厚さ約２０μｍ成
長させる。次に、第３図（：示す如＜、Ｎ型エピタキシ
ャル層４が２０μｍの厚さに達したところで、不純物を
Ｐ型に代える。すなわち、Ｎ型エピタキシャル層４の表
面にＰ型エピタキシャル層５を厚さ２０μｍ以上成長さ
せる。ここで、夫々のエピタキシャル層４，５中の不純
物濃度を等しくして、両者によって対象な形のＰＮ接合
を形成し、夫々の層４，５で空乏層の伸びが等しくなる
ようにする。
物層３を含むシリコン基板１の表面に、Ｎ型エピタキシ
ャル層４をエピタキシャル成長により厚さ約２０μｍ成
長させる。次に、第３図（：示す如＜、Ｎ型エピタキシ
ャル層４が２０μｍの厚さに達したところで、不純物を
Ｐ型に代える。すなわち、Ｎ型エピタキシャル層４の表
面にＰ型エピタキシャル層５を厚さ２０μｍ以上成長さ
せる。ここで、夫々のエピタキシャル層４，５中の不純
物濃度を等しくして、両者によって対象な形のＰＮ接合
を形成し、夫々の層４，５で空乏層の伸びが等しくなる
ようにする。
次に、第４図に示す如く、シリコン基板１の表面が露出
するまでラッピング処理を施して、表面の平坦化を行う
。このラッピング処理後に一シリコン基板１内には、コ
レクタ電極（Ｎ型不純物層）３、コレクタ領域（Ｎ型エ
ピタキシャル層）４、ペース領域（Ｐ型エピタキシャル
層）５が形成されており、ペース領域５はコレクタ領域
４に対して自己整合的に形成されている。
するまでラッピング処理を施して、表面の平坦化を行う
。このラッピング処理後に一シリコン基板１内には、コ
レクタ電極（Ｎ型不純物層）３、コレクタ領域（Ｎ型エ
ピタキシャル層）４、ペース領域（Ｐ型エピタキシャル
層）５が形成されており、ペース領域５はコレクタ領域
４に対して自己整合的に形成されている。
然る後、第５図１−示す如く、チャネルカット領域６、
エミッタ領域７、アルミニウム等からなる配線８等を周
知の技術で形成し、高耐圧、大電流用のＮＰＮトランジ
スタからなる半導体装置１０を得る。なお、同図中９は
、配線８の直下のコレクタ電極３の接続部に形成された
＋ Ｎ 領域である。
エミッタ領域７、アルミニウム等からなる配線８等を周
知の技術で形成し、高耐圧、大電流用のＮＰＮトランジ
スタからなる半導体装置１０を得る。なお、同図中９は
、配線８の直下のコレクタ電極３の接続部に形成された
＋ Ｎ 領域である。
このようにして得られた半導体装置１０では、ペース領
域５及びコレクタ領域４での空乏層を均等（二面側に伸
ばすこと（二より、コレクタの゛電圧降下のための低濃
度領域の幅を小さくし、これによって大電流動作を行う
ことができる。その結果、素子形成に必要な占有面積を
小さくできる。しかも、所謂ＶＧウェハの段階で素子分
離、コレクタ、ベースの形成を完了しているので、製造
工程の短縮を図り１歩留りの向上と製造コストの低減を
達成できる。
域５及びコレクタ領域４での空乏層を均等（二面側に伸
ばすこと（二より、コレクタの゛電圧降下のための低濃
度領域の幅を小さくし、これによって大電流動作を行う
ことができる。その結果、素子形成に必要な占有面積を
小さくできる。しかも、所謂ＶＧウェハの段階で素子分
離、コレクタ、ベースの形成を完了しているので、製造
工程の短縮を図り１歩留りの向上と製造コストの低減を
達成できる。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、高耐圧大電流バイポーラトランジスタを小さ
い占有面積の下に形成して小型の素子を高歩留りで容易
に得ることができるものである。
によれば、高耐圧大電流バイポーラトランジスタを小さ
い占有面積の下に形成して小型の素子を高歩留りで容易
に得ることができるものである。
第１図乃至第５図は、本発明方法を工程順に示す説明図
である。 １・・・シリコン基板、２・・・凹部、３・・・Ｎ型不
純物層、４・・°Ｎ型エピタキシャル層（コレクタ領域
）、５・・・Ｐ型エピタキンヤル層（ペース領域）、６
・・・チャネルカット領域、７・・・エミッタ領域、＋ ８・・・配線、９・・・Ｎ 領域、１０・・・半導体装
置。 出願人代理人 弁理士 鈴 江 武 彦部１図 第３図 第４図
である。 １・・・シリコン基板、２・・・凹部、３・・・Ｎ型不
純物層、４・・°Ｎ型エピタキシャル層（コレクタ領域
）、５・・・Ｐ型エピタキンヤル層（ペース領域）、６
・・・チャネルカット領域、７・・・エミッタ領域、＋ ８・・・配線、９・・・Ｎ 領域、１０・・・半導体装
置。 出願人代理人 弁理士 鈴 江 武 彦部１図 第３図 第４図
Claims (1)
- 半導体基板の素子領域予定部に所定深さの凹部を形成す
る工程と、前記凹部内を不純物濃度が互に等しく前記半
導体基板と逆導電型のエピタキシャル層及びこれと逆導
電型のエピタキシャル層を順次形成して埋める工程と、
夫々の前記エピタキシャル層に前記半導体基板の表面が
露出するまでラッピングを施して平坦化処理を施す工程
と、前記エピタキシャル層の主面側の所定領域内に該エ
ピタキシャル層と逆導電型の不純物領域を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186871A JPS6164162A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186871A JPS6164162A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164162A true JPS6164162A (ja) | 1986-04-02 |
| JPH0421337B2 JPH0421337B2 (ja) | 1992-04-09 |
Family
ID=16196128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186871A Granted JPS6164162A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164162A (ja) |
-
1984
- 1984-09-06 JP JP59186871A patent/JPS6164162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421337B2 (ja) | 1992-04-09 |
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