JPH019160Y2 - - Google Patents
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- Publication number
- JPH019160Y2 JPH019160Y2 JP1982142031U JP14203182U JPH019160Y2 JP H019160 Y2 JPH019160 Y2 JP H019160Y2 JP 1982142031 U JP1982142031 U JP 1982142031U JP 14203182 U JP14203182 U JP 14203182U JP H019160 Y2 JPH019160 Y2 JP H019160Y2
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- hole
- mounting area
- conductive
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案は特に混成集積回路に用いられるフエス
ダウンボンデイング形半導体素子（電極形成面を
下側にして導体パターンにその電極を接着する素
子）の実装構造に関するものである。
ダウンボンデイング形半導体素子（電極形成面を
下側にして導体パターンにその電極を接着する素
子）の実装構造に関するものである。
最近、混成集積回路に使用する半導体素子は、
その集積密度が向上しその素子数は数百を越える
ものが使用されるようになつてきているが、これ
に伴い素子の接続用電極数も増加の傾向を示して
いる。
その集積密度が向上しその素子数は数百を越える
ものが使用されるようになつてきているが、これ
に伴い素子の接続用電極数も増加の傾向を示して
いる。
従来、半導体素子と基板との電極間接続は、第
１図の断面図ａ及び第１図をＸ−X′から見た平
面図ｂに示す様に、配線導体１が形成された基板
２にフエスダウンボンデイング形半導体素子３
（以下単に素子という）を素子の電極として例え
ばハンダバンプ４を介して搭載することにより電
気接続を行つていたため、配線導体１は素子３の
縁に沿つて素子側面より引き出されるように配置
されており、それほど集積密度の高くないもので
も素子の電極数により素子寸法が決まり、素止形
状が必要以上に大きくなることがあつた。
１図の断面図ａ及び第１図をＸ−X′から見た平
面図ｂに示す様に、配線導体１が形成された基板
２にフエスダウンボンデイング形半導体素子３
（以下単に素子という）を素子の電極として例え
ばハンダバンプ４を介して搭載することにより電
気接続を行つていたため、配線導体１は素子３の
縁に沿つて素子側面より引き出されるように配置
されており、それほど集積密度の高くないもので
も素子の電極数により素子寸法が決まり、素止形
状が必要以上に大きくなることがあつた。
本考案はこのような点に鑑みなされたものであ
り、スルーホール基板の適用により素子の小形化
を図りつつ素子電極の配置に自由度を増し、もつ
てパターン設計の自由度を増すことを目的として
いる。
り、スルーホール基板の適用により素子の小形化
を図りつつ素子電極の配置に自由度を増し、もつ
てパターン設計の自由度を増すことを目的として
いる。
この目的は本考案によれば、基板の一主表面上
に形成された導体パターンにフエスダウンボンデ
イング形半導体素子を該素子の電極を介して搭載
するものにおいて、該導体パターンを前記一主表
面上にて素子搭載領域外に導かれる配線導体と、
素子搭載領域内にて前記一主表面から他の主表面
に導電性スルーホールを介して導かれる導電端子
とから構成することにより達成される。
に形成された導体パターンにフエスダウンボンデ
イング形半導体素子を該素子の電極を介して搭載
するものにおいて、該導体パターンを前記一主表
面上にて素子搭載領域外に導かれる配線導体と、
素子搭載領域内にて前記一主表面から他の主表面
に導電性スルーホールを介して導かれる導電端子
とから構成することにより達成される。
第２図ａ，ｂは本考案の実施例を示すものであ
り、第１図と同様のものには同符号を付してい
る。すなわち第１図の従来例と異なる点は、基板
２上の半導体素子３搭載領域内に導電性スルーホ
ール５を有する導電端子６を素子３の電極に対応
して設けることにより、導電端子６の配線が素子
３側面より引出されることなく素子搭載領域内に
て導電性スルーホール５を介して基板２裏面へ引
出されていることである。このことは基板の裏面
への回路構成を容易にし、基板の小形化にも有効
な手段でありパターン設計の自由度を増すことを
裏付けている。
り、第１図と同様のものには同符号を付してい
る。すなわち第１図の従来例と異なる点は、基板
２上の半導体素子３搭載領域内に導電性スルーホ
ール５を有する導電端子６を素子３の電極に対応
して設けることにより、導電端子６の配線が素子
３側面より引出されることなく素子搭載領域内に
て導電性スルーホール５を介して基板２裏面へ引
出されていることである。このことは基板の裏面
への回路構成を容易にし、基板の小形化にも有効
な手段でありパターン設計の自由度を増すことを
裏付けている。
なお上記実施例では、スルーホール５を導電端
子６を貫ぬいて貫通した構造としてるが、ハンダ
バンプ４の搭載位置がスルーホール５に近い状態
では、はんだがスルーホール内に流れ込みはんだ
不足の原因となる場合がある。このため導電端子
６のスルーホール部に金属を埋め込む等して、導
電端子６を孔の無い構造とすることも可能であ
る。
子６を貫ぬいて貫通した構造としてるが、ハンダ
バンプ４の搭載位置がスルーホール５に近い状態
では、はんだがスルーホール内に流れ込みはんだ
不足の原因となる場合がある。このため導電端子
６のスルーホール部に金属を埋め込む等して、導
電端子６を孔の無い構造とすることも可能であ
る。
このように本考案によれば、素子の内側へ自由
にバンプを設けることができ、チツプパターン設
計の自由度を増すと共に集積密度の割りに電極数
の多い素子が素子寸法の小形化を図りつつ構成さ
れるという利点がある。またスルーホール基板の
活用は、基板裏面の回路の構成を容易にして基板
寸法の小形化、基板パターン設計の自由度を増す
効果がある。
にバンプを設けることができ、チツプパターン設
計の自由度を増すと共に集積密度の割りに電極数
の多い素子が素子寸法の小形化を図りつつ構成さ
れるという利点がある。またスルーホール基板の
活用は、基板裏面の回路の構成を容易にして基板
寸法の小形化、基板パターン設計の自由度を増す
効果がある。
第１図は従来構造を示すものでありａは断面
図、ｂは同図ａをＸ−X′から見た平面図、第２
図は本考案の実施例を示すものでありａは断面
図、ｂは同図ａをＹ−Y′から見た平面図である。 １……配線導体、２……基板、３……半導体素
子、４……ハンダバンプ、５……導電性スルーホ
ール、６……導電端子。
図、ｂは同図ａをＸ−X′から見た平面図、第２
図は本考案の実施例を示すものでありａは断面
図、ｂは同図ａをＹ−Y′から見た平面図である。 １……配線導体、２……基板、３……半導体素
子、４……ハンダバンプ、５……導電性スルーホ
ール、６……導電端子。
Claims (1)
- 基板の一主表面上に形成された導体パターンに
フエスダウンボンデイング形半導体素子を該素子
の電極を介して搭載するものにおいて、該導体パ
ターンを前記一主表面上にて素子搭載領域外に導
かれる配線導体と、素子搭載領域内にて前記一主
表面から他の主表面に導電性スルーホールを介し
て導かれる導電端子とから構成することを特徴と
する半導体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982142031U JPS5945929U (ja) | 1982-09-20 | 1982-09-20 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982142031U JPS5945929U (ja) | 1982-09-20 | 1982-09-20 | 半導体素子の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945929U JPS5945929U (ja) | 1984-03-27 |
| JPH019160Y2 true JPH019160Y2 (ja) | 1989-03-13 |
Family
ID=30317485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982142031U Granted JPS5945929U (ja) | 1982-09-20 | 1982-09-20 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945929U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615804Y2 (ja) * | 1980-09-30 | 1986-02-21 |
-
1982
- 1982-09-20 JP JP1982142031U patent/JPS5945929U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945929U (ja) | 1984-03-27 |
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