JPH0193821A - 加算器 - Google Patents
加算器Info
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- JPH0193821A JPH0193821A JP25140987A JP25140987A JPH0193821A JP H0193821 A JPH0193821 A JP H0193821A JP 25140987 A JP25140987 A JP 25140987A JP 25140987 A JP25140987 A JP 25140987A JP H0193821 A JPH0193821 A JP H0193821A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000644 propagated effect Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001902 propagating effect Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャリが下位ビットから上位ビットに次々と伝
幡するようにクリティカルパスを構成したりップルキャ
リ型の加算器に関する。
幡するようにクリティカルパスを構成したりップルキャ
リ型の加算器に関する。
加算器は論理演算処理回路の中で、これ以上は機能を分
割できない素回路であって、減算、乗算および除算器も
加算器を土台に構成されている。
割できない素回路であって、減算、乗算および除算器も
加算器を土台に構成されている。
そして、例えば全加算器Ｆ Ａ （Ｆｕｌｌ Ａｄｄｅ
ｒ）によって大きな加算器を構成する際には、桁上げ信
号（キャリ）の伝幡法にも種々のアルゴリズムがある。
ｒ）によって大きな加算器を構成する際には、桁上げ信
号（キャリ）の伝幡法にも種々のアルゴリズムがある。
リップルキャリ型加算器はキャリが下位ビットから上位
ビットに次々に伝播していくようにしたもので、第４図
にその従来例を示す。なお、このような従来例は、例え
ば大森正道編「超高速化合物半導体デバイス」 （培風
館）゛などに示されている。
ビットに次々に伝播していくようにしたもので、第４図
にその従来例を示す。なお、このような従来例は、例え
ば大森正道編「超高速化合物半導体デバイス」 （培風
館）゛などに示されている。
同図（ａ）において、最下位ビットには１個の半加算器
ＨＡが配設されると共に、その上位にはｎ−１個（ｎは
自然数）の全加算器ＦＡ１〜ＦＡ が配設され、そ
れぞれの半加算器ＨＡおよび全加算器Ｆ Ａ ｔは入力
Ａ ｉ 、Ｂ ｉを加算して結果Ｓ１を出力するように
なっている。また、半加算器ＨＡはキャリアＣ６を出力
すると共に、それぞれの全加算器ＦＡ１は下位の全加算
器ＦＡ、 からのキャリＣを入力し、上位の全１−１
ｉ−１ 加算器ＦＡ に順次にキャリＣ１を伝播させて１＋
１１ いくようになっている。
ＨＡが配設されると共に、その上位にはｎ−１個（ｎは
自然数）の全加算器ＦＡ１〜ＦＡ が配設され、そ
れぞれの半加算器ＨＡおよび全加算器Ｆ Ａ ｔは入力
Ａ ｉ 、Ｂ ｉを加算して結果Ｓ１を出力するように
なっている。また、半加算器ＨＡはキャリアＣ６を出力
すると共に、それぞれの全加算器ＦＡ１は下位の全加算
器ＦＡ、 からのキャリＣを入力し、上位の全１−１
ｉ−１ 加算器ＦＡ に順次にキャリＣ１を伝播させて１＋
１１ いくようになっている。
第４図（ｂ）、（Ｃ）は同図（ａ）の半加算器ＨＡおよ
び全加算器ＦＡ１を、それぞれＡＮＤ／ＮＯＲゲートで
構成したときの詳細な回路図である。同図（ｂ）に示す
通り、半加算器ＨＡからのキャリＣｏはインバーターを
介して出力される。
び全加算器ＦＡ１を、それぞれＡＮＤ／ＮＯＲゲートで
構成したときの詳細な回路図である。同図（ｂ）に示す
通り、半加算器ＨＡからのキャリＣｏはインバーターを
介して出力される。
また、同図（ｃ）に示す通り、全加算器ＦＡ、への下位
ビットからのキャリＣはインバーターから入力される。
ビットからのキャリＣはインバーターから入力される。
そして、ＡＮＤ／ＮＯＲゲート２からキャリＣ１として
上位ビットの全加算器ＦＡ に入力される。
上位ビットの全加算器ＦＡ に入力される。
Ｌ１
〔発明が解決しようとする問題点〕
リップルキャリ型の加算器は第４図のように構成される
ため、その演算速度においては同図（ａ）に示すクリテ
ィカルパスＣＰにおけるキャリの伝播時間が大きな要因
となる。なぜなら、全加算器Ｆ Ａ ｔが加算を実行す
るためには手前の半加算器ＨＡからのキャリＣｏの出力
を待たなければならず、全加算器Ｆ Ａ ２が加算を実
行するためには手前の全加算器Ｆ Ａ ｔからのキャリ
Ｃ１の出力を待たねばならず、従って最後の全加算器Ｆ
Ａ が加算を実行するためには、半加算器ＨＡおよ
び全加算器ＦＡ −ＦＡ の全てにおける加算の
終１ ｎ−２ 了を待たなければならないからである。
ため、その演算速度においては同図（ａ）に示すクリテ
ィカルパスＣＰにおけるキャリの伝播時間が大きな要因
となる。なぜなら、全加算器Ｆ Ａ ｔが加算を実行す
るためには手前の半加算器ＨＡからのキャリＣｏの出力
を待たなければならず、全加算器Ｆ Ａ ２が加算を実
行するためには手前の全加算器Ｆ Ａ ｔからのキャリ
Ｃ１の出力を待たねばならず、従って最後の全加算器Ｆ
Ａ が加算を実行するためには、半加算器ＨＡおよ
び全加算器ＦＡ −ＦＡ の全てにおける加算の
終１ ｎ−２ 了を待たなければならないからである。
しかしながら、従来の加算器では、第４図（ｂ）に示す
ように半加算器ＨＡからのキャリＣｏの出力は、インバ
ータ１を通過しなければならない。
ように半加算器ＨＡからのキャリＣｏの出力は、インバ
ータ１を通過しなければならない。
また、同図（ｃ）に示すように下位の全加算器ＦＡ、
からのキャリＣは、インバータ１と＋−１１−１ ＡＮＤ／ＮＯＲゲート２の２個のゲートを通過しなけれ
ばならない。このため、ビット数が多くなればそれだけ
クリティカルパスＣＰにおけるゲート数が多くなり、キ
ャリの伝播時間が長くなって論理演算が低速化する。
からのキャリＣは、インバータ１と＋−１１−１ ＡＮＤ／ＮＯＲゲート２の２個のゲートを通過しなけれ
ばならない。このため、ビット数が多くなればそれだけ
クリティカルパスＣＰにおけるゲート数が多くなり、キ
ャリの伝播時間が長くなって論理演算が低速化する。
そこで本発明は、キャリの伝播時間を短くすることによ
り、論理演算を高速で行なうことのできるリップルキャ
リ型の加算器を提供することを目的とする。
り、論理演算を高速で行なうことのできるリップルキャ
リ型の加算器を提供することを目的とする。
本発明に係る加算器は、最下位ビットに半加算器を有す
ると共に、最下位ビットを除く下位から上位の各ビット
ごとに全加算器を有し、キャリが下位ビットから上位ビ
ットに次々と伝播するようにクリティカルパスを構成し
た加算器において、半加算器もしくは全加算器の少なく
ともいずれか１つは負論理のキャリを出力し、その次の
全加算器は負論理のキャリを入力して正論理のキャリを
出力することを特徴とする。
ると共に、最下位ビットを除く下位から上位の各ビット
ごとに全加算器を有し、キャリが下位ビットから上位ビ
ットに次々と伝播するようにクリティカルパスを構成し
た加算器において、半加算器もしくは全加算器の少なく
ともいずれか１つは負論理のキャリを出力し、その次の
全加算器は負論理のキャリを入力して正論理のキャリを
出力することを特徴とする。
本発明の構成によれば、キャリは下位から上位に伝播し
ていく過程において、正論理と負論理を反転させること
になるので、それらの半加算器もしくは全加算器におい
てキャリを反転させるためのインバータを設ける必要が
なくなり、従ってその分だけクリティカルパスを通過す
るのに要する時間が短くなる。
ていく過程において、正論理と負論理を反転させること
になるので、それらの半加算器もしくは全加算器におい
てキャリを反転させるためのインバータを設ける必要が
なくなり、従ってその分だけクリティカルパスを通過す
るのに要する時間が短くなる。
以下、添付図面を参照して本発明のいくつかの実施例を
説明する。なお、図面の説明において同一の要素には同
一の符号を付し、重複する説明を省略する。
説明する。なお、図面の説明において同一の要素には同
一の符号を付し、重複する説明を省略する。
第１図は第１実施例の構成図であり、同図（ａ）はりッ
プルキャリ型加算器の全体構成を示し、同図（ｂ）は偶
数番目（ｊ−１，３，５・・・）の全加算器ＦＡ、の詳
細な構成を示し、同図（ｃ）はＩＪ 番目（半加算器）を除く奇数番目（ｉ−２，４゜６・・
・）の全加算器ＦＡ１の構成を示す。同図（ｂ）に示す
ように、偶数番目の全加算器Ｆ Ａ ｔ 。
プルキャリ型加算器の全体構成を示し、同図（ｂ）は偶
数番目（ｊ−１，３，５・・・）の全加算器ＦＡ、の詳
細な構成を示し、同図（ｃ）はＩＪ 番目（半加算器）を除く奇数番目（ｉ−２，４゜６・・
・）の全加算器ＦＡ１の構成を示す。同図（ｂ）に示す
ように、偶数番目の全加算器Ｆ Ａ ｔ 。
ＦＡ、ＦＡ、・・・への正論理のキャリＣ。
Ｃ、Ｃ、・・・入力は、インバータを介することなくＡ
ＮＤ／ＮＯＲゲート２０に与えられる。そして、負論理
のキャリＣ，Ｃ，Ｃ，・・・出力として次の全加算器Ｆ
Ａ 、ＦＡ 、ＦＡ８・・・に与えられる。同図＜
ｃ＞に示すように、奇数番目の全加算器ＦＡ 、ＦＡ
、ＦＡ６・・・への負論理のキャリＣ，Ｃ，Ｃ，・
・・入力は、インバータを介することなくＡＮＤ／ＮＯ
Ｒゲート２１に与えられる。そして、正論理のキャリＣ
，Ｃ−。
ＮＤ／ＮＯＲゲート２０に与えられる。そして、負論理
のキャリＣ，Ｃ，Ｃ，・・・出力として次の全加算器Ｆ
Ａ 、ＦＡ 、ＦＡ８・・・に与えられる。同図＜
ｃ＞に示すように、奇数番目の全加算器ＦＡ 、ＦＡ
、ＦＡ６・・・への負論理のキャリＣ，Ｃ，Ｃ，・
・・入力は、インバータを介することなくＡＮＤ／ＮＯ
Ｒゲート２１に与えられる。そして、正論理のキャリＣ
，Ｃ−。
Ｃ出力として次の全加算器ＦＡ、ＦＡ５゜ＦＡ７・・・
に与えられる。一方、半加算器ＨＡについては、第４図
（ｂ）に示す従来回路が用いられる。
に与えられる。一方、半加算器ＨＡについては、第４図
（ｂ）に示す従来回路が用いられる。
このようにすれば、クリティカルパスＣＰを構成するイ
ンバータの数を大幅に減少できる。具体的には半加算器
ＨＡのインバーター以外は省くことができるので、１個
の半加算器ＨＡとｎ−１個の全加算器ＦＡ −ＦＡ
からなる加算器では、ｎ−１ クリティカルパスＣＰにおけるインバータをｎ個から１
個にできる。但し、最上位ビットの全加算器ＦＡが偶数
番目であれば、キャリは負論理となっているので、たと
えばインバータを付加したりすることが必要になる。
ンバータの数を大幅に減少できる。具体的には半加算器
ＨＡのインバーター以外は省くことができるので、１個
の半加算器ＨＡとｎ−１個の全加算器ＦＡ −ＦＡ
からなる加算器では、ｎ−１ クリティカルパスＣＰにおけるインバータをｎ個から１
個にできる。但し、最上位ビットの全加算器ＦＡが偶数
番目であれば、キャリは負論理となっているので、たと
えばインバータを付加したりすることが必要になる。
次に、上記実施例の作用を説明する。
第４図（ｂ、）ように構成される１番目（最下位ビット
）の半加算器ＨＡには、加算すべきデータＡ、Ｂｏが入
力される。そして、加算結果Ｓ。
）の半加算器ＨＡには、加算すべきデータＡ、Ｂｏが入
力される。そして、加算結果Ｓ。
が出力されると共に、桁上りがあるときはキャリＣｏが
“１°とじて、桁上りがないときはキャリＣｏが“０”
として出力される。このキャリＣ０は次の２番目（偶数
番目）の全加算器Ｆ Ａ ｔに正論理のキャリとして与
えられる。
“１°とじて、桁上りがないときはキャリＣｏが“０”
として出力される。このキャリＣ０は次の２番目（偶数
番目）の全加算器Ｆ Ａ ｔに正論理のキャリとして与
えられる。
次に、第１図（ｃ）のように構成される２番目（偶数番
目）の全加算器ＦＡ１には、加算すべきデータＡ 、
Ｂ とキャリとしてのｃｏが入力される。そして、加
算結果Ｓ１が出力されると共に、負論理のキャリＣ１が
次の３番目（奇数番目）の全加算器Ｆ Ａ ２に与えら
れる。すなわち、全加算器Ｆ Ａ ｔで桁上りがあると
きはキャリで７が“０”（Ｃ１−“１″）として、桁上
がりがないときはキャリＣ１が“１° （Ｃ１−“０゛
）として出力される。
目）の全加算器ＦＡ１には、加算すべきデータＡ 、
Ｂ とキャリとしてのｃｏが入力される。そして、加
算結果Ｓ１が出力されると共に、負論理のキャリＣ１が
次の３番目（奇数番目）の全加算器Ｆ Ａ ２に与えら
れる。すなわち、全加算器Ｆ Ａ ｔで桁上りがあると
きはキャリで７が“０”（Ｃ１−“１″）として、桁上
がりがないときはキャリＣ１が“１° （Ｃ１−“０゛
）として出力される。
次に、第１図（ｂ）のように構成される３番目（奇数番
目）の全加算器ＦＡ２には、加算すべきデータＡ 、
Ｂ２とキャリとしてのＣ１が入力される。そして、加算
結果Ｓ２が出力されると共に、正論理のキャリＣ２が次
の４番目（偶数番目）の全加算器Ｆ Ａ ａに与えられ
る。すなわち、全加算器Ｆ Ａ ２で桁上がりがあると
きはキャリＣ２が“１″として、桁上りがないときはキ
ャリＣ２が“０″として出力される。
目）の全加算器ＦＡ２には、加算すべきデータＡ 、
Ｂ２とキャリとしてのＣ１が入力される。そして、加算
結果Ｓ２が出力されると共に、正論理のキャリＣ２が次
の４番目（偶数番目）の全加算器Ｆ Ａ ａに与えられ
る。すなわち、全加算器Ｆ Ａ ２で桁上がりがあると
きはキャリＣ２が“１″として、桁上りがないときはキ
ャリＣ２が“０″として出力される。
このように、クリティカルパスにおいてキャリは正論理
と負論理を交互に繰り返して伝播していくので、各々の
全加算器においてキャリを反転させる必要がなくなる。
と負論理を交互に繰り返して伝播していくので、各々の
全加算器においてキャリを反転させる必要がなくなる。
このため、最上位ビットの全加算器ＦＡ にキャリ
が到達するまでの時間が短かくなるので、結果的に全体
としての論理演算時間を短くすることができる。
が到達するまでの時間が短かくなるので、結果的に全体
としての論理演算時間を短くすることができる。
次に、第２図を参照して本発明の第２実施例を説明する
。
。
第２図（ａ）に示す通り、この実施例では１番目の半加
算器ＦＡが負論理のキャリを出力をするもので構成され
、偶数番目の全加算器Ｆ Ａ ｔ 。
算器ＦＡが負論理のキャリを出力をするもので構成され
、偶数番目の全加算器Ｆ Ａ ｔ 。
ＦＡ、ＦＡ、・・・が負論理のキャリを入力して正論理
のキャリを出力するもので構成され、３番目以上の奇数
番目の全加算器ＦＡ、ＦＡ４゜ＦＡ 、・・・が正論
理のキャリを入力して負論理のキャリを出力するもので
構成される。ここで、半加算器ＨＡは第２図（ｂ）のよ
うに構成される。
のキャリを出力するもので構成され、３番目以上の奇数
番目の全加算器ＦＡ、ＦＡ４゜ＦＡ 、・・・が正論
理のキャリを入力して負論理のキャリを出力するもので
構成される。ここで、半加算器ＨＡは第２図（ｂ）のよ
うに構成される。
第４図（ｂ）と対比すれば明らかなように、クリティカ
ルパスにおけるインバーターを省略することにより、負
論理がキャリを出力するようになっている。なお、個々
の全加算器ＦＡについては、第１図（ｂ）（ｃ）に示す
ものと同様に構成される。
ルパスにおけるインバーターを省略することにより、負
論理がキャリを出力するようになっている。なお、個々
の全加算器ＦＡについては、第１図（ｂ）（ｃ）に示す
ものと同様に構成される。
この実施例によっても、カリ主イカルバスにおいてキャ
リの論理を反転させる機会が著しく少なくなるので、通
過ゲート数を大幅に減少できる。
リの論理を反転させる機会が著しく少なくなるので、通
過ゲート数を大幅に減少できる。
従って、高速演算が可能になるという効果が得られる。
本発明は上記の実施例のに限定されるものではなく、種
々の変形が可能である。
々の変形が可能である。
第３図は本発明による加算器の構成の各種の変形例を示
している。ここで、第３図（ａ）、（ｂ）は半加算器Ｈ
Ａの構成の昏倒であり、同図（ｃ）〜（ｅ）は全加算器
の構成の昏倒であって、これらはそれぞれ第４図（ｂ）
および第２図（ｂ）と、第４図（ｃ）および第１図（ｂ
）、（Ｃ）に示されるものと同様に実現される。ここで
、第３図（ａ）〜（ｅ）に示すように、 ■、正論理のキャリを出力するタイプのものを半加算器
のタイプ１１ ■、負論理のキャリを出力するタイプのものを半分算器
のタイプ■、 ■、正論理のキャリを入力して正論理のキャリを出力す
るタイプのものを全加算器のタイプＩ、■、正論理のキ
ャリを入力して負論理のキャリを出力するタイプのもの
を全加算器のタイプ■、■、負論理のキャリを入力して
全論理のキャリを出力するタイプのものを全加算器のタ
イプ■とする。このようにすると１、第３図（ｆ）〜（
ｉ）に示す偶数（２ｎ−６）段の場合、あるいは同図（
ｊ）〜（ｍ）に示す奇数（２ｎ＋１−７）段の場合のよ
うに、種々の構成がとられる。
している。ここで、第３図（ａ）、（ｂ）は半加算器Ｈ
Ａの構成の昏倒であり、同図（ｃ）〜（ｅ）は全加算器
の構成の昏倒であって、これらはそれぞれ第４図（ｂ）
および第２図（ｂ）と、第４図（ｃ）および第１図（ｂ
）、（Ｃ）に示されるものと同様に実現される。ここで
、第３図（ａ）〜（ｅ）に示すように、 ■、正論理のキャリを出力するタイプのものを半加算器
のタイプ１１ ■、負論理のキャリを出力するタイプのものを半分算器
のタイプ■、 ■、正論理のキャリを入力して正論理のキャリを出力す
るタイプのものを全加算器のタイプＩ、■、正論理のキ
ャリを入力して負論理のキャリを出力するタイプのもの
を全加算器のタイプ■、■、負論理のキャリを入力して
全論理のキャリを出力するタイプのものを全加算器のタ
イプ■とする。このようにすると１、第３図（ｆ）〜（
ｉ）に示す偶数（２ｎ−６）段の場合、あるいは同図（
ｊ）〜（ｍ）に示す奇数（２ｎ＋１−７）段の場合のよ
うに、種々の構成がとられる。
具体的に偶数段のときには、同図（ｆ）のように構成し
たために最終のキャリが負論理となったときは、インバ
ータを付加して反転させればよい。
たために最終のキャリが負論理となったときは、インバ
ータを付加して反転させればよい。
これに対し、第３図（ｇ）、（ｈ）のように構成したと
きは最終のキャリは正論理なので、インバータなどを設
ける必要がない。なお、同図（ｈ）のように最終番目に
タイプＨの全加算器を接続すると、第１図（Ｃ）の如く
加算結果Ｓが３つのゲートで得られるため遅れがちにな
る。そこで、最終側の２つをタイプ■の全加算器とすれ
ば、全体の演算を高速化できる。
きは最終のキャリは正論理なので、インバータなどを設
ける必要がない。なお、同図（ｈ）のように最終番目に
タイプＨの全加算器を接続すると、第１図（Ｃ）の如く
加算結果Ｓが３つのゲートで得られるため遅れがちにな
る。そこで、最終側の２つをタイプ■の全加算器とすれ
ば、全体の演算を高速化できる。
一方、奇数段の場合には、第３図（ｊ）〜（１）のよう
にする。また、全ての全加算器において正、負の論理を
交互に繰り返すことは必須ではなく、例えば第３図（ｍ
）のように一部においてのみ論理を反転させてもよい。
にする。また、全ての全加算器において正、負の論理を
交互に繰り返すことは必須ではなく、例えば第３図（ｍ
）のように一部においてのみ論理を反転させてもよい。
さらに、半加算器および全加算器のそれぞれの構成は、
例示のものに限られるるものではない。
例示のものに限られるるものではない。
以上、詳細に説明した通り本発明では、キャリは下位か
ら上位に伝播していく過程において、正論理と負論理を
反転させられることになるので、それらの半加算器もし
くは全加算器においてキャリを反転する必要がなくなり
、従ってその分だけクリティカルパスを構成するゲート
が少なくなる。
ら上位に伝播していく過程において、正論理と負論理を
反転させられることになるので、それらの半加算器もし
くは全加算器においてキャリを反転する必要がなくなり
、従ってその分だけクリティカルパスを構成するゲート
が少なくなる。
従って、加算器においてもっとも時間のかかるキャリの
伝播時間を短くすることにより、論理演算を高速で行な
うことのできるリップルキャリ型の加算器を提供できる
効果がある。
伝播時間を短くすることにより、論理演算を高速で行な
うことのできるリップルキャリ型の加算器を提供できる
効果がある。
第１図は本発明の第１実施例に係る加算器の全体構成お
よび全加算器のゲート構成を示す図、第２図は第２実施
例に係る加算器の全体構成および半加算器のゲート構成
を示す図、第３図は変形例の構成図、第４図は従来の加
算器の構成図である、ＨＡ・・・半加算器、ＦＡ −
ＦＡ ・・・全加算器、１ ｎ−１ Ｃ−Ｃ・・・キャリ、Ａ−Ａ、Ｂ−Ｂ Ｏｎ−２Ｏｎ−１０ ゜−１・・・加算すべきデータ、Ｓ−Ｓ、、、加算器Ｏ
ｎ−１ 果、１・・・インバータ、２，２０．２１・・・ＡＮＤ
／ＮＯＲゲート。 特許出願人 住友電気工業株式会社
よび全加算器のゲート構成を示す図、第２図は第２実施
例に係る加算器の全体構成および半加算器のゲート構成
を示す図、第３図は変形例の構成図、第４図は従来の加
算器の構成図である、ＨＡ・・・半加算器、ＦＡ −
ＦＡ ・・・全加算器、１ ｎ−１ Ｃ−Ｃ・・・キャリ、Ａ−Ａ、Ｂ−Ｂ Ｏｎ−２Ｏｎ−１０ ゜−１・・・加算すべきデータ、Ｓ−Ｓ、、、加算器Ｏ
ｎ−１ 果、１・・・インバータ、２，２０．２１・・・ＡＮＤ
／ＮＯＲゲート。 特許出願人 住友電気工業株式会社
Claims (1)
- 【特許請求の範囲】 １、最下位ビットに半加算器を有すると共に、この最下
位ビットを除く下位から上位の各ビットごとに全加算器
を有し、キャリが下位ビットから上位ビットに次々と伝
幡するようにクリティカルパスを構成した加算器におい
て、 前記半加算器もしくは全加算器の少なくともいずれか１
つは負論理のキャリを出力し、その次の前記全加算器は
負論理のキャリを入力して正論理のキャリを出力するこ
とを特徴とする加算器。 ２、前記半加算器は正論理のキャリを出力し、３番目以
上の奇数番目の前記全加算器は負論理のキャリを入力し
て正論理のキャリを出力し、偶数番目の前記全加算器は
正論理のキャリを入力して負論理のキャリを出力するこ
とを特徴とする特許請求の範囲第１項記載の加算器。 ３、前記半加算器は負論理のキャリを出力し、３番目以
上の奇数番目の前記全加算器は正論理のキャリを入力し
て負論理のキャリを出力し、偶数番目の前記全加算器は
負論理のキャリを入力して正論理のキャリを出力するこ
とを特徴とする特許請求の範囲第１項記載の加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25140987A JPH0193821A (ja) | 1987-10-05 | 1987-10-05 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25140987A JPH0193821A (ja) | 1987-10-05 | 1987-10-05 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193821A true JPH0193821A (ja) | 1989-04-12 |
Family
ID=17222413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25140987A Pending JPH0193821A (ja) | 1987-10-05 | 1987-10-05 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | Ｎ桁減算器ユニット、ｎ桁減算器モジュール、ｎ桁加算器ユニット及びｎ桁加算器モジュール |
-
1987
- 1987-10-05 JP JP25140987A patent/JPH0193821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | Ｎ桁減算器ユニット、ｎ桁減算器モジュール、ｎ桁加算器ユニット及びｎ桁加算器モジュール |
| US8606842B2 (en) | 2008-06-11 | 2013-12-10 | Tokyo Denki University | N-digit subtraction unit, N-digit subtraction module, N-digit addition unit and N-digit addition module |
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