JPH03228122A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPH03228122A JPH03228122A JP2341186A JP34118690A JPH03228122A JP H03228122 A JPH03228122 A JP H03228122A JP 2341186 A JP2341186 A JP 2341186A JP 34118690 A JP34118690 A JP 34118690A JP H03228122 A JPH03228122 A JP H03228122A
- Authority
- JP
- Japan
- Prior art keywords
- cell means
- carry
- row
- adder
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器等における桁上げに関し、特に
比較的少ないゲート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
比較的少ないゲート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
２つのＮビットオペランドを加算してＮビットの結果を
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
桁上げ伝搬加算を簡単忙実行するにはいわゆるリップル
俸アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用いればよ
い。リップル・アダーはビット当りのトランジスタが比
較的少なくてすむが、−船釣に比較的低速である。リッ
プル・アダ〜はこのように他の加算器の能力測定の基準
としてしばしば用いられる様な、基本的ではあるが、そ
れだけに低速な加算器である。
俸アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用いればよ
い。リップル・アダーはビット当りのトランジスタが比
較的少なくてすむが、−船釣に比較的低速である。リッ
プル・アダ〜はこのように他の加算器の能力測定の基準
としてしばしば用いられる様な、基本的ではあるが、そ
れだけに低速な加算器である。
第１図は代表的なリップル・アダー・セルを示す図であ
る。第１図において、Ａ（１）及びＢ （ｉ）＋ま加え
られる２つのオペランドのそれぞれのビットであり、Ｃ
１ｎ（ｉ） は前段のりツプル・アダー・セルからの
桁上げ入力であり、Ｃｏｕｔ （ｉ ） はこのリッ
プル・アダー・セルからの桁上げ出力であり、またＤ（
１）はこのリップル・アダー・セルの和である。
る。第１図において、Ａ（１）及びＢ （ｉ）＋ま加え
られる２つのオペランドのそれぞれのビットであり、Ｃ
１ｎ（ｉ） は前段のりツプル・アダー・セルからの
桁上げ入力であり、Ｃｏｕｔ （ｉ ） はこのリッ
プル・アダー・セルからの桁上げ出力であり、またＤ（
１）はこのリップル・アダー・セルの和である。
ある１つのリップル・アダー・セルの桁上げ出力は次段
のリップル・アダー・セルの桁上げ入力となる。表ＩＫ
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、「・」は
論理積、ｌ’−ＸＯＲＪは排他的論理和を示す。
のリップル・アダー・セルの桁上げ入力となる。表ＩＫ
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、「・」は
論理積、ｌ’−ＸＯＲＪは排他的論理和を示す。
ｏｒ
表 １
ｉ ＝Ｏｔｏ Ｎ−Ｉ ＤＯＢＥＧＩＮＫ（ｉ ）
＝ Ａｉｉ ） ＋ Ｂ（ｉ ）Ｇ（１）二Ａ（１）・
Ｂ（ト） Ｐ（ｉ）＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝Ｇ（ｉ） ＋ （Ｋ（ｉ） −Ｃ１ｎ（ｉ））
＝Ｃｉｎ （ｉ ＋ Ｉ ） Ｄ（ｉ） ＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ リップル・アダーは桁上げ先見回路を付加することによ
り高速化することができる。桁上げ先見加算器を実現す
るために、リップル・アダー＝々ｌは、例えば４つの９
ソプル・アダー・セルから成るブロックで構成されてい
る。４つの高速加算器の各ブロックは、第２図に示すよ
うＫ、ゲートが付加されており、このゲートによりにビ
ット（すなわち、ＯＲゲートＫ（ｉｌの出力）が全て”
ｌ”の時、前段のブロックからの桁上げ出力がこのブロ
ックを素通りして次段のブロックに伝搬される。
＝ Ａｉｉ ） ＋ Ｂ（ｉ ）Ｇ（１）二Ａ（１）・
Ｂ（ト） Ｐ（ｉ）＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝Ｇ（ｉ） ＋ （Ｋ（ｉ） −Ｃ１ｎ（ｉ））
＝Ｃｉｎ （ｉ ＋ Ｉ ） Ｄ（ｉ） ＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ リップル・アダーは桁上げ先見回路を付加することによ
り高速化することができる。桁上げ先見加算器を実現す
るために、リップル・アダー＝々ｌは、例えば４つの９
ソプル・アダー・セルから成るブロックで構成されてい
る。４つの高速加算器の各ブロックは、第２図に示すよ
うＫ、ゲートが付加されており、このゲートによりにビ
ット（すなわち、ＯＲゲートＫ（ｉｌの出力）が全て”
ｌ”の時、前段のブロックからの桁上げ出力がこのブロ
ックを素通りして次段のブロックに伝搬される。
桁上げ先見加算器は比較的高速であり、ＭＯ３回路で安
価に構成できる。
価に構成できる。
他の方法として、１．Ｒ，Ｅ、 トランザクションズ・
オン・エレクトロニック・コンピューターズ（１、Ｒ、
Ｅ 、 Ｔ ｒａｎｓａｃｔ １ｏｎｓ ｏｎ Ｅｌｅ
ｃｔｒｏｎｉｃ Ｃｏｍ四ｔｅｒｓ ）誌１９６０年６
月号、第２２６頁に、スフランスキー（５ｋｌａｎｓｋ
ｙ ）氏により「条件付き和による加算論理」として発
表された条件付き相加算器がある。
オン・エレクトロニック・コンピューターズ（１、Ｒ、
Ｅ 、 Ｔ ｒａｎｓａｃｔ １ｏｎｓ ｏｎ Ｅｌｅ
ｃｔｒｏｎｉｃ Ｃｏｍ四ｔｅｒｓ ）誌１９６０年６
月号、第２２６頁に、スフランスキー（５ｋｌａｎｓｋ
ｙ ）氏により「条件付き和による加算論理」として発
表された条件付き相加算器がある。
条件付き和加算は非常忙高速で動作するのだが、上述の
比較的低速の加算に較べて非常に多くの口シックを必要
とする。その結果、条件付き相加算はビット当りの価格
が非常に高いものとなってしまう。事実、この方法は広
範囲には使用されていない。
比較的低速の加算に較べて非常に多くの口シックを必要
とする。その結果、条件付き相加算はビット当りの価格
が非常に高いものとなってしまう。事実、この方法は広
範囲には使用されていない。
上記した様に、従来から桁上げ伝搬加算を実行するため
に種々の桁上げ方式が使用されている。
に種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピュタにとっ
てはしばしば遅すぎるものであったり、或は期待される
よりもはるかに複雑かつ高価なものであった。
てはしばしば遅すぎるものであったり、或は期待される
よりもはるかに複雑かつ高価なものであった。
本発明は上述の従来方式の欠点を除去し、高速かつ実現
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
本発明を適用した加算器は中間桁上げ信号を発生するセ
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
し℃行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
し℃行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
本発明はまた増分器（ｉｎｃｒｅｍｅｎｔｏｒ ）ヤプ
ライオリテイ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
ライオリテイ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
本発明の高速桁上げ方式はセルの種類が比較的少なくて
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明ｔこ
よれば、絶対速度が速い回路を実現することが出来ると
共にバイポーラ又はＭＯ３技術のいずれＫよりＬＳＩを
製造した場合でも、設計上の複雑化を抑えて安価に構成
することができる。
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明ｔこ
よれば、絶対速度が速い回路を実現することが出来ると
共にバイポーラ又はＭＯ３技術のいずれＫよりＬＳＩを
製造した場合でも、設計上の複雑化を抑えて安価に構成
することができる。
以下、図面によって本発明の詳細な説明する。
以下では、条件付き桁上げ加算と呼ばれている桁上げ伝
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、Ｂを開示している。これら２つの加
算器Ａ、Ｂの構成は両方とも加算器以外にも増分器やプ
ライオリティ・エンコーダにも適用できることが後述す
る説明により理解できるだろう。表２に於て、公知の方
式と本発明を用いた条件付き桁上げ加算器との比較を示
した。表２に於て、加算器の速度は全加算を実行するの
に必要なゲート遅延段数によって示しである。表２に示
したデータは３２ビツト加算器の場合である。
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、Ｂを開示している。これら２つの加
算器Ａ、Ｂの構成は両方とも加算器以外にも増分器やプ
ライオリティ・エンコーダにも適用できることが後述す
る説明により理解できるだろう。表２に於て、公知の方
式と本発明を用いた条件付き桁上げ加算器との比較を示
した。表２に於て、加算器の速度は全加算を実行するの
に必要なゲート遅延段数によって示しである。表２に示
したデータは３２ビツト加算器の場合である。
第３Ａ図及び第３Ｂ図は本発明の第１実施例である条件
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（０でも良い）の継続セル、及びエンド・
セルである。
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（０でも良い）の継続セル、及びエンド・
セルである。
第３Ｂ図は、９ビツト加算器の場合のセル構成例を示す
図である。この実施例に於て、各フロックは２〜４個の
１ビツト・セルを備えている。すなわちブロックＯＫ２
つのセル、ブロックｌに３つのセル、そしてブロック２
に４つのセルを備えている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート・セル、ビット番号３は継続（ｃｏｎｔｉｎ
ｕｅ）セル、そしてビット番号４はエンド・セルである
。
図である。この実施例に於て、各フロックは２〜４個の
１ビツト・セルを備えている。すなわちブロックＯＫ２
つのセル、ブロックｌに３つのセル、そしてブロック２
に４つのセルを備えている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート・セル、ビット番号３は継続（ｃｏｎｔｉｎ
ｕｅ）セル、そしてビット番号４はエンド・セルである
。
表
リップル＋７ダ
桁上げ先見加算器
条件付き相加算器
条件付き桁上げ加算話人
条件付き桁上げ加算器Ｂ
表
全加算器に対して：
Ｃｉｎ ブロック（０）
Ｃｉｎ加算器
各ブロックｊに対して：
Ｃｉｎ ０（０） ” ０
Ｃｉｎ １（０） ＝ １
Ｃｏｕｔブロック（ｊ） ＝Ｃｏｕｔ Ｏ（ｉｍａｘ）
＋（Ｃｏｕｔ １ （ｉ ｍａｘ）争Ｃｉｎブロック（
」）〕＝Ｃ１ｎブロック（ｊ＋１ ブロックＪの各ビット家に対して： Ｋ （ｉ） ＝ Ａ （ｉ） ＋ Ｂ （１）Ｇ（１）
二人（１）・Ｂ（１） Ｐ（ｉ） ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ ０
（ｉ）＝Ｇ（ｉ）＋ （Ｋ（ｉ） ・Ｃｉｎ Ｏ（ト）
〕＝Ｃ１ｎＯ（ｉ＋１） Ｃｏｕｔ １（ｉ）” Ｇ（ｉ）＋ 〔Ｋ（ト）−Ｃｉ
ｎ １（ｉ））＝ Ｃｉｎ １ （ｉ＋ｌ ） Ｃｉｎ（ｉ）＝Ｃｉｎ ０（ｉ）＋ （Ｃｉｎ １（ｉ
）・Ｃｉｎブロック（ｊ）〕１）（ｉ） ＝ Ｐ（ｉ）
ＸＯＲＣ１ｎ（ｉｌ基本的Ｋ、各ブロックに於て（例
えば」＝０〜２に於て）２つのリップル桁上げ出力Ｃｏ
ｕｔ ０（ｉｌ及びＣｏｕｔ １（ｉ） が発生され
る。各ブロックのスタート・セルに於て桁上げ人力Ｃ１
ｎＱ及びＣ１ｎ１はそれぞれ０°゛及び”ｌ ”と定義
されていることに注意されたい。この２つの桁上げ出力
Ｃｏｕｔ は現在のブロックに入力された桁上げ人力Ｃ
ｉｎブロック（」）と結合することＫより現在のブロッ
クの桁上げ出力Ｃｏｕｔ ブロック（」）を発生する
。」二〇〜２の全てのブロックでそれらの２つの桁上げ
の連鎖（ＣｏｕｔＯ−Ｃｉｎ Ｑ及びＣｏｕｔｌ −Ｃ
ｉｎ ｌ ）が同時に次々と伝搬される。ブロックＯは
最初にその桁上げ出力を発生し、そしてブロックＩＫ伝
搬すムその後、桁上げが各ブロックを「飛び越す」ため
にはゲート１段分の遅延しか必要ない。よって、条件付
き桁上げ加算器Ａにおいては、桁上げ伝搬遅延時間を最
小にした場合、ブロックの大きさ、すなわちビット長は
、ブロック番号」の増加につれて等差数列的（すなわち
２．３．４．・・・・・・等）に増加するから、全遅延
時間はオペランドのビット長の平方根にほぼ比例して増
加する。
＋（Ｃｏｕｔ １ （ｉ ｍａｘ）争Ｃｉｎブロック（
」）〕＝Ｃ１ｎブロック（ｊ＋１ ブロックＪの各ビット家に対して： Ｋ （ｉ） ＝ Ａ （ｉ） ＋ Ｂ （１）Ｇ（１）
二人（１）・Ｂ（１） Ｐ（ｉ） ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ ０
（ｉ）＝Ｇ（ｉ）＋ （Ｋ（ｉ） ・Ｃｉｎ Ｏ（ト）
〕＝Ｃ１ｎＯ（ｉ＋１） Ｃｏｕｔ １（ｉ）” Ｇ（ｉ）＋ 〔Ｋ（ト）−Ｃｉ
ｎ １（ｉ））＝ Ｃｉｎ １ （ｉ＋ｌ ） Ｃｉｎ（ｉ）＝Ｃｉｎ ０（ｉ）＋ （Ｃｉｎ １（ｉ
）・Ｃｉｎブロック（ｊ）〕１）（ｉ） ＝ Ｐ（ｉ）
ＸＯＲＣ１ｎ（ｉｌ基本的Ｋ、各ブロックに於て（例
えば」＝０〜２に於て）２つのリップル桁上げ出力Ｃｏ
ｕｔ ０（ｉｌ及びＣｏｕｔ １（ｉ） が発生され
る。各ブロックのスタート・セルに於て桁上げ人力Ｃ１
ｎＱ及びＣ１ｎ１はそれぞれ０°゛及び”ｌ ”と定義
されていることに注意されたい。この２つの桁上げ出力
Ｃｏｕｔ は現在のブロックに入力された桁上げ人力Ｃ
ｉｎブロック（」）と結合することＫより現在のブロッ
クの桁上げ出力Ｃｏｕｔ ブロック（」）を発生する
。」二〇〜２の全てのブロックでそれらの２つの桁上げ
の連鎖（ＣｏｕｔＯ−Ｃｉｎ Ｑ及びＣｏｕｔｌ −Ｃ
ｉｎ ｌ ）が同時に次々と伝搬される。ブロックＯは
最初にその桁上げ出力を発生し、そしてブロックＩＫ伝
搬すムその後、桁上げが各ブロックを「飛び越す」ため
にはゲート１段分の遅延しか必要ない。よって、条件付
き桁上げ加算器Ａにおいては、桁上げ伝搬遅延時間を最
小にした場合、ブロックの大きさ、すなわちビット長は
、ブロック番号」の増加につれて等差数列的（すなわち
２．３．４．・・・・・・等）に増加するから、全遅延
時間はオペランドのビット長の平方根にほぼ比例して増
加する。
従って条件付き桁上げ加算器Ａは桁上げ先見加算器と比
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５％の性能の向上を得ることができる
。同様Ｋ、条件付き桁上げ加ｊＥ器Ａは１ビツト・セル
によって構成されており、他の高速化技術の様な複数ビ
ットにまたがっているセルを使用してはいない。このこ
とにより、実現が容易でかつチップ面積の使用効率が良
好である規則なレイアウトを持つ集積回路を作ることが
できる。
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５％の性能の向上を得ることができる
。同様Ｋ、条件付き桁上げ加ｊＥ器Ａは１ビツト・セル
によって構成されており、他の高速化技術の様な複数ビ
ットにまたがっているセルを使用してはいない。このこ
とにより、実現が容易でかつチップ面積の使用効率が良
好である規則なレイアウトを持つ集積回路を作ることが
できる。
本発明の高速桁上げ方式を用いた第２の実施例である、
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで２ ＊ ＊ Ｊ
”は２Ｊを表わす。
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで２ ＊ ＊ Ｊ
”は２Ｊを表わす。
この実施例の構成は条件付き桁上げ加算器Ａ（第３Ａ図
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃ１ｎ０＝１及びＣ１ｎ１＝１と見なされ、桁上げ出力
がそれに従って演算される。
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃ１ｎ０＝１及びＣ１ｎ１＝１と見なされ、桁上げ出力
がそれに従って演算される。
表 ４
Ｆｏｒ ｉ −０ｔｏ （Ｎ−１） Ｄｏ Ｂ
ＥＧＩＮＣｏｕｊ Ｏ（０，ｉ ）−Ａｆｉｌ ・Ｂｆ
ｉｌ −ＣＨ１ｌＣｏｕ＋ １ （０，Ｉ）−人ｆｉｌ
＋ Ｂ ｆｉｔ −Ｋ１１ｌＰｆｉｌ
−Ａｆｉｌ ＸＯＲＢｆｉｌｎｄ Ｆｏｒｉ−１１ｏＬＯＧ２Ｎ ｗ、２ネ＊」 ０ ＥＧＡＮ Ｆｏｒ Ｋ−０ｔｏ （Ｎ／Ｗ Ｉ ）ＬＯ−Ｋ＊
Ｗ Ｌｌ −（Ｋ＊Ｗ−１−Ｗ／２ ） Ｌ２−（Ｋ率Ｗ＋Ｗ） Ｄ。
ＥＧＩＮＣｏｕｊ Ｏ（０，ｉ ）−Ａｆｉｌ ・Ｂｆ
ｉｌ −ＣＨ１ｌＣｏｕ＋ １ （０，Ｉ）−人ｆｉｌ
＋ Ｂ ｆｉｔ −Ｋ１１ｌＰｆｉｌ
−Ａｆｉｌ ＸＯＲＢｆｉｌｎｄ Ｆｏｒｉ−１１ｏＬＯＧ２Ｎ ｗ、２ネ＊」 ０ ＥＧＡＮ Ｆｏｒ Ｋ−０ｔｏ （Ｎ／Ｗ Ｉ ）ＬＯ−Ｋ＊
Ｗ Ｌｌ −（Ｋ＊Ｗ−１−Ｗ／２ ） Ｌ２−（Ｋ率Ｗ＋Ｗ） Ｄ。
ＥＧＩＮ
Ｆｏｒ
−（ＬＯ）ｔｏ（Ｌｌ−１）Ｄ。
ＥＧＩＮ
ＣｏｕｌＯ（ｊ。
Ｃｏｕ目（Ｊ
ｉ ） −Ｃｏｕｔ０ （ｊ−１，ｉ ）ｉ） −Ｃｏ
ｕｔ ｌ （ｊ−１，ｉ ）ｎｄ Ｆｏｒ −（Ｌｌ）ｔｏ （Ｌ２−１） Ｄｏ ＢＥＧＩＮ
ＣｏｕＬＯ（ｊ。
ｕｔ ｌ （ｊ−１，ｉ ）ｎｄ Ｆｏｒ −（Ｌｌ）ｔｏ （Ｌ２−１） Ｄｏ ＢＥＧＩＮ
ＣｏｕＬＯ（ｊ。
Ｃｏｕｔ １ （ｉ。
ｉ） −ＣｏｕｌＯ（ｊ −ｔ、 ｉ）＋（Ｃｏｕｔ１
（ｉ−１・Ｃｏｕｔ０（ｊ−Ｌ Ｌｌ−１）） ｉ） −Ｃｏｕｔ ｏ （１−１，＋ ）＋（Ｃ！
ｏ ｕ＋ Ｉ （ｊ−＋。
（ｉ−１・Ｃｏｕｔ０（ｊ−Ｌ Ｌｌ−１）） ｉ） −Ｃｏｕｔ ｏ （１−１，＋ ）＋（Ｃ！
ｏ ｕ＋ Ｉ （ｊ−＋。
・ＣｏｕＮ （ｊ′２．Ｌｌ−１））
１）
）
ｎｄ
Ｃ１ｎｆｏｌ −Ｃｉｎ加算器
Ｋ −ＬＯＧ２（へ）
Ｆｏｒ ｉ −０ｔｏ （Ｎ−１） Ｄ。
Ｄｆｉｌ −Ｐｔ１ｌ ＸＯＲ０ｉｎｆｉｌＥＧＩＮ
ｎｄ
Ｃｏｕ（加算器−Ｃ１ｎ（Ｎ）
第４図に於て、各ステージは各ビットから発生される桁
上げ出力Ｃｏｕｔ Ｏ（ｊ 、 ｉ ）及びＣｏｕｔｌ
（ｊ、 ｉ ）を、そのビットへの桁上げ入力がそれ
ぞれ０゛及び”１”であると仮定して発生する。但し、
ｊ゛はステージ番号であり”１゛′はビット番号である
とする。この目的は、ビットのブロック全体に対して下
位から与えられる桁上げ入力がそれぞれ”０″及び“ｌ
”であるとして各ピントに対する桁上げ入力を発生す
るためである。連続する各ステージはこの機能を実行す
るとともに、またこのブロック用の桁上げ出力Ｃｏｕｔ
１及びＣｏｕｔ Ｑを発生する。
上げ出力Ｃｏｕｔ Ｏ（ｊ 、 ｉ ）及びＣｏｕｔｌ
（ｊ、 ｉ ）を、そのビットへの桁上げ入力がそれ
ぞれ０゛及び”１”であると仮定して発生する。但し、
ｊ゛はステージ番号であり”１゛′はビット番号である
とする。この目的は、ビットのブロック全体に対して下
位から与えられる桁上げ入力がそれぞれ”０″及び“ｌ
”であるとして各ピントに対する桁上げ入力を発生す
るためである。連続する各ステージはこの機能を実行す
るとともに、またこのブロック用の桁上げ出力Ｃｏｕｔ
１及びＣｏｕｔ Ｑを発生する。
第４図のステージ４に示される様て、各ビットに対して
の最終的な桁上げ入力（表４のＣｏｕｔ Ｑ（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ人力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣ１ｎ（ｉ＋１） ）を
選択する。そしてこの選択された桁上げ入力は適切なＰ
ビットＰ（０）〜Ｐ（７）と排他的論理和かとられ最終
的な和Ｄ（０）〜Ｄ（７）が発生されることを示してい
る。
の最終的な桁上げ入力（表４のＣｏｕｔ Ｑ（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ人力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣ１ｎ（ｉ＋１） ）を
選択する。そしてこの選択された桁上げ入力は適切なＰ
ビットＰ（０）〜Ｐ（７）と排他的論理和かとられ最終
的な和Ｄ（０）〜Ｄ（７）が発生されることを示してい
る。
第４図から理解できるように、条件付き桁上げ加算器Ｂ
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
条件付き桁上げ加算器Ａ、Ｂの桁上げは増分器やプライ
オリティ・エンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ビット−３ビツト・エンコ
ータ又は１０ビット−４ビツト壷エンコーダ）ものであ
る。
オリティ・エンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ビット−３ビツト・エンコ
ータ又は１０ビット−４ビツト壷エンコーダ）ものであ
る。
第５図に条件付き桁上げ加算器Ｂにおける桁上げを用い
た増分器を示した増分器においては加算における第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これら？ゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるに、Ｇ、Ｐは以下の様になる。
た増分器を示した増分器においては加算における第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これら？ゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるに、Ｇ、Ｐは以下の様になる。
Ｋ＝Ａ−Ｂ二〇
Ｇ二Ａ＋ Ｂ ＝Ａ
ｐ ＝ＡＸＯＲＢ ＝Ａ
同様に、増分器を常にイネーブル状態にしておく場合に
は、Ｃｉｎ信号を“１°°にセットすることができる。
は、Ｃｉｎ信号を“１°°にセットすることができる。
この様にして、第４図に示した条件付き桁上げ加算器Ｂ
かも増分器としては論理的に冗長なゲーウを全て除去す
ることにより、第５図に示した増分器を構成することが
できる。これと同様の冗長ゲートの除去方法を用いて、
第３Ａ図の条件付き桁上げ加算器Ａを基に構成したもの
が第６図に示した増分器である。第３Ａ図及び第３Ｂ図
に示した加算器と同様に、第６図の継続セルは各ブロッ
クに於て必要なだけ何回でも使用することができる。
かも増分器としては論理的に冗長なゲーウを全て除去す
ることにより、第５図に示した増分器を構成することが
できる。これと同様の冗長ゲートの除去方法を用いて、
第３Ａ図の条件付き桁上げ加算器Ａを基に構成したもの
が第６図に示した増分器である。第３Ａ図及び第３Ｂ図
に示した加算器と同様に、第６図の継続セルは各ブロッ
クに於て必要なだけ何回でも使用することができる。
第７図は条件付き桁上げ加算器Ｂの高速桁上げ方式を用
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（力入力は”０′°にセットされており、桁上げ信号
は”１″″にセットされている。
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（力入力は”０′°にセットされており、桁上げ信号
は”１″″にセットされている。
この実施例に於ては 桁上げ入力は「イネーブル」とし
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて“０゛′が与えら
れているのである）。各出力セルは３状態バツフア３０
を備えており、対応するゲート４０によりイネーブルと
される。最初の４行の論理素子により、８ビツト人力Ａ
（７）〜ＡｆｆＯ）のうち、１′となっている最上位ビ
ットに対応するバッファ３０のみがイネーブルされるこ
とが保証されている。各出力セルの各３状態バツフア３
０への入力は各演算子入力のビット番号に対応する適切
に２進重み付けされた信号と結線されている。この様に
、各３状態バツフア３０は並列接続された３個のバッフ
ァで構成されており、３ビツト出力の３本のエンコード
出力線を形成している。各３状態バツフア３０のイネー
ブル時の出力の設定は、Ａ（０）桁は０，０．０に、Ａ
（１１桁は０゜０．１に、等々、Ａ（７）桁の１．１．
１に至る迄セットされている。そして各３状態バツフア
への３ビツト入力のうち栗下位の入力に対応する８個の
ノくツファ（各桁から１つずつ）の出力は共通接続され
エンコード（０）出力を形成し、中間重み付けされた（
すなわち重み２）入力に対応する８個のバッファ（各桁
から１つずつ）は共通接続されエンコード（１）出力を
形成し、そして最上位入力に対応する８個のバッファ（
各桁から１つずつ）は共通接続されエンコード（２）出
力を形成している。そしてこれら３本のエンコード・ラ
インは８ピット−３ビツト・エンコーダ機能を実行する
ための適切に重み付けされた出力を供給し、適切にイネ
ーブル望の優先順位を示す数を供給する。上記した増分
器と同様にして、各ピットに対して適切な数の３状態バ
ツフアを追加することに加えて、冗長ケー友 ト除却の技法により、＠３Ａ図に示した条件付き桁上げ
加算器Ａを基に第８図に示したプライオリティ・エンコ
ーダを構成することができる。この場合にも、第８図に
示した継続セルは各ブロックに於て必要に応じて何回も
使用できる。
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて“０゛′が与えら
れているのである）。各出力セルは３状態バツフア３０
を備えており、対応するゲート４０によりイネーブルと
される。最初の４行の論理素子により、８ビツト人力Ａ
（７）〜ＡｆｆＯ）のうち、１′となっている最上位ビ
ットに対応するバッファ３０のみがイネーブルされるこ
とが保証されている。各出力セルの各３状態バツフア３
０への入力は各演算子入力のビット番号に対応する適切
に２進重み付けされた信号と結線されている。この様に
、各３状態バツフア３０は並列接続された３個のバッフ
ァで構成されており、３ビツト出力の３本のエンコード
出力線を形成している。各３状態バツフア３０のイネー
ブル時の出力の設定は、Ａ（０）桁は０，０．０に、Ａ
（１１桁は０゜０．１に、等々、Ａ（７）桁の１．１．
１に至る迄セットされている。そして各３状態バツフア
への３ビツト入力のうち栗下位の入力に対応する８個の
ノくツファ（各桁から１つずつ）の出力は共通接続され
エンコード（０）出力を形成し、中間重み付けされた（
すなわち重み２）入力に対応する８個のバッファ（各桁
から１つずつ）は共通接続されエンコード（１）出力を
形成し、そして最上位入力に対応する８個のバッファ（
各桁から１つずつ）は共通接続されエンコード（２）出
力を形成している。そしてこれら３本のエンコード・ラ
インは８ピット−３ビツト・エンコーダ機能を実行する
ための適切に重み付けされた出力を供給し、適切にイネ
ーブル望の優先順位を示す数を供給する。上記した増分
器と同様にして、各ピットに対して適切な数の３状態バ
ツフアを追加することに加えて、冗長ケー友 ト除却の技法により、＠３Ａ図に示した条件付き桁上げ
加算器Ａを基に第８図に示したプライオリティ・エンコ
ーダを構成することができる。この場合にも、第８図に
示した継続セルは各ブロックに於て必要に応じて何回も
使用できる。
第１図は従来技術にかかるリップル・アダーの１ビツト
分を示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３Ａ図は本発明の高速桁上げ方
式を用いた加算器を示す回路図、第３Ｂ図は第３Ａ図の
加算器のビット長を拡張した場合の構成を例示するブロ
ック図、第４図は本発明の高速桁上げ方式を用いた別の
加算器を示す回路図、第５図及び第６図は本発明の高速
桁上げ方式を用いた増分器を示す回路図、第７図及び第
８図は本発明の高速桁上げ方式を用いたプライオリティ
・エンコーダを示す回路図であるっＡ、 Ｂ ：オペラ
ンド、 Ｄ：和、 Ｃｉｎ：桁上げ入力、 Ｃｏｕｔ ：桁上げ出力手 続 補 正 書 平成２年１２月２８８
分を示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３Ａ図は本発明の高速桁上げ方
式を用いた加算器を示す回路図、第３Ｂ図は第３Ａ図の
加算器のビット長を拡張した場合の構成を例示するブロ
ック図、第４図は本発明の高速桁上げ方式を用いた別の
加算器を示す回路図、第５図及び第６図は本発明の高速
桁上げ方式を用いた増分器を示す回路図、第７図及び第
８図は本発明の高速桁上げ方式を用いたプライオリティ
・エンコーダを示す回路図であるっＡ、 Ｂ ：オペラ
ンド、 Ｄ：和、 Ｃｉｎ：桁上げ入力、 Ｃｏｕｔ ：桁上げ出力手 続 補 正 書 平成２年１２月２８８
Claims (1)
- 【特許請求の範囲】 ２つのＮ桁のオペランドを加算する加算回路において、 下記の（Ａ）ないし（Ｃ）： （Ａ）複数の第１のセル手段を有する１つの入力行：前
記第１のセル手段の各々は前記２つのオペランドからの
桁の第１の対を受け入れて、複数の第１の論理出力信号
を後続の行中の隣接するセル手段に与える； （Ｂ）複数の第２、第３、第４のセル手段を有する複数
の中間行： （Ｂ−１）前記第２のセル手段は直前の行中の隣接する
セル手段からの論理出力信号の内の選択されたものを自
行中の隣接するセル手段へ渡し、前記直前の行中の前記
隣接するセル手段からの論理出力信号の内の選択された
ものを後続の行中の隣接するセル手段へ渡す； （Ｂ−２）前記第３のセル手段は直前の行中の隣接する
セル手段からの論理出力信号の内の選択されたものを後
続の行中の隣接するセル手段へ渡し、前記直前の行中の
前記隣接するセル手段からの論理出力信号の内の選択さ
れたものと自行中の隣接するセル手段からの前記論理出
力信号の内の選択されたものを組み合わせて、第１の桁
上げの出力信号の対を後続の行中の隣接するセル手段に
与える； （Ｂ−３）前記第４のセル手段は直前の行中の隣接する
セルからの論理出力信号の内の選択されたものを後続の
行中の隣接するセル手段へ渡す； （Ｃ）複数の第５のセル手段を有する１つの出力行：前
記第５のセル手段は先行する行中の隣接するセル手段か
らの選択された論理出力信号と第２の桁上げの入力信号
とを組み合わせて最終的な合計された桁出力を生成する
； を設け、 前記複数の中間行は前記入力行と前記出力行との間に結
合され、 １番目の中間行においては、前記第２、第３、及び第４
のセル手段の内の選択されたものがＲポジション毎に繰
り返されるように配置されており、前記１番目の中間行
に結合された２番目の中間行においては、前記第２、第
３、及び第４のセル手段の内の選択されたものがＳポジ
ション毎に繰り返されるように配置されており、 前記２番目の中間行に結合された３番目の中間行におい
ては、前記第２、第３、及び第４のセル手段の内の選択
されたものがＴポジション毎に繰り返されるように配置
されており、 前記繰り返しの長さ（Ｒ、Ｓ、Ｔ）は中間行の番号が１
つ大きくなる毎に２倍になる幾何数列を形成する ことを特徴とする加算回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41080782A | 1982-08-23 | 1982-08-23 | |
| US410807 | 1982-08-23 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Division JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228122A true JPH03228122A (ja) | 1991-10-09 |
| JPH0467211B2 JPH0467211B2 (ja) | 1992-10-27 |
Family
ID=23626312
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (6) | JPS5957343A (ja) |
| DE (1) | DE3326388A1 (ja) |
| GB (3) | GB2130771B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357457A (en) * | 1992-07-30 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Adder with carry look ahead circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | ２入力加算器 |
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| DE58909280D1 (de) * | 1988-07-29 | 1995-07-13 | Siemens Ag | Carry-select-Addierer. |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| US6527748B1 (en) | 1998-08-17 | 2003-03-04 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
| US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
| DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| GB1143886A (ja) * | 1966-10-13 | |||
| GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
| GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
-
1983
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357457A (en) * | 1992-07-30 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Adder with carry look ahead circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03228121A (ja) | 1991-10-09 |
| GB8306208D0 (en) | 1983-04-13 |
| JPH0366693B2 (ja) | 1991-10-18 |
| GB2130771A (en) | 1984-06-06 |
| JPH0450614B2 (ja) | 1992-08-14 |
| GB2127187A (en) | 1984-04-04 |
| JPS5957343A (ja) | 1984-04-02 |
| GB8330888D0 (en) | 1983-12-29 |
| DE3326388C2 (ja) | 1993-04-01 |
| DE3326388A1 (de) | 1984-02-23 |
| JPH0450615B2 (ja) | 1992-08-14 |
| JPH03229321A (ja) | 1991-10-11 |
| GB2130774B (en) | 1986-02-12 |
| JPH0467211B2 (ja) | 1992-10-27 |
| GB2130774A (en) | 1984-06-06 |
| JPH03228120A (ja) | 1991-10-09 |
| GB2127187B (en) | 1986-03-05 |
| GB8330889D0 (en) | 1983-12-29 |
| JPH0467213B2 (ja) | 1992-10-27 |
| JPH0467212B2 (ja) | 1992-10-27 |
| GB2130771B (en) | 1986-02-12 |
| JPH03229320A (ja) | 1991-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4623982A (en) | Conditional carry techniques for digital processors | |
| JP3244506B2 (ja) | 小型乗算器 | |
| US6269386B1 (en) | 3X adder | |
| EP0849663B1 (en) | Conditional sum adder using pass-transistor logic | |
| JP3556950B2 (ja) | 高速算術演算装置のけた上げ先見加算器段の数を減少させる構造及び方法 | |
| JPH0573269A (ja) | 加算器 | |
| Neeraja et al. | Design of an area efficient braun multiplier using high speed parallel prefix adder in cadence | |
| US3842250A (en) | Circuit for implementing rounding in add/subtract logic networks | |
| US7024445B2 (en) | Method and apparatus for use in booth-encoded multiplication | |
| JPH0467213B2 (ja) | ||
| US10025557B2 (en) | 8x8 binary digital multiplier | |
| Castellanos et al. | Compressor trees for decimal partial product reduction | |
| JP3741280B2 (ja) | 桁上げ先見回路およびこれを用いた加算回路 | |
| Ykuntam et al. | Design of 32-bit carry select adder with reduced area | |
| JPS6261120A (ja) | けた上げ選択加算器 | |
| US5978826A (en) | Adder with even/odd 1-bit adder cells | |
| US7277909B2 (en) | High speed adder | |
| JP2608600B2 (ja) | ２つの数の和のパリティビットの計算装置 | |
| JP2563473B2 (ja) | ２進演算器 | |
| JP2991788B2 (ja) | 復号器 | |
| JP3199196B2 (ja) | ５入力加算器 | |
| Veeramachaneni | Design of efficient VLSI arithmetic circuits | |
| Jui et al. | Efficient algorithm and hardware implementation of 3N for arithmetic and for radix-8 encodings | |
| JP2563467B2 (ja) | ２進演算器 | |
| JP2508041B2 (ja) | インクリメント回路 |