JPH0438018A - 中継回路のエラー検出方式 - Google Patents
中継回路のエラー検出方式Info
- Publication number
- JPH0438018A JPH0438018A JP14575590A JP14575590A JPH0438018A JP H0438018 A JPH0438018 A JP H0438018A JP 14575590 A JP14575590 A JP 14575590A JP 14575590 A JP14575590 A JP 14575590A JP H0438018 A JPH0438018 A JP H0438018A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- bit
- circuit
- signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中継回路のエラー検出方式、特に、複数ビット
の信号を中継し新たにパリティｂｉｔを生成する回路に
おける中継回路のエラー検出方式に関する。
の信号を中継し新たにパリティｂｉｔを生成する回路に
おける中継回路のエラー検出方式に関する。
従来この種のエラー検出、パリティｂｉｔ生 成は、例
えば、Ｌ ｂｉｔの信号Ｓ１〜Ｓ（とそのパリティＰｏ
を入力し、ｊ ｂｉｔの信号Ｓｌ〜Ｓｊとそのパリティ
Ｐｌ、に−ｊｂｉｔの信号Ｓｊや１〜Ｓｍとそのパリテ
ィＰ２ 、 Ｌ −ｋ ｂｉｔの信号Ｓ１＋１〜Ｓεと
そのパリティＰ３を出力する中継回路の場合、第３図の
ように人力信号のエラー検出はｔｂｉｔの信号Ｓ１〜Ｓ
ＥとパリティＰｏのパリティチェックをＥｘ、ＯＲ回路
２−５で行ない、その結果をエラー情報格納レジスタ２
−６に格納し、一方中継、出力信号のパリティは、Ｓ１
〜ＳｔをＳ１〜Ｓ、、Ｓ）や、〜ｓｉｔ、ｓい、〜Ｓε
に分け、バリテ４ ｂｉｔ生成用Ｅｘ．ＯＲ回路２−２
゜２−３．２−４によって生成し、それぞれのパリティ
Ｐ、、Ｐ２．ｐ、を付加して出力していた。
えば、Ｌ ｂｉｔの信号Ｓ１〜Ｓ（とそのパリティＰｏ
を入力し、ｊ ｂｉｔの信号Ｓｌ〜Ｓｊとそのパリティ
Ｐｌ、に−ｊｂｉｔの信号Ｓｊや１〜Ｓｍとそのパリテ
ィＰ２ 、 Ｌ −ｋ ｂｉｔの信号Ｓ１＋１〜Ｓεと
そのパリティＰ３を出力する中継回路の場合、第３図の
ように人力信号のエラー検出はｔｂｉｔの信号Ｓ１〜Ｓ
ＥとパリティＰｏのパリティチェックをＥｘ、ＯＲ回路
２−５で行ない、その結果をエラー情報格納レジスタ２
−６に格納し、一方中継、出力信号のパリティは、Ｓ１
〜ＳｔをＳ１〜Ｓ、、Ｓ）や、〜ｓｉｔ、ｓい、〜Ｓε
に分け、バリテ４ ｂｉｔ生成用Ｅｘ．ＯＲ回路２−２
゜２−３．２−４によって生成し、それぞれのパリティ
Ｐ、、Ｐ２．ｐ、を付加して出力していた。
第４図は第３図に示す従来例の詳細を示す回路図であり
、信号１０ｂｉｔ＋パリテイの例を示す。
、信号１０ｂｉｔ＋パリテイの例を示す。
上述した従来の中継回路のエラー検出方式は、入力信号
のパリティチェックに使用するＥｘ、ＯＲ回路２−５と
、中継、出力信号のパリティｂｉｔ生成に使用するＥｘ
、ＯＲ回路２−２．２−３゜２−４を別々に持っている
ためゲート数が多くなり、特に入力信号Ｓｌ〜Ｓｊのｂ
ｉｔ数Ｇが多くなると、Ｅｘ、ＯＲ回路２−５に必要な
ゲート数が飛躍的に増大するので、消費電力の増加やゲ
ートの故障等による回路誤動作の確率が高くなる等の欠
点がある。
のパリティチェックに使用するＥｘ、ＯＲ回路２−５と
、中継、出力信号のパリティｂｉｔ生成に使用するＥｘ
、ＯＲ回路２−２．２−３゜２−４を別々に持っている
ためゲート数が多くなり、特に入力信号Ｓｌ〜Ｓｊのｂ
ｉｔ数Ｇが多くなると、Ｅｘ、ＯＲ回路２−５に必要な
ゲート数が飛躍的に増大するので、消費電力の増加やゲ
ートの故障等による回路誤動作の確率が高くなる等の欠
点がある。
本発明の中継回路のエラー検出方式は、中継。
出力信号のパリティｂｉｔを生成するＥｘ、ＯＲ回路と
、そのＥｘ、ＯＲ回路の出力と入力信号のパリティｂｉ
ｔのＥｘ、ＯＲによって入力信号のパリティチェックを
行なうＥｘ、ＯＲ回路を有している。
、そのＥｘ、ＯＲ回路の出力と入力信号のパリティｂｉ
ｔのＥｘ、ＯＲによって入力信号のパリティチェックを
行なうＥｘ、ＯＲ回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図中１−１は入力信号８１〜ＳＬ及びパリティＰｏを格
納するレジスタ、１−２．１−３．１−４はそれぞれ中
継出力信号８１〜ＳＪ 、ＳＪ＋１〜Ｓｋ、Ｓｋや１〜
Ｓεのパリティｂｉｔを生成するＥｘ、ＯＲ回路、１−
５は入力信号及びアリティｂｉｔのパリティチェックに
使用するＥｘ、ＯＲ回路、１−６はＥｘ、ＯＲ回路１−
５の出力を格納する入力信号エラー情報格納レジスタで
ある。
納するレジスタ、１−２．１−３．１−４はそれぞれ中
継出力信号８１〜ＳＪ 、ＳＪ＋１〜Ｓｋ、Ｓｋや１〜
Ｓεのパリティｂｉｔを生成するＥｘ、ＯＲ回路、１−
５は入力信号及びアリティｂｉｔのパリティチェックに
使用するＥｘ、ＯＲ回路、１−６はＥｘ、ＯＲ回路１−
５の出力を格納する入力信号エラー情報格納レジスタで
ある。
入力信号Ｓ１〜Ｓｊ及びパリティｂｉｔＰｏはレジスタ
１−１に格納され、入力信号Ｓ１〜ＳｊはＳｌ〜ｓ、、
ＳＪ＋１〜Ｓｋ、Ｓい、〜Ｓｉに分けられて出力される
が、このときパリティｂｉｔ生成Ｅｘ、ＯＲ回路１−２
．１−３．１−４によって生成したパリティｂｉｔ Ｐ
ｌ 、 Ｐ２ 、 Ｐ３がそれぞれの出力信号に付加さ
れる。
１−１に格納され、入力信号Ｓ１〜ＳｊはＳｌ〜ｓ、、
ＳＪ＋１〜Ｓｋ、Ｓい、〜Ｓｉに分けられて出力される
が、このときパリティｂｉｔ生成Ｅｘ、ＯＲ回路１−２
．１−３．１−４によって生成したパリティｂｉｔ Ｐ
ｌ 、 Ｐ２ 、 Ｐ３がそれぞれの出力信号に付加さ
れる。
一方、パリティチェック実施Ｅｘ、ＯＲ回路１−５は、
パリティｂｉｔ生成Ｅｘ、ＯＲ回路１−２１−３．１−
４の出力と、入力信号のパリティｂｉｔＰ、）の計４
ｂｉｔのＥｘ、・ＯＲによってパリティチェックを行な
い、その結果を入力信号エラー情報格納レジスタ１−６
に格納する。
パリティｂｉｔ生成Ｅｘ、ＯＲ回路１−２１−３．１−
４の出力と、入力信号のパリティｂｉｔＰ、）の計４
ｂｉｔのＥｘ、・ＯＲによってパリティチェックを行な
い、その結果を入力信号エラー情報格納レジスタ１−６
に格納する。
第２図は第１図に示す本発明の詳細を示す回路図であり
、信号１０ｂｉｔ＋パリテイの例を示す。
、信号１０ｂｉｔ＋パリテイの例を示す。
以上説明したように本発明は、入力された信号ｂｉｔと
パリティｂｉｔのパリティチェックの実施に使用するＥ
ｘ、ＯＲ回路の一部を、入力信号の中継、出力の際に付
加するパリティｂｉｔの生成の際に使用するＥｘ、ＯＲ
回路と共有することにより、ゲート数を削減することが
でき、特に入力信号のｂｉｔ数が多い場合、使用するゲ
ート数の大幅削減により消費電力を低減し信頼性を向上
することができる。
パリティｂｉｔのパリティチェックの実施に使用するＥ
ｘ、ＯＲ回路の一部を、入力信号の中継、出力の際に付
加するパリティｂｉｔの生成の際に使用するＥｘ、ＯＲ
回路と共有することにより、ゲート数を削減することが
でき、特に入力信号のｂｉｔ数が多い場合、使用するゲ
ート数の大幅削減により消費電力を低減し信頼性を向上
することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の詳細を示す回路図、第３図は従来の一例を示す
ブロック図、第４図は第３図の詳細を示す回路図である
。 １−１・・・入力信号、パリティ格納レジスタ、１−２
〜１−４・・・中継出力信号パリティ生成Ｅｘ。 ＯＲ回路、１−５・・・入カ信号パリティチェックＥｘ
、ＯＲ回路、１−６・・・入力信号エラー情報格納レジ
スタ、２−１・・・入カ信号、パリティ格納レジスタ、
２−２へ２−４・・・中継出方信号パリティ生成Ｅｘ、
ＯＲ回路、２−５・・・入力信号パリティチェックＥｘ
、ＯＲ回路、２−６・・・入力信号エラー情報格納レジ
スタ。
第１図の詳細を示す回路図、第３図は従来の一例を示す
ブロック図、第４図は第３図の詳細を示す回路図である
。 １−１・・・入力信号、パリティ格納レジスタ、１−２
〜１−４・・・中継出力信号パリティ生成Ｅｘ。 ＯＲ回路、１−５・・・入カ信号パリティチェックＥｘ
、ＯＲ回路、１−６・・・入力信号エラー情報格納レジ
スタ、２−１・・・入カ信号、パリティ格納レジスタ、
２−２へ２−４・・・中継出方信号パリティ生成Ｅｘ、
ＯＲ回路、２−５・・・入力信号パリティチェックＥｘ
、ＯＲ回路、２−６・・・入力信号エラー情報格納レジ
スタ。
Claims (1)
- 複数ビットの信号と、該信号の全ビットの排他的論理
和（以下Ｅｘ．ＯＲという）によって得られるビット（
以下パリテイｂｉｔ又はパリテイという）を入力し、該
信号ビットにパリテイｂｉｔを加えた全ビットをＥｘ．
ＯＲしてエラー検出（以下パリテイチェックという）を
するとともに、該信号ビットの中継を行ない、その際に
新たにパリテイｂｉｔを生成し、信号ビットに付加して
出力する中継回路のエラー検出方式において、入力され
た信号ビットとパリテイｂｉｔのパリテイチェックの際
に使用するＥｘ．ＯＲ回路の一部を、該信号の中継、出
力の際に付加するパリテイｂｉｔの生成に使用するＥｘ
．ＯＲ回路と共有することを特徴とする中継回路のエラ
ー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575590A JPH0438018A (ja) | 1990-06-04 | 1990-06-04 | 中継回路のエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575590A JPH0438018A (ja) | 1990-06-04 | 1990-06-04 | 中継回路のエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438018A true JPH0438018A (ja) | 1992-02-07 |
Family
ID=15392409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14575590A Pending JPH0438018A (ja) | 1990-06-04 | 1990-06-04 | 中継回路のエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173359A (ja) * | 2005-12-20 | 2007-07-05 | Fdk Corp | トランス |
| JP2008171880A (ja) * | 2007-01-09 | 2008-07-24 | Fdk Corp | トランス |
| JP2009026915A (ja) * | 2007-07-19 | 2009-02-05 | Fdk Corp | トランス |
-
1990
- 1990-06-04 JP JP14575590A patent/JPH0438018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173359A (ja) * | 2005-12-20 | 2007-07-05 | Fdk Corp | トランス |
| JP2008171880A (ja) * | 2007-01-09 | 2008-07-24 | Fdk Corp | トランス |
| JP2009026915A (ja) * | 2007-07-19 | 2009-02-05 | Fdk Corp | トランス |
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