JPH0193827A - 割り込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、割り込み回路に関し、特にマイクロコンピュ
ータに内臓され、マイクロコンピュータ外部の割り込み
信号を処理する割り込み回路に関する。

従来の技術 マイクロコンピュータ、特にＲＯＭ、ＲＡＭを１チツプ
に取り入れたシングル・チップ・マイクロコンピュータ
においては、外部機器を制御する際、これら制御機器か
らの応答信号を割り込み信号として処理することが頻繁
に行われる。これら多くの割り込み信号をひとつのマイ
クロコンピュータで処理するために、マイクロコンピュ
ータハ、外部割り込み端子を数本備えていることが多い
。

この場合、各割り込み端子に対応する割り込み回路は、
多様な信号に対処すべく、割り込み信号の立上がりエツ
ジ検出、立下がりエツジ検出、更に両エツジ検出のうち
どれかのモードに固定又は選択が可能となっているもの
がある。

第４図に、従来の両エツジ検出モードの割り込み回路の
回路図例を示す。第４図に示す両エッジ検出モードの割
り込み回路は、割り込み入力端子へと、その入力端子Ａ
に入力が接続されたエツジ検出回路Ｂと、その検出回路
Ｂの出力に接続された割り込み要求フラグ回路Ｃと、そ
の要求フラグ回路Ｃに接続された割り込みベクター・ア
ドレス制御回路りとを具備している。

エツジ検出回路Ｂは、割り込み入力端子Ａに入力が接続
されたデイレイ回路１とインバータ２とを具備して、更
に、デイレイ回路１の出力には別のインバータ３が接続
されている。デイレイ回路１とインバータ２との出力は
、ＮＡＮＤ回路４の入力に接続され、割り込み入力端子
Ａとインパーク３の出力にＮＡＮＤ回路５の入力が接続
されている。それらＮ　Ａ　Ｎ　Ｄ回路４及び５の出力
は、ＮＡＮＤ回路６に入力に接続され、そのＮＡＮＤ回
路６の出力が割り込み要求フラグ回路Ｃに接続されてい
る。

第５図は、第４図の割り込み回路の各ノードの信号波形
を示す。第４図の割り込み回路では、第５図（ｉ）に示
すような入力端子Ａの信号を、デイレイ回路１が遅延し
て第５図（ｊ）に示すような信号を出力する。それら２
つの信号から、インバータ２及び３並びにＮＡＮＤ回路
４及び５は、第５図（資）及び（１）に示すような信号
を出力し、ＮＡＮＤ回路６５は、第５図（ホ）に示すよ
うな信号を出力する。

すなわち、第５図（］）に示すような入力端子Ａの信号
の波形立上がり並びに立ち下がりに対して、第５図に）
に示すような同一の割り込み要求パルスを発生し、同一
の割り込み要求フラグ回路Ｃをセットすることで、割り
込みベクター・アドレスを制御回路りにより発生し、割
り込み処理を実行していた。

発明が解決しようとする問題点 上述した従来の割り込み回路では、１本の外部割り込み
端子を使用して、両エツジ検出を行った際、割り込み信
号の立上がりと立下がりで同一の割り込み要求フラグが
セットされるため、その割り込みが、立上がりエツジに
よるものか、または立下がりエツジによるものかの判別
が不可能である。

そこで、本発明は、外部割り込み端子を介しての割り込
み信号の立上がりと立下がりとを判別可能な割り込み回
路を提供せんとするものである。

問題点を解決するための手段 マイクロコンピュータに内臓する本発明による割り込み
回路は、割り込み入力端子と、該割り込み入力端子に入
力された信号の立上がりエツジ並びに立下がりエツジを
検出するエツジ検出回路と、該エツジ検出回路の立上が
りエツジ検出信号を入力信号とする第１の割り込み要求
フラグ回路と、前記エツジ検出回路の立下がりエツジ検
出信号を入力信号とする第２の割り込み要求フラグ回路
と、前記第１並びに第２の割り込み要求フラグ回路の出
力信号の論理和を入力信号とする割り込みベクター・ア
ドレス制御回路とを具備したことを特徴とする。

作用 上述した本発明による割り込み回路は、立上がりエツジ
検出時と、立下がりエツジ検出時とに、それぞれ独立し
た割り込み要求フラグをセットすることにより、どちら
のモードによる割り込みかが判別できる。

実施例 次に、本発明による割り込み回路の実施例を添付図面を
参照に説明する。

第１図は、本発明による割り込み回路の回路図例である
。また、第２図は、第１図の割り込み回路の各ノードの
信号波形を示す。

第１図に示す割り込み回路は、割り込み入力端子Ａと、
その入力端子Ａに入力が接続された工７ジ検出回路Ｂと
、その検出回路Ｂの第１の出力に接続された第１の割り
込み要求フラグ回路Ｃ１と、検出回路Ｂの第２の出力に
接続された第２の割り込み要求フラグ回路Ｃ２と、２つ
の割り込み要求フラグ回路Ｃ１及びＣ２の出力をＯＲ回
路９を介して受ける割り込みベクター・アドレス制御回
路りとを具備する。

エツジ検出回路Ｂは、割り込み入力端子Ａに入力が接続
されたデイレイ回路１とインバータ２とを具備して、更
に、デイレイ回路１の出力には別のインバータ３が接続
されている。デイレイ回路１とインバータ２との出力は
、ＮＡＮＤ回路４の入力に接続され、割り込み入力端子
Ａとインバータ３の出力とはＮＡＮＤ回路５の入力に接
続されている。それらＮＡＮ’Ｄ回路４及び５の出力は
、それぞれインバータ７及び８を介して、２つの割り込
み要求フラグ回路Ｃ１及びＣ２の入力にそれぞれ接続さ
れている。

まず、第２図（ｉ）に示すような外部割り込み信号が立
ち上がった場合、エツジ検出回路Ｂ内のデイレイ回路１
が第２図（Ｊ）に示すように遅延し、そのデイレイ回路
１によるデイレイ時間をパルス幅とする第２図（ｎ）に
示すようなパルスをインバータ６が出力する。このパル
ス（ｎ）により、第１の割り込み要求フラグ回路Ｃ１が
セットされる。前記フラグ回路Ｃ１のセットにより割り
込みベクター・アドレスが回路りより発生され割り込み
処理を実行する。この際割り込み処理ルーチンの最初に
割り込み要求フラグ回路ＣＩ及びＣ２をチエツクするこ
とにより、第１の割り込み要求フラグ回路Ｃ１のみがセ
ットされていることから、立上がりエツジによる割り込
みであったことが判別できる。

同様にして、外部割り込み信号が立下がった場合は、イ
ンバータ７が、第２図（０）に示すようなパルスを出力
し、第２の割り込み要求フラグ回路Ｃ２がセットされる
ことから、立下がりエツジによる割り込みであったこと
が判別できる。

第３図に本発明の他の実施例の回路図を示す。

なお、第１図の実施例と同様な部分には同一の参照番号
を付して説明を省略する。

第３図に示す実施例において、割り込みベクター・アド
レス制御回路りは、ベクター・アドレスを発生する際、
第１並びに第２の割り込み要求フラグ回路Ｃ１、Ｃ２出
力信号により各々割り込み要求に応じたベクター・アド
レスを修飾する。

この場合、立上がりエツジによる割り込み時と、立下が
りエツジによる割り込み時で、別のベクター・アドレス
が発生されるため、それぞれの割り込みの判別が可能と
なる。

発明の詳細 な説明したように本発明は、ひとつの両エツジ割り込み
検出回路に、２つの割り込み要求フラグ回路を備え、立
上がりエツジによる割り込みと、立下がりエツジによる
割り込みを、それぞれ独立した割り込みと見なすことに
より、立上がりエツジ割り込みと、立下がりエツジ割り
込みを少ない付加回路により判別できる効果がある。。

【図面の簡単な説明】

第１図は、本発明による割り込み回路の１つの実施例の
回路図、 第２図は、第１図に示す割り込み回路の各ノードの信号
波形図、 第３図は、本発明による割り込み回路の別の実施例の回
路図、 第４図は、従来の両エツジ割り込み回路の１つの例を示
す回路図、 第５図は、第４図に示す割り込み回路の各ノードの信号
波形図である。 〔主な参照番号〕 Ａ・・・割り込み入力端子 Ｂ・・・エツジ検出回路 Ｃ・・・割り込み要求フラグ回路 Ｃ１・・・第１の割り込み要求フラグ回路Ｃ２・・・第
２の割り込み要求フラグ回路Ｄ・・・割り込みベクター
・アドレス制御回路１・・・デイレイ回路 ２．３．７．８・・・インバータ ４．５．６・・・ＮＡＮＤ回路 ９・・ＯＲ回路

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータに内臓する割り込み回路にして、
   割り込み入力端子と、該割り込み入力端子に入力された
   信号の立上がりエッジ並びに立下がりエッジを検出する
   エッジ検出回路と、該エッジ検出回路の立上がりエッジ
   検出信号を入力信号とする第１の割り込み要求フラグ回
   路と、前記エッジ検出回路の立下がりエッジ検出信号を
   入力信号とする第２の割り込み要求フラグ回路と、前記
   第１並びに第２の割り込み要求フラグ回路の出力信号の
   論理和を入力信号とする割り込みベクター・アドレス制
   御回路とを具備したことを特徴とする割り込み回路。