JPH03282948A - タグキャッシュ制御回路 - Google Patents
タグキャッシュ制御回路Info
- Publication number
- JPH03282948A JPH03282948A JP2084228A JP8422890A JPH03282948A JP H03282948 A JPH03282948 A JP H03282948A JP 2084228 A JP2084228 A JP 2084228A JP 8422890 A JP8422890 A JP 8422890A JP H03282948 A JPH03282948 A JP H03282948A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- tag
- address
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000009977 dual effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は情報処理装置に関し、特にＣＰＵからのキャッ
シュアクセスおよびメモリバスからのキャッシュアクセ
スに対して、キャッシュのヒツト／ミスを判定するタグ
キャッシュ制御回路に関する。
シュアクセスおよびメモリバスからのキャッシュアクセ
スに対して、キャッシュのヒツト／ミスを判定するタグ
キャッシュ制御回路に関する。
［従来の技術］
従来、キャッシュに対してはＣＰＵアクセスとメモリバ
スアクセスがあるが、タグメモリはシングルボート構成
となっているので、どちらかのアクセスしか受けつけら
れないために、一方からのアクセスが発生すると、常に
他方からのアクセスとの調停をとる方式となっていた。
スアクセスがあるが、タグメモリはシングルボート構成
となっているので、どちらかのアクセスしか受けつけら
れないために、一方からのアクセスが発生すると、常に
他方からのアクセスとの調停をとる方式となっていた。
第３図はタグキャッシュ制御回路の従来例のブロック図
である。ＣＰＵおよびメモリバスからのアクセス（メモ
リリード／ライト信号１０１、ＣＰＵリード／ライト信
号１０４）はアービタ２３で調停される。そして調停結
果３０１によりマルチプレクサ３３でメモリタグアドレ
ス１０５またはＣＰＵタグアドレス１０６が選択され、
マルチプレクサ３４でメモリセットアドレス】０２また
はＣＰＵセットアドレス１０３が選択される。マルチプ
レクサ３４の出力３０３でタグメモリ３１からタグアド
レス３０４が出力され、これがマルチプレクサ３３の出
力３０２とヒツト判定回路３２で比較され、一致した場
合、ヒツト信号”３０５が出力される。
である。ＣＰＵおよびメモリバスからのアクセス（メモ
リリード／ライト信号１０１、ＣＰＵリード／ライト信
号１０４）はアービタ２３で調停される。そして調停結
果３０１によりマルチプレクサ３３でメモリタグアドレ
ス１０５またはＣＰＵタグアドレス１０６が選択され、
マルチプレクサ３４でメモリセットアドレス】０２また
はＣＰＵセットアドレス１０３が選択される。マルチプ
レクサ３４の出力３０３でタグメモリ３１からタグアド
レス３０４が出力され、これがマルチプレクサ３３の出
力３０２とヒツト判定回路３２で比較され、一致した場
合、ヒツト信号”３０５が出力される。
［発明が解決しようとする課題］
上述した従来のタグキャッシュ制御回路は、タグメモリ
がシングルボート構成となっているので、ＣＰＵアクセ
スとメモリバスアクセスのどちらかのアクセスしか受け
つけられないために、方からのアクセスが発生すると、
常に他方からのアクセスとの調停をとる方式となってお
り、相互にアクセスを遅延させるという欠点がある。
がシングルボート構成となっているので、ＣＰＵアクセ
スとメモリバスアクセスのどちらかのアクセスしか受け
つけられないために、方からのアクセスが発生すると、
常に他方からのアクセスとの調停をとる方式となってお
り、相互にアクセスを遅延させるという欠点がある。
［課題を解決するための手段］
本発明のタグキャッシュ制御回路は、
デュアルポート構成で、メモリセットアドレスおよびＣ
ＰＵセットアドレスによって選択されたセットのタグア
ドレスを双方向より同時に読出し可能なタグメモリと、 ＣＰＵとメモリバスからＣＰＵセットアドレスとメモリ
セットアドレスおよびタグメモリのリード／ライト信号
を入力し、通常はＣＰＵアクセス制御信号およびメモリ
アクセス制御信号を出力するが、ＣＰＵおよびメモリバ
スからのアクセスが競合した場合に限り、ＣＰＵセット
アドレスとメモリセットアドレスが一致し、かつＣＰｔ
Ｊおよびメモリバスからのリード／ライト信号が共にラ
イメモリバスからのリード／ライト信号で他方がリード
信号の場合には、ＣＰＵとメモリバスからのアクセスを
調停し、ＣＰＵアクセス制御信号またはメモリアクセス
制御信号を出力するアクセス制御回路と、 メモリアクセス制御信号によりメモリセットアドレスと
メモリリード／ライト信号をタグメモリに出力するメモ
リアドレス入力制御回路と、ＣＰＵアクセス制御信号に
よりＣＰＵセットアドレスとＣＰＵリード／ライト信号
をタグメモリに出力するＣＰＵアドレス入力制御回路と
、メモリバスより入力されたメモリタグアドレスとタグ
メモリより出力されたメモリタグアドレスを比較し、ヒ
ツト判定を行なうメモリヒツト判定回路と、 ＣＰＵより入力されたＣ Ｐ ｔＪタグアドレスとタグ
メモリより出力されたＣＰＵタグアドレスを比較し、ヒ
ツト判定を行なうＣＰＵヒツト判定回路とを有する。
ＰＵセットアドレスによって選択されたセットのタグア
ドレスを双方向より同時に読出し可能なタグメモリと、 ＣＰＵとメモリバスからＣＰＵセットアドレスとメモリ
セットアドレスおよびタグメモリのリード／ライト信号
を入力し、通常はＣＰＵアクセス制御信号およびメモリ
アクセス制御信号を出力するが、ＣＰＵおよびメモリバ
スからのアクセスが競合した場合に限り、ＣＰＵセット
アドレスとメモリセットアドレスが一致し、かつＣＰｔ
Ｊおよびメモリバスからのリード／ライト信号が共にラ
イメモリバスからのリード／ライト信号で他方がリード
信号の場合には、ＣＰＵとメモリバスからのアクセスを
調停し、ＣＰＵアクセス制御信号またはメモリアクセス
制御信号を出力するアクセス制御回路と、 メモリアクセス制御信号によりメモリセットアドレスと
メモリリード／ライト信号をタグメモリに出力するメモ
リアドレス入力制御回路と、ＣＰＵアクセス制御信号に
よりＣＰＵセットアドレスとＣＰＵリード／ライト信号
をタグメモリに出力するＣＰＵアドレス入力制御回路と
、メモリバスより入力されたメモリタグアドレスとタグ
メモリより出力されたメモリタグアドレスを比較し、ヒ
ツト判定を行なうメモリヒツト判定回路と、 ＣＰＵより入力されたＣ Ｐ ｔＪタグアドレスとタグ
メモリより出力されたＣＰＵタグアドレスを比較し、ヒ
ツト判定を行なうＣＰＵヒツト判定回路とを有する。
［作 用コ
タグメモリをデュアルポート構成とすることによって、
ＣＰＵよりのアクセスとメモリバスよりのアクセスを並
列処理することができ、キャツシュヒツト／ミス判定を
相互に遅延させない。
ＣＰＵよりのアクセスとメモリバスよりのアクセスを並
列処理することができ、キャツシュヒツト／ミス判定を
相互に遅延させない。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のタグキャッシュ制御回路の一実施例の
ブロック図で、本発明に関係する部分のみを表わしてい
る。
ブロック図で、本発明に関係する部分のみを表わしてい
る。
タグメモリ１はデュアルポート構成となっており、メモ
リアドレス入力制御回路５により制御されたメモリセッ
トアドレス２１０およびＣＰＵアドレス入力制御回路６
により制御されたＣＰＵセットアドレス２１２によって
選択されたセットのタグアドレスを双方向より同時にリ
ード可能である。
リアドレス入力制御回路５により制御されたメモリセッ
トアドレス２１０およびＣＰＵアドレス入力制御回路６
により制御されたＣＰＵセットアドレス２１２によって
選択されたセットのタグアドレスを双方向より同時にリ
ード可能である。
アドレスはＣＰＵより入力されるＣＰＵアドレスとメモ
リバスより入力されるメモリアドレスがある。この、そ
れぞれのアドレスはセットアドレスとタグアドレスに分
類される。このうち、ＣＰＵより入力されるＣＰＵセッ
トアドレス１０３とメモリバスより入力されるメモリセ
ットアドレス１０２は比較回路２に入力され、比較回路
２は比較結果を一致信号２０２として出力する。リード
／ライト信号はＣＰＵより入力されるＣＰＵリード／ラ
イト信号１０４と、メモリバスより入力されるメモリリ
ード／ライト信号１０１がある。ＣＰＵリード／ライト
信号１０４とメモリリード／ライト信号１０１はアービ
タ３に入力される。アービタ３はＣＰＵとメモリバスよ
りライトアクセスが競合した場合および、ＣＰＵとメモ
リバスの一方よりライトアクセスが、他方よりリードア
クセスが競合した場合にのみ、ＣＰＵアクセスとメモリ
バスアクセスの調停をとり、調停結果を切換信号２０１
として出力する。アクセス制御回路４は通常はＣＰＵア
クセス制御信号２０４とメモリアクセス制御信号２０３
を出力するが、切換信号２０１と一致信号２０２により
、ＣＰＵ−またはメモリバスの一方よりライトアクセス
が発生しており、かつ該ライトアクセスのアドレスに他
方よりリードアクセスまたはライトアクセスが発生して
いる場合にのみ、ＣＰＵアクセス制御信号２０４または
メモリアクセス制御信号２０３を出力する。ＣＰＵアド
レス入力制御回路６はＣＰＵアクセス制御信号２０４を
使用して、ＣＰＵセットアドレス１０３とＣＰＵリート
／ライト信号１０４を信号２１２と２１３にそれぞれ出
力してタグメモリ１への入力制御を実行する。メモリア
ドレス入力制御回路５はメモリアクセス制御信号２０３
を使用してメモリセットアドレス１０２とメモリリード
／ライト信号１０１をそれぞれ信号２１０と２１１に出
力してタグメモリ１への入力制御を実行する。タグメモ
リ１はデュアルポート構成となっているため、ＣＰＵよ
りのＣＰＵリードアクセスおよびメモリバスよりのメモ
リリードアクセスを処理可能となっている。ＣＰＵリー
ド時には、ＣＰＵリード／ライト信号２１３によりタグ
メモリ１にリードアクセスが開始され、タグメモリ１は
ＣＰＵセットアドレス２１２によりセット選択を行ない
、選択されたセットのタグアドレスをＣＰＵタグアドレ
ス２０６として出力する。また、該ＣＰＵリードアクセ
スと並行してメモリアクセスを処理することができ、メ
モリリード時には、メモリリード／ライト信号２１１に
よりリードアクセスが開始されて、タグメモリ１はメモ
リセットアドレス２１０によりセット選択を行ない、選
択されたセットのタグアドレスをメモリタグアドレス２
０５として出力する。ＣＰＵヒツト判定回路ＣＰＵより
入力されたＣＰＵタグアドレス１０６とタグメモリ１よ
り出力されたＣＰＵタグアドレス２０６を比較し、ヒツ
ト判定を行ない、ＣＰＵヒツト信号１０８を出力する。
リバスより入力されるメモリアドレスがある。この、そ
れぞれのアドレスはセットアドレスとタグアドレスに分
類される。このうち、ＣＰＵより入力されるＣＰＵセッ
トアドレス１０３とメモリバスより入力されるメモリセ
ットアドレス１０２は比較回路２に入力され、比較回路
２は比較結果を一致信号２０２として出力する。リード
／ライト信号はＣＰＵより入力されるＣＰＵリード／ラ
イト信号１０４と、メモリバスより入力されるメモリリ
ード／ライト信号１０１がある。ＣＰＵリード／ライト
信号１０４とメモリリード／ライト信号１０１はアービ
タ３に入力される。アービタ３はＣＰＵとメモリバスよ
りライトアクセスが競合した場合および、ＣＰＵとメモ
リバスの一方よりライトアクセスが、他方よりリードア
クセスが競合した場合にのみ、ＣＰＵアクセスとメモリ
バスアクセスの調停をとり、調停結果を切換信号２０１
として出力する。アクセス制御回路４は通常はＣＰＵア
クセス制御信号２０４とメモリアクセス制御信号２０３
を出力するが、切換信号２０１と一致信号２０２により
、ＣＰＵ−またはメモリバスの一方よりライトアクセス
が発生しており、かつ該ライトアクセスのアドレスに他
方よりリードアクセスまたはライトアクセスが発生して
いる場合にのみ、ＣＰＵアクセス制御信号２０４または
メモリアクセス制御信号２０３を出力する。ＣＰＵアド
レス入力制御回路６はＣＰＵアクセス制御信号２０４を
使用して、ＣＰＵセットアドレス１０３とＣＰＵリート
／ライト信号１０４を信号２１２と２１３にそれぞれ出
力してタグメモリ１への入力制御を実行する。メモリア
ドレス入力制御回路５はメモリアクセス制御信号２０３
を使用してメモリセットアドレス１０２とメモリリード
／ライト信号１０１をそれぞれ信号２１０と２１１に出
力してタグメモリ１への入力制御を実行する。タグメモ
リ１はデュアルポート構成となっているため、ＣＰＵよ
りのＣＰＵリードアクセスおよびメモリバスよりのメモ
リリードアクセスを処理可能となっている。ＣＰＵリー
ド時には、ＣＰＵリード／ライト信号２１３によりタグ
メモリ１にリードアクセスが開始され、タグメモリ１は
ＣＰＵセットアドレス２１２によりセット選択を行ない
、選択されたセットのタグアドレスをＣＰＵタグアドレ
ス２０６として出力する。また、該ＣＰＵリードアクセ
スと並行してメモリアクセスを処理することができ、メ
モリリード時には、メモリリード／ライト信号２１１に
よりリードアクセスが開始されて、タグメモリ１はメモ
リセットアドレス２１０によりセット選択を行ない、選
択されたセットのタグアドレスをメモリタグアドレス２
０５として出力する。ＣＰＵヒツト判定回路ＣＰＵより
入力されたＣＰＵタグアドレス１０６とタグメモリ１よ
り出力されたＣＰＵタグアドレス２０６を比較し、ヒツ
ト判定を行ない、ＣＰＵヒツト信号１０８を出力する。
メモリヒツト判定回路８はメモリバスより入力されたメ
モリタグアドレス１０５とタグメモリ１より出力された
メモリタグアドレス２０５を比較し、ヒツト判定を行な
い、メモリヒツト信号１０７を出力する。
モリタグアドレス１０５とタグメモリ１より出力された
メモリタグアドレス２０５を比較し、ヒツト判定を行な
い、メモリヒツト信号１０７を出力する。
第２図は本発明の第２の実施例のブロック図である。
本実施例−では、比較回路を使用せず、アービタ１３よ
りの出力信号であるＣＰＵアクセス切換信号２２２とメ
モリアクセス切換信号２２１をＣＰＬＩアドレス入力制
御回路６とメモリアドレス入力制御回路５にそれぞれ入
力する。
りの出力信号であるＣＰＵアクセス切換信号２２２とメ
モリアクセス切換信号２２１をＣＰＬＩアドレス入力制
御回路６とメモリアドレス入力制御回路５にそれぞれ入
力する。
第２の実施例では、ＣＰＵアドレスとメモリアドレスが
同じ可能性が高い場合に、比較回路２とアクセス制御回
路４による遅延が発生しないため、より高速処理が可能
となるという利点がある。
同じ可能性が高い場合に、比較回路２とアクセス制御回
路４による遅延が発生しないため、より高速処理が可能
となるという利点がある。
［発明の効果］
以上説明したように本発明は、タグメモリをデュアルポ
ート構成とすることにより、ＣＰＵアクセスとメモリバ
スアクセスを遅延させることなく、並列に処理を実行す
ることができ、それぞれのアクセスに対して処理を高速
化できる効果がある。
ート構成とすることにより、ＣＰＵアクセスとメモリバ
スアクセスを遅延させることなく、並列に処理を実行す
ることができ、それぞれのアクセスに対して処理を高速
化できる効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来例の
ブロック構成図である。 １・・・タグメモリ、 ２・・・比較回路、 ３、１３．２３・・・アービタ、 ４・・・アクセス制御回路、 ５・・・メモリアドレス入力制御回路、６・・・ＣＰＵ
アドレス入力制御回路、７・・・ｃｐｕヒツト判定回路
、 ８・・・メモリヒツト判定回路、 ０１ 、２１１・・・メモリリード／ライト信号、０２
、２１０・・・メモリセットアドレス、０３ 、２１
２・・・ＣＰＵセットアドレス、０４ 、２１３・・・
ＣＰＵリード／ライト信号、０５・・・メモリタグアド
レス、 ０６・・・ＣＰＵタグアドレス、 １０７・・・メモリヒツト信号、 １０８・・・ＣＰＵヒツト信号、 ２０１ 、３０１・・・切換信号、 ２０２・・・一致信号、 ２０３・・・メモリアクセス制御信号、２０４・＝ｃｐ
ｕアクセス制御信号、 ２０５・・・メモリタグアドレス出力信号、２０６・・
・ＣＰＵタグアドレス出力信号、３２・・・ヒツト判定
回路、 ３３、３４・・・マルチプレクサ、 ３０２・・・タグアドレス、 ３０３・・・セットアドレス、 ３０４・・・タグアドレス出力信号。
本発明の第２の実施例のブロック図、第３図は従来例の
ブロック構成図である。 １・・・タグメモリ、 ２・・・比較回路、 ３、１３．２３・・・アービタ、 ４・・・アクセス制御回路、 ５・・・メモリアドレス入力制御回路、６・・・ＣＰＵ
アドレス入力制御回路、７・・・ｃｐｕヒツト判定回路
、 ８・・・メモリヒツト判定回路、 ０１ 、２１１・・・メモリリード／ライト信号、０２
、２１０・・・メモリセットアドレス、０３ 、２１
２・・・ＣＰＵセットアドレス、０４ 、２１３・・・
ＣＰＵリード／ライト信号、０５・・・メモリタグアド
レス、 ０６・・・ＣＰＵタグアドレス、 １０７・・・メモリヒツト信号、 １０８・・・ＣＰＵヒツト信号、 ２０１ 、３０１・・・切換信号、 ２０２・・・一致信号、 ２０３・・・メモリアクセス制御信号、２０４・＝ｃｐ
ｕアクセス制御信号、 ２０５・・・メモリタグアドレス出力信号、２０６・・
・ＣＰＵタグアドレス出力信号、３２・・・ヒツト判定
回路、 ３３、３４・・・マルチプレクサ、 ３０２・・・タグアドレス、 ３０３・・・セットアドレス、 ３０４・・・タグアドレス出力信号。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵからのキャッシュアクセスおよびメモリバス
からのキャッシュアクセスに対して、キャッシュのヒッ
ト／ミスを判定するタグキャッシュ制御回路であつて、 デュアルポート構成で、メモリセットアドレスおよびＣ
ＰＵセットアドレスによって選択されたセットのタグア
ドレスを双方向より同時に読出し可能なタグメモリと、 ＣＰＵとメモリバスからＣＰＵセットアドレスとメモリ
セットアドレスおよびタグメモリのリード／ライト信号
を入力し、通常はＣＰＵアクセス制御信号およびメモリ
アクセス制御信号を出力するが、ＣＰＵおよびメモリバ
スからのアクセスが競合した場合に限り、ＣＰＵセット
アドレスとメモリセットアドレスが一致し、かつＣＰＵ
およびメモリバスからのリード／ライト信号が共にライ
ト信号か、一方がライト信号で他方がリード信号の場合
には、ＣＰＵとメモリバスからのアクセスを調停し、Ｃ
ＰＵアクセス制御信号またはメモリアクセス制御信号を
出力するアクセス制御回路と、 メモリアクセス制御信号によりメモリセットアドレスと
メモリリード／ライト信号をタグメモリに出力するメモ
リアドレス入力制御回路と、ＣＰＵアクセス制御信号に
よりＣＰＵセットアドレスとＣＰＵリード／ライト信号
をタグメモリに出力するＣＰＵアドレス入力制御回路と
、メモリバスより入力されたメモリタグアドレスとタグ
メモリより出力されたメモリタグアドレスを比較し、ヒ
ット判定を行なうメモリヒット判定回路と、 ＣＰＵより入力されたＣＰＵタグアドレスとタグメモリ
より出力されたＣＰＵタグアドレスを比較し、ヒット判
定を行なうＣＰＵヒット判定回路とを有するタグキャッ
シュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084228A JPH03282948A (ja) | 1990-03-30 | 1990-03-30 | タグキャッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084228A JPH03282948A (ja) | 1990-03-30 | 1990-03-30 | タグキャッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282948A true JPH03282948A (ja) | 1991-12-13 |
Family
ID=13824619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084228A Pending JPH03282948A (ja) | 1990-03-30 | 1990-03-30 | タグキャッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202128B1 (en) | 1998-03-11 | 2001-03-13 | International Business Machines Corporation | Method and system for pre-fetch cache interrogation using snoop port |
-
1990
- 1990-03-30 JP JP2084228A patent/JPH03282948A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202128B1 (en) | 1998-03-11 | 2001-03-13 | International Business Machines Corporation | Method and system for pre-fetch cache interrogation using snoop port |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5142682A (en) | Two-level priority arbiter generating a request to the second level before first-level arbitration is completed | |
| JP2002230977A (ja) | マルチポートメモリのアービタ装置及び半導体装置 | |
| JPH03282948A (ja) | タグキャッシュ制御回路 | |
| US20040034748A1 (en) | Memory device containing arbiter performing arbitration for bus access right | |
| JPH05181789A (ja) | ディジタル回路 | |
| KR100964154B1 (ko) | 듀얼 포트 메모리 및 듀얼 포트 메모리의 공유 뱅크 접근제어방법 | |
| JP2537526B2 (ja) | マルチプロセッサシステム | |
| JPH0330175B2 (ja) | ||
| JP3169878B2 (ja) | メモリ制御回路 | |
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JPH07182279A (ja) | バス調停回路 | |
| JPH04209053A (ja) | キャッシュシステム | |
| JPH03223949A (ja) | バス調停回路 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH0434629A (ja) | メモリアクセス制御装置のビジーチェック方式 | |
| JPH02307123A (ja) | 計算機 | |
| JPH0573416A (ja) | キヤツシユ制御回路 | |
| EP0284094A2 (en) | Tandem priority resolver | |
| JPH01258152A (ja) | メモリ制御装置 | |
| JPH0944459A (ja) | ネットワーク装置 | |
| JPH0784866A (ja) | メモリ制御回路 | |
| JPH02156351A (ja) | キャッシュメモリ装置 | |
| JPH086905A (ja) | マルチポートｒａｍのアクセス調停回路 | |
| JPS61165172A (ja) | メモリアクセス制御方式 | |
| JPH11184751A (ja) | メモリ制御回路及びメモリ装置 |