JPH0193845A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサに関する。より詳細には
、マイクロプロセッサの特にアドレス・バス・インタフ
ェース部の新規な構成に関する。

従来の技術 第２図は、従来のマイクロプロセッサにおけるメモリと
の間のインタフェースの構成を模式的に示す図である。

２１はアドレス・バス１６ビツト、データ・バス８ビツ
トのマイクロプロセッサ、２２は８ビット人出力のラッ
チ、２ａはデータ・バスＤＯ〜７．２ｂはアドレス・ラ
ッチ・イネーブル（以下ＡＬＥと略す）信号、２Ｃはア
ドレス・バスＡ８〜１５．２ｄはリード信号（ＴＵ）、
２ｅはライト信号（“Ｗ下゛）、２ｆはアドレス・バス
ＡＯ〜７を表す。

この図においてメモリに対してリード動作を行った場合
の各信号のタイミングを表すのが第２Ａ図で、アドレス
の下位８ビツトは、データ、バスとマルチプレックスさ
れておりバス・サイクルの最初のステートＴＩでデータ
・バス上に出力され、アドレス・ラッチ・イネーブル信
号により外部に設けた８ビツト・ラッチに保持される。

このラッチの出力とアドレスの上位８ピントによりメモ
リに対してアドレスを与え、Ｔ２Ｔ３　の期間にＩＪ−
ド信号を活性化する事によりメモリよりデータを取り出
す。

この様に従来のマイクロプロセッサでは、１つのバス・
サイクルの頭でアドレス下位を外部ラッチに保持させ、
次の２ステートでメモリよりデータを取り出しているた
め、メモリよりデータを取り出すために３ステートの時
間が必要であった。

発明が解決しようとする問題点 上述した従来のマイクロプロセッサでは、メモリに対す
るリード・ライト等のバス・サイクルの頭に必ずアドレ
スの下位８ビツトをラッチするステートが挿入されるた
め、メモリに対するアクセス時間がアドレス・バス・デ
ータ・バスが分離しているマイクロプロセッサに対して
多くかかるという欠点があった。

問題点を解決するための手段 本発明に従い、少なくともｍビット幅の内部アドレス・
バスを備えたマイクロプロセッサにおいて、該アドレス
を、上位Ｘピッ）　　（ｘ≦ｍ／２）と下位ｍ−ｘビッ
トとに分割し、下位ｍ−ｘビットのアドレス・バス・イ
ンタフェースとアトｌメス上位Ｘビットのラッチ信号出
力とを含む外部に対するバス・インタフェースを備え、
更に、アドレス生成部より出力されるアドレスの上位Ｘ
ビットの値をアドレス・ラッチ・サイクル発生時に保持
するラッチと、該ラッチの出力と、アドレス生成部より
出力されるアドレスの上位Ｘビア）の値とを比較する不
一致検出回路とを備え、該不一致検出回路の出力するア
ドレス不一致信号により、アドレス・ランチ・ステート
を発生し、該アドレス・バス・インタフェースの下位ｍ
−ｘビットからアドレス上位Ｘビットを出力することを
特徴とするマイクロプロセッサが提供される。

また、具体的に後述するように、本発明の好ましい態様
に従えば、アドレス幅ｍビット、データ幅ｎビットのア
ドレス・バス並びにデータ・バスを備えたマイクロプロ
セッサにおいて、前記ｍビット幅のアドレスを、上位Ｘ
ビット（ｘ５ｍ）と下位ｍ−ｘビットとに分割し、下位
ｍ−ｘビットのアドレス・バス・インタフェースと、ｎ
ビットのデータ・バス・インタフェースと、上位Ｘビッ
トのアドレスのランチ信号出力とを含む外部に対するハ
ス・インタフェースを備え、更に、アドレス生成部より
出力されるアドレス上位Ｘビットの値を、アドレス・ラ
ンチ・サイクル発生時に保持するラッチと、該ラッチの
出力と該アドレス生成部の出力するアドレスの上位Ｘビ
ットの値とを比較する不一致検出回路を備え、該不一致
検出回路の出力するアドレス不一致信号により発生する
アドレス・ランチ・ステートにおいて、データ・ハス・
インタフェースからアドレスの上位Ｘビットを出力し、
且つ、アドレス上位Ｘビット・ラッチ信号出力からアド
レス・ラッチ信号を出力することを特徴とするマイクロ
プロセッサが提供される。

作用 本発明のマイクロプロセッサは、アドレス生成部より出
力されるアドレスの上位ビア）を保持するラッチと、そ
のラッチの出力とアドレス生成部より出力されるアドレ
スの上位ビットの値を人力とする不一致検出回路を有し
ている。

即ち、前述した従来のマイクロプロセッサに対し、本発
明のマイクロプロセッサは、アドレスの上位をデータ・
バスあるいは、アドレス・バスの下位にマルチプレック
スし、前回のアドレス・ラッチ時のアドレス上位の値と
現バス・サイクルでのアドレス上位の値を比較し、一致
しなかった場合のみ現バス・サイクルにアドレス・ラッ
チ・ステートを挿入し、データ・バスあるいはアドレス
・バスの下位よりアドレスの上位を出力する独創的な特
徴を有する。

以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に従う１６ビツトマイクロプロセツサ
の一実施例の構成を、特にバス・インタフェース部に着
目して描いたブロック図である。

このマイクロプロセッサ１１は、外部に対するインター
フェースであるバス・インターフェース・ユニット１５
に結合されたアドレス生成部１２を備えている。また、
アドレス生成部１２の出力は、アドレスの上位８ビツト
をラッチする８ビツト・ラッチ１３にも人力され、この
８ビツト・ラッチ１３の出力と、前述のアドレス生成部
１２の出力の上位８ビツトとを比較して、両者の不一致
を検出する不一致検出回路１４が設けられている。尚、
各信号線は、以下の通りである。

１ａニアドレス・バスＡＯ〜１５． １ｂニアドレス上位ラッチ出力、 ＩＣ：不一致出力、 １ｄ：データ・バスＤＯ〜７． １ｅ：外部出力アドレス下位ＡＯ〜７．１ｆニアドレス
・ラッチ・イネーブル信号（以下ＡＬＥと記す）、 １ｇ＝外部人出力データ・バスＤＯ〜７を表す上述のよ
うに構成された回路は、以下のように動作する。

あるアドレス・ラッチ・ステート時に、８ビツト・ラッ
チ１３に保持されたアドレス上位８ビツトと、その次の
バス・サイクルでアドレス生成部１２より出力されアド
レスの上位８ビツトとが、不一致検出回路１４において
比較される。

ここで、両者が同値の場合は、不一致検出回路１４に人
力されるアドレスは双方とも同値であり、不一致出力Ｉ
Ｃは出力されない。従って、バス・インタフェース・ユ
ニット１５は、アドレスの上位８ビツトの値をラッチす
るためのアドレス・ラッチ・ステートを発生しない。

゛　　一方、８ビツト・ラッチ１３に保持された値と、
アドレス生成部１２より出力されるアドレスの上位８ビ
ツトとが異なる値である場合は、不一致検出回路１４よ
りの不一致出力が出力される。従って、バス・インタフ
ェース・ユニット１５はアドレス・ラッチ・ステートを
発生させ、外部出力アドレス下位あるいは外部人出力デ
ータ・バスにアドレス上位を出力する。

このような本発明に従うマイクロプロセッサのメモリと
のインタフェースについて、以下に二つの具体的な構成
例を挙げて説明する。

第３図は、アドレス上位８ビツトとデータ・バスがマル
チプレックスされたマイクロプロセッサについて、その
メモリとのインタフェース部の構成例を説明する図であ
る。

３１はマイクロプロセッサ、３２はラッチ、３ａはデー
タ・バスＤＯ〜７．３ｂはＡＬＥ、３Ｃはアドレス・バ
ス下位ＡＯ〜７．３ｄはリード信号（ＴＵ）、３ｅはラ
イト信号（ＷＴ）　、３　ｆはアドレス・バス上位Ａ８
〜１５をそれぞれ表す。

同図において、メモリに対してリード動作を行った場合
の各信号のタイミングを第３Ａ図に示す。

同図から明らかなように、アドレスの上位８ビツトの値
が変化しない場合は、バス・サイクルはＴ、Ｔ２の２ス
テートで終了している。

即ち、前回のバス・サイクル時のアドレス上位８ビツト
と、現バス・サイクルでのアドレス上位８ビツトが異な
る場合、第１図について前述したように、アドレス・ラ
ッチ・ステート　（ＴＡＬ）が挿入される。このＴＡＬ
時にデータ・バスより出力されるアドレス上位８ビツト
は、ラッチ３２により保持される。この後、通常のバス
・サイクル時と同じタイミングでＴ、Ｔ２ステートが発
生し、メモリに対′してアドレス１６ビツトが与えられ
、かくしてリード信号によりデータを取り出すことがで
きる。

このように、本発明に従うマイクロ・ブロセッサでは、
アドレスの上位８ビツトについて前回のバス・サイクル
時のアドレス値と現バス・サイクルでのアドレス値が異
なる場合にのみアドレス・ラッチ・ステートが発生する
。

また、第４図は、アドレス上位８ビツトとアドレス下位
８ビツトとがマルチプレックスされたマイクロプロセッ
サについて、特にダイナミックＲＡＭ　（以下ＤＲＡＭ
と略す）とのインタフェース部について構成を示した図
である。

４１はアドレス・バス１６ビツト　（上位８ビツト、下
位８ビット分割）、データバス８ビツトのマイクロプロ
セッサ、４２は６４にワード×８ビット構成のページモ
ードを持つＤＲＡＭ、４３は２人力ＡＮＤゲート（負論
理で記入）、４ａはデータ・バスＤＯ〜７．４ｂはＡＬ
Ｅ、４ｃはアドレス・バスＡＯ〜７．４ｄはリード信号
（ＴＵ）　、４　ｅはライト信号（ｖ′Ｔ）、４ｆはＡ
ＮＤゲート４３出力を表す。

この図において、Ｄ　ＲＡ　Ｍ４２に対してリード・ラ
イト動作を行った場合の各信号のタイミングを、第４Ａ
図に示す。

まず、アドレス・ラッチ・ステート　（ＴＡＬ）時に、
ＡＯ〜７よりアドレス上位１が出力され、そのステート
の最初の半クロックにＡＬＥが出力される。ＡＬＥはＤ
ＲＡＭのロウ・アドレス・ストローブｆｆＦＳ’）に接
続されているため、このＡＬＥの立ち上がりに同期して
ＤＲＡＭＯロウ・アドレスが選択される。次のＴ、Ｔ、
のステートでは、ＡＯ〜７よりアドレス下位１が出力さ
れ、リード信号ｆｆ’Ｕ　）が立ち下がるとＡＮＤゲー
ト４３の出力が立ちさがり、カラム・アドレス・ストロ
ーブが立ち下がりカラム・アドレスが選択されメモリよ
りデータ１が取り出される。

同一ロウ・アドレス内にライト動作を行う場合、アドレ
ス・ラッチ・ステートは発生しないため、ｍは活性化さ
れたままで、ＡＯ〜７にアドレス下位２が出力され、ラ
イト信号が立ち下がり、ＡＮＤデートの出力も立ち下が
り、カラム・アドレス・ストローブ及びライト・イネー
ブル（”Ｗ’Ｔ　）が活性化されテデータ・バス上のデ
ータ２がＤＲＡＭ上のアドレス上位１、アドレス下位２
によって選択されたセルに書き込まれる。

発明の詳細 な説明したように、本発明によれば、アドレスの上位を
データ・バスあるいは、アドレスの下位とマルチプレッ
クスし、前回のバス・サイクル時のアドレス上位と現バ
ス・サイクルのアドレス上位の値とを比較し、一致しな
かった場合のみ、アドレス・ラッチ・ステートを発生さ
せる事により、従来のアドレス下位とデータ・バスがマ
ルチプレックスされたマイクロプロセッサのバス・サイ
クルより短くする事ができるため、プロセッサの処理速
度を向上できる効果がある。

また、メモリとしてＤＲＡＭを接続する場合、簡便な回
路で接続できるだけでなく、同一ロウ・アドレス内にお
いては、ページ・モードによるライト動作となるため、
メモリ、アクセスの時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 第２図は、従来のマイクロプロセッサにおけるメモリと
のインタフェース図である。 第２Ａ図は、従来のマイクロプロセッサのメモリ・リー
ド時のタイミング・チャートである。 第３図は、アドレス上位８ビツトとデータ・バスがマル
チプレックスされたマイクロプロセッサのメモリとのイ
ンタフェース図である。 第３Ａ図は、アドレス上位８ビツトとデータ・バスがマ
ルチプレックスされたマイクロプロセッサのメモリ・リ
ード時のタイミング・チャートである。 第４図は、アドレス上位８ビツトとアドレス下位８ビツ
トがマルチプレックスされたマイクロプロセッサとＤＲ
ＡＭとのインタフェース図である。 第４Ａ図は、アドレス上位８ビツトと、アドレス下位８
ビツトがマルチプレックスされたマイクロプロセッサの
メモリ・リード・ライト時のタイミング・チャートであ
る。 〔主な参照番号〕 １１・・・マイクロプロセッサ、 １２・・・アドレス生成部、 １３・　・　・８ビツト・ラッチ、 １４・・・不一致検出回路、 １５・・・バス・インタフェース・ユニット、１ａ・・
・アドレスバスＡＯ〜１５、 ■ｂ・・・アドレス上位ラッチ出力、 ＩＣ・・・不一致出力、 １ｄ・・・データ・バスＤＯ〜７． １ｅ・・・外部出力アドレス下位ＡＯ〜７．１ｆ・・・
アドレス・ラッチ・イネーブル信号、１ｇ・・・外部人
出力データ・バスＤＯ〜７．２１・・・マイクロプロセ
ッサ、 ２２・　・　・８ビツト・ラッチ、 ２ａ・・・データ・バスＤＯ〜７． ２ｂ・・・アドレス・ラッチ・イネーブル信号、２ｃ・
・・アドレス・バスＡ８〜１５．２ｄ　・　・　・　リ
ード信号　（ＴＵ＞　、２ｅ・・・ライト信号（ＷＴｉ
”）　　、２ｆ・・・アドレス・バスＡＯ〜７． ３１・・・マイクロプロセッサ ３２・・・ラッチ、 ３ａ・・・データ・バス、３ｂ・・・ＡＬＥ。 ３ｃ・・・アドレス・バス下位ＡＯ〜７．３ｄ・　・　
・リード信号（ＴＵ）、 ３ｅ・・・ライト信号（”Ｗπ）、 ３ｆ・・・アドレス・バス下位Ａ８〜１５．４１・・・
マイクロプロセッサ、 ４２・・・ＤＲＡＭ。 ４３・・・２人力ＡＮＤゲート、 ４ａ・・　・データ・バスＤｏ〜７． ４ｂ・・・ＡＬＥ。 ４ｃ・・・アドレス・バスＡＯ〜７． ４ｄ・　・　・リード信号（ＴＵ）、 ４ｅ・・・ライト信号（１丁）、 ４ｆ・・・ＡＮＤゲート４３出力

Claims (1)

1. 【特許請求の範囲】 少なくともｍビット幅の内部アドレス・バスを備えたマ
   イクロプロセッサにおいて、 該アドレスを、上位ｘビット（ｘ≦ｍ／２）と下位ｍ−
   ｘビットとに分割し、下位ｍ−ｘビットのアドレス・バ
   ス・インタフェースとアドレス上位ｘビットのラッチ信
   号出力とを含む外部に対するバス・インタフェースを備
   え、 更に、アドレス生成部より出力されるアドレスの上位ｘ
   ビットの値をアドレス・ラッチ・サイクル発生時に保持
   するラッチと、 該ラッチの出力と、アドレス生成部より出力されるアド
   レスの上位ｘビットの値とを比較する不一致検出回路と
   を備え、 該不一致検出回路の出力するアドレス不一致信号により
   、アドレス・ラッチ・ステートを発生し、該アドレス・
   バス・インタフェースの下位ｍ−ｘビットからアドレス
   上位ｘビットを出力することを特徴とするマイクロプロ
   セッサ。